專利名稱：：半導體器件及其制造方法
技術領域：
：本公開涉及半導體器件及制造其的方法，更具體地，涉及包括互連結構的半導體器件及制造其的方法。
背景技術：
：半導體器件可以分為例如存儲邏輯數據的存儲器件、對于邏輯數據執(zhí)行邏輯運算的邏輯器件以及混合半導體器件。混合半導體器件可以包括例如存儲元件和邏輯元件。隨著電子器件的高速運行和低功耗的趨勢，嵌入這些電子器件中的半導體器件會要求運行速度快和/或操作電壓低。
發(fā)明內容根據示范實施方式，形成非易失存儲器件的方法包括提供設置在第一絕緣層中并設置在半導體基板上的導電柱；在第一絕緣層上提供蝕刻停止層；在蝕刻停止層上設置模層；在模層中形成凹槽，該凹槽沿第一方向分別在導電柱上方延伸；利用凹槽來圖案化蝕刻停止層以形成分別與導電柱相應的孔；和將金屬填充到凹槽和孔中，在孔中的金屬接觸導電柱。根據示范實施方式，形成非易失存儲器件的方法包括提供設置在第一絕緣層中并設置在半導體基板上的導電柱；在第一絕緣層上提供具有孔的蝕刻停止層；在蝕刻停止層上設置模層；在模層中形成凹槽，該凹槽沿第一方向分別在導電柱上方延伸；利用凹槽來圖案化模層以在其中形成分別與導電柱相應的開口；和將金屬填充到凹槽和開口中，在開口中的金屬接觸導電柱。根據示范實施方式，非易失存儲器件包括在第一方向上延伸的位線、在位線下面設置的導電柱和從位線延伸以接觸導電柱的金屬接觸，其中位線和金屬接觸包括沿第一方向設置的第一對自對準側壁和沿第二方向設置的第二對自對準側壁，該第二方向垂直于第一方向。根據示范實施方式，非易失存儲器件包括設置在半導體基板上的第一絕緣層中的導電柱；設置在所述第一絕緣層上的第二絕緣層中的位線，該位線沿第一方向在導電柱上方延伸；金屬接觸，從位線突出并且分別接觸導電柱；和形成在第二絕緣層中的氣隙，該氣隙設置在沿第二方向布置的兩個緊鄰的位線之間沿第一方向延伸，該第二方向垂直于第一方向，其中相應的位線在第二方向上的寬度與相應的金屬接觸在第二方向上的寬度基本相同。根據示范實施方式，存儲器包括半導體基板；第一絕緣層，設置在半導體基板上；第一導電柱和第二導電柱，設置在第一絕緣層中；第二絕緣層，設置在第一絕緣層上；彼此緊鄰地設置在第二絕緣層中的第一位線和第二位線，該第一位線和第二位線在第一方向上延伸并且在基本垂直于第一方向的第二方向上彼此間隔開；第一金屬接觸，從第一位線朝向半導體基板延伸；第二金屬接觸，從第二位線朝向半導體基板延伸；具有多個開口的接觸模層，該接觸模層設置在第一絕緣層上；蝕刻停止圖案，設置在接觸模層上；和形成在第二絕緣層中的氣隙，該氣隙設置在第一位線與第二位線之間并且在接觸模層上，其中第一金屬接觸和第二金屬接觸分別通過接觸模層的第一和第二開口設置，以電連接第一導電柱與第一位線以及第二導電柱與第二位線。一部分。附圖被包括以提供對示范實施方式的進一步理解，并且被引入且構成此說明書的附圖示出了示范實施方式，并且與描述一同用于解釋其原理。附圖中圖IA為根據示范實施方式的半導體器件的平面截取的截面圖截取的截面圖截取的截面圖截取的截面圖截取的截面圖和線11-11’截取的截面IB為沿圖IA的線1-1，和線11-11，截取的截面圖；圖IC為示出圖IA的互連和接觸部的透視圖；圖ID為示出圖IA的氣隙的透視圖；圖2A為根據示范實施方式的沿圖IA的線I-圖2B為根據示范實施方式的沿圖IA的線I-圖2C為根據示范實施方式的沿圖IA的線I-圖2D為根據示范實施方式的沿圖IA的線I-圖2E為根據示范實施方式的沿圖IA的線I-圖2F為根據示范實施方式的沿圖IA的線I-圖3A、4A、5A、6A、7A、8A、9A和IOA為平面圖，用于描述根據示范實施方式制造半導體器件的方法中的階段；圖3B、4B、5B、6B、7B、8B、9B和IOB分別為沿圖3A至圖IOA的線Ι-Γ和線11-11，截取的截面圖；圖11為示意性截面圖，用于描述根據示范實施方式的制造半導體器件的方法；圖12為示意性截面圖，用于描述根據示范實施方式的制造半導體器件的方法；圖13A、14A、15A和16A為平面圖，用于描述根據示范實施方式的制造半導體器件的方法中的階段；圖13B、14B、15B和16B為沿圖13A至圖16A的線1-1，和線11-11，截取的截面圖；圖17A為示出根據示范實施方式的半導體器件的平面圖；圖17B為沿圖17A的線III-III’和線IV-IV’截取的截面圖；圖18A、19A、20A、21A和22A是平面圖，用于描述根據示范實施方式的制造半導體器件的方法中的階段；圖18B、19B、20B、21B和22B分別是沿圖18A至圖22A的線111-111，和線IV-IV'截取的截面圖；圖23A為示出根據示范實施方式的半導體器件的平面圖；圖2為沿圖23A的線V-V，和線VI-VI’截取的截面圖；圖24A為示出根據示范實施方式的半導體器件的平面圖；圖24B為沿圖24A的線VII-VII'和線VIII-VIII，截取的截面圖；圖25為示出根據示范實施方式的包括半導體器件的電子系統的方框圖；和圖沈為示出根據示范實施方式的包括半導體器件的存儲卡的方框圖。具體實施例方式現在將參考附圖更完全地描述發(fā)明構思的示范實施方式。然而，發(fā)明構思可以以許多不同的形式實現，并且不應被理解為僅限于這里闡述的示范實施方式。圖IA為根據示范實施方式的半導體器件的平面圖，圖IB為沿圖IA的線1_1’和線11-11’截取的截面圖。圖IC為示出圖IA的互連和接觸部的透視圖，圖ID為示出圖IA的氣隙的透視圖。參考圖IA和圖1B，下層間電介質103可以設置在半導體基板100(以下稱為‘基板’)上，接觸模層Iio可以設置在下層間電介質103上?；?00可以是硅基板、鍺基板或硅鍺基板。下層間電介質103可以是單層或多層。下層間電介質103可以包括氧化物、氮化物和/或氮氧化物。在第一方向平行延伸的互連150a可以設置在接觸模層110上?；ミB150a可以在垂直于第一方向的第二方向上彼此間隔開。第一和第二方向可以平行于基板100的頂表面。第一方向可以相應于圖IA中的X軸方向，第二方向可以相應于圖IA中的y軸方向。接觸部150c可以分別連接到互連150a的底表面。每個接觸部150c可以從互連150a的底表面的某些部分向下延伸以穿透接觸模層110。彼此連接的接觸部150c和互連150a可以形成一體。也就是說，接觸部150c和互連150a可以彼此接觸而沒有邊界。多個導電柱105可以設置在下層間電介質103中。導電柱105可以穿透下層間電介質103并且可以橫向彼此間隔開。每個接觸部150c可以穿透接觸模層110并且連接到每個導電柱105的頂表面。根據實施方式，如圖IA所公開的，連接到奇數互連的接觸部可以沿第二方向布置以構成第一列，連接到偶數互連的接觸部可以沿第二方向布置以構成第二列，該第二列設置在第一列的一側。奇數和偶數互連150a可以彼此平行地布置，使得在第一列和第二列中的接觸部150c可以在第一方向上沒有彼此交疊。根據實施方式，如圖IA所公開的，接觸部105可以以Z字形布置或者沿第二方向偏移。導電柱105可以分別設置在接觸部150c下面。因此，導電柱105可以被分成構成第一列的第一組和構成第二列的第二組。導電柱105可以以Z字形布置或者沿第二方向偏移。參考圖1A、圖IB和圖1C，互連150a可以具有在第二方向上的第一寬度W1，接觸部150c可以具有在第二方向上的第二寬度W2。在實施方式中，第一寬度Wl與第二寬度W2基本相同。根據實施方式，接觸部150c可以包括分別在互連150a的兩個側壁上自對準的一對第一側壁。也就是說，接觸部150c的第一側壁和互連150a的一個側壁可以形成基本垂直于基板100的頂表面的平面。接觸部150c的該對第一側壁可以平行于第一方向延伸。接觸部150c可以還包括在第二方向延伸的一對第二側壁。根據實施方式，如圖IA和圖IC所公開的，接觸部150c的第二側壁可以具有在平面圖中的圓(round)形。然而，實施方式不限于此。例如，接觸部150c的第二側壁可以具有其他形狀。阻擋電介質圖案11可以設置在互連150a與接觸模層110之間。在這種情況下，接觸部150c的上端可以設置在比接觸模層110的頂表面高的水平。也就是說，接觸部150c可以填充穿透接觸模層110的接觸孔145并且突出到比接觸模層110的頂表面更高的水平。接觸部150c的上端可以定位于與阻擋電介質圖案11的頂表面基本相同的水平。根據實施方式，由接觸部150c彼此分離的阻擋電介質圖案11可以設置在互連150a下面。接觸部150c的第二側壁可以接觸阻擋電介質圖案115a。根據實施方式，阻擋電介質圖案11可以包括自對準于互連150a的兩個側壁的兩個側壁。阻擋電介質圖案11和接觸部150c可以包括自對準于互連150a的側壁的側壁。阻擋電介質圖案11可以包括相對于接觸模層110具有蝕刻選擇性的電介質材料。例如，當接觸模層110包括氧化物時，阻擋電介質圖案11可以包括氮化物和/或氮氧化物。然而，實施方式不限于此。接觸模層110可以包括另一電介質材料，阻擋電介質圖案11可以包括相對于接觸模層110具有蝕刻選擇性的另一電介質材料。導電柱105可以包括導電材料。例如，導電柱105可以包括從摻雜半導體(例如，摻雜硅)、金屬(例如，鎢)、導電金屬氮化物(例如，鈦氮化物或者鉭氮化物)、過渡金屬(例如，鈦或鉭)或者導電金屬半導體化合物(例如，金屬硅化物)中選出的至少一個。接觸部150c可以包括與互連150a相同的導電材料。例如，互連150a和接觸部150c可以包括金屬，諸如，鎢、鋁或銅。同樣，互連150a和接觸部150c可能包括用于最小化金屬擴散的阻擋金屬性材料(barriermetallicmaterial)(例如，鈦氮化物或鉭氮化物)?；ミB150a和接觸部150c可以還包括粘結層，諸如，鈦層或鉭層。上層間電介質155可以設置在互連150a上。氣隙160可以形成在互連150a之間。在實施方式中，每個氣隙160可以設置在彼此相鄰的一對互連150a之間。上層間電介質155的一部分可以設置在彼此相鄰的該對互連150a之間的間隔中。例如，氣隙160可以被上層間電介質巧5包圍。如圖ID所公開的，氣隙160可以平行于互連150a延伸。根據實施方式，如圖IB和圖ID所公開的，氣隙160的下端可以定位在比互連150a的底表面低的水平。因此，氣隙160的一部分可以定位在接觸部150c的上部分的側面，該接觸部150c的上部分的側面定位在比接觸模層110的頂表面高的水平。根據實施方式，氣隙160的上端可以定位在與互連150a的頂表面基本相同的水平。上層間電介質155可以是單層或多層。根據實施方式，上層間電介質155可以包括氧化物。根據實施方式，氣隙160設置在互連150a之間。氣隙160可以最小化彼此相鄰的互連150a之間的寄生電容。因此，由于互連150a之間的寄生電容導致的信號延遲可以最小化，使得可以實現具有高可靠性的半導體器件。由于寄生電容被氣隙160最小化，互連150a之間的距離可以最小化?；ミB150a的第一寬度Wl可以與接觸部150c的第二寬度W2基本相同。因此，每單位面積的互連150a和接觸部150c的密度可以增大。上述半導體器件可以以如下形式實現包括邏輯器件和半導體存儲器件的混合器件、邏輯器件、或者存儲器件。圖2A為沿圖IA的線1-1’截取的截面圖以示出根據示范實施方式的半導體器件，圖2B為沿圖IA的線1-1’截取的截面圖以示出根據示范實施方式的半導體器件。參考圖2A，氣隙160a的上端可以高于互連150a的頂表面。氣隙160a的下端可以定位在比互連150a的底表面低的水平。根據實施方式，如圖2B所示，氣隙160b的上端可以定位在比互連150a的頂表面低的水平。在這種情況下，氣隙160b的下端可以定位在比互連150a的底表面低的水平。圖2C為沿圖IA的線1-1’截取的截面圖以示出根據示范實施方式的半導體器件。參考圖2C，氣隙160c的上部分可以具有朝向上層間電介質155的頂表面的漸縮形狀。也就是說，氣隙160c的上部分的寬度隨著它靠近上層間電介質155的頂表面可以逐漸減小。根據實施方式，氣隙160c的上端可以定位在比互連150a的頂表面高的水平。因此，氣隙160c的漸縮部分中的至少一些可以定位在比互連150a的頂表面高的水平。圖2D為沿圖IA的線1-1’截取的截面圖以示出根據示范實施方式的半導體器件。參考圖2D，在互連150a下面的阻擋電介質圖案11的寬度可以小于互連150a的寬度。因此，底切區(qū)域161可以定義在阻擋電介質圖案11的兩側。底切區(qū)域161可以由互連150a的底表面的兩邊緣部分覆蓋。在互連150a之間的氣隙160d可以連接到底切區(qū)域161。因此，底切區(qū)域161可以也用空氣填充。因此，可以進一步減小在互連150a之間的寄生電容。在互連150a與相鄰的導電柱105之間的寄生電容也可以最小化。圖2E為沿圖IA的線1-1’截取的截面圖以示出根據示范實施方式的半導體器件。參考圖2E，低k電介質157可以共形地設置在互連150a的側壁和頂表面上以及在互連150a之間的接觸模層110上。低k電介質157可以包括電介質材料，該電介質材料的介電常數比上層間電介質155的介電常數低。例如，當上層間電介質155包括硅氧化物時，低k電介質157可以包括硅-氧-碳化合物(SiOC)或硅-氧-碳-氫化合物(SiOCH)中的至少一個。氣隙160e的兩側和下端可以被低k電介質157包圍。圖2F為沿圖IA的線1-1’和線II-II’截取的截面圖以示出根據示范實施方式的半導體器件。參考圖2F，互連150a’可以直接設置在接觸模層110上。根據實施方式，可以不需要圖IB和圖ID中公開的阻擋電介質圖案115a。根據實施方式，連接到互連150a’的接觸部150c’可以填充接觸孔145’，該接觸孔145’穿透接觸模層110，接觸部150c’的上端可以定位在與接觸模層110的頂表面基本相同的水平。在這種情況下，互連150a’的第一寬度可以與接觸部150c’的第二寬度基本相同，接觸部150c’可以具有與互連150a’的側壁自對準的側壁。氣隙160可以設置在彼此相鄰的互連150a’之間。圖2F中公開的氣隙160可以被圖2A的氣隙160a、圖2B的氣隙160b、圖2C的氣隙160c或者圖2E的氣隙160e替代。圖3A至IOA為平面圖，用于描述根據示范實施方式的制造半導體器件的方法，圖3B至IOB分別為沿圖3A至圖IOA的線I-I，和線11-11，截取的截面圖。參考圖3A和圖;3B，下層間電介質103形成在基板100上，形成了穿透下層間電介質103的導電柱105。如參考圖IA和圖IB所描述的，導電柱105可以沿圖3A的y軸方向以Z字形布置。導電柱105的頂表面可以與下層間電介質103的頂表面共面。接觸模層110、阻擋電介質115和互連模層120順序形成在基板100的整個表面上。阻擋電介質115可以包括相對于接觸模層110和互連模層120具有蝕刻選擇性的電介質材料。例如，接觸模層110和互連模層120可以包括氧化物，阻擋電介質115可以包括氮化物和/或氮氧化物。沿第一方向平行延伸的掩模線圖案122可以形成在互連模層120上。掩模線122在垂直于第一方向的第二方向上彼此間隔開。掩模線圖案122之間的間距可以大于每個掩模線圖案122的寬度。硬掩模層可以共形地形成在具有掩模線圖案122的基板上。硬掩模層可以被各向異性地毯覆式蝕刻(blanket-etched)直到互連模層120被暴露，從而在每個掩模線圖案122的兩側壁上形成硬掩模圖案125。此時，暴露互連模層120的第一開口131可以形成在彼此相鄰的掩模線圖案122之間。硬掩模圖案125可以以間隔物形狀形成在掩模線圖案122的兩側壁上并且沿第一方向平行延伸。硬掩模圖案125在第二方向上彼此間隔開。硬掩模圖案125具有彼此面對的第一側壁和第二側壁。第一開口131可以由彼此相鄰的掩模線圖案122之間的硬掩模圖案125的第一側壁定義。硬掩模圖案125的第二側壁可以接觸掩模線圖案122的側壁。硬掩模圖案125的第一側壁可以相應于暴露到毯覆式各向異性蝕刻的側壁。硬掩模圖案125的第二側壁可以相應于未暴露到毯覆式各向異性蝕刻的側壁。第一開口131沿第一方向延伸。硬掩模圖案125可以包括相對于互連模層120具有蝕刻選擇性的材料。硬掩模圖案125可以包括相對于阻擋電介質115具有蝕刻選擇性的材料。掩模線圖案122可以包括相對于硬掩模圖案125具有蝕刻選擇性的材料。掩模線圖案122可以包括相對于互連模層120具有蝕刻選擇性的材料。例如，當阻擋電介質115包括氮化物且互連模層120包括氧化物時，掩模線圖案122可以包括氮化物和/或氮氧化物，硬掩模圖案125可以包括半導體材料(例如，多晶硅等)。參考圖4A和圖4B，暴露互連模層120的第二開口132通過去除掩模線圖案122而形成。第二開口132是掩模線圖案122被去除的區(qū)域。第二開口132由在掩模線圖案122的兩個側壁上的硬掩模圖案125的第二側壁定義。第一開口131和第二開口132可以沿第二方向重復交替地布置。第一開口131的底表面在第二方向上的寬度可以與第二開口132的底表面在第二方向上的寬度基本相同。根據實施方式，通過調整硬掩模層的厚度，第一開口131和第二開口132的底表面的寬度可以形成為彼此基本相似或相同。例如，掩模線圖案122之間的間距可以大于掩模線圖案122的寬度。此時，硬掩模層的厚度可以等于掩模線圖案122之間的間距與掩模線圖案122的寬度之間的差值的一半。這樣，第一開口131和第二開口132的底表面的寬度可以形成為彼此基本相似或者相同。參考圖5A和圖5B，凹槽135通過使用硬掩模圖案125作為蝕刻掩模來蝕刻互連模層120而形成。在實施方式中，阻擋電介質115可以用作蝕刻停止層。因此，每個凹槽135可以暴露阻擋電介質115。凹槽135分別形成在第一開口131和第二開口132下面。根據實施方式，第一開口131可以定義凹槽135中的偶數凹槽，第二開口132可以定義凹槽135中的奇數凹槽。每個凹槽135可以在每個導電柱105上方經過。凹槽135可以沿第一方向平行延伸。根據示范實施方式，第一開口131和第二開口132可以通過使用掩模線圖案122和硬掩模圖案125而形成。當掩模線圖案122以通過光刻工藝能夠定義的最小線寬形成時，第一開口131和第二開口132的每個可以以比通過光刻工藝能夠定義的最小線寬更小的寬度形成。因此，根據實施方式，通過使用第一開口131和第二開口132形成的每個凹槽135的寬度能夠最小化。根據實施方式，硬掩模圖案125可以通過在互連模層120上形成硬掩模層并且相對于該硬掩模層執(zhí)行圖案化工藝而形成。在這種情況下，可以同時形成由硬掩模圖案125定義的偶數開口和奇數開口。參考圖6A和圖6B，掩模層137形成在具有硬掩模圖案125和凹槽135的基板100上，然后通過圖案化掩模層137來形成開口140。例如，掩模層137可以是光致抗蝕劑層。在這種情況下，開口140可以通過使用光刻工藝圖案化掩模層137來形成。每個開口140可以部分地暴露阻擋電介質115，該阻擋電介質115暴露于每個凹槽135。此時，在被每個開口140暴露的凹槽135中的阻擋電介質115可以定位在導電柱105的頂表面上方。也就是說，每個開口140可以定位在每個導電柱105的頂表面上方。每個開口140在第二方向上的寬度可以大于每個凹槽135的寬度。因此，每個開口140可以暴露硬掩模圖案125的一些部分。接觸孔145可以通過使用掩模層137和暴露的硬掩模圖案125作為蝕刻掩模來連續(xù)地蝕刻暴露的阻擋電介質115和接觸模層110而形成。由于暴露的硬掩模圖案125用作蝕刻掩模，所以接觸孔145可以包括自對準于凹槽135的兩個內側壁的一對第一內側壁。接觸孔145的該對第一內側壁可以平行于第一方向并且可以在第二方向上彼此間隔開。而且，接觸孔145可以包括一對第二內側壁，該對第二內側壁自對準于硬掩模圖案125之間的一些開口140。接觸孔145的該對第二內側壁可以在第一方向上彼此間隔開。接觸孔145的第二內側壁可以具有在平面圖中的圓(round)形。由于接觸孔145形成為自對準于凹槽135的兩個內側壁，所以能夠避免凹槽135與接觸孔145之間的未對準。特別地，能夠避免在第二方向或反平行于第二方向的方向上凹槽135與開口145之間的未對準。參考圖7A和圖7B，可以去除掩模層137。結果，可以暴露硬掩模圖案125的被掩模層137覆蓋的其他部分和在凹槽135中的阻擋電介質115的被掩模層137覆蓋的其他部分。參考圖8A和8B，填充接觸孔145和凹槽135的導電層150可以形成在基板100的整個表面上。導電層150可以包括金屬，諸如，鎢、鋁、銅等等。在實施方式中，導電層150可以進一步包括阻擋金屬性材料(例如，鈦氮化物、鉭氮化物等等)以最小化金屬元素的擴散。在實施方式中，導電層150可以還包括粘結層，諸如，鈦層、鉭層等等。根據實施方式，如圖8B所公開的，導電層150可以形成為保留硬掩模圖案125的狀態(tài)。參考圖9A和圖9B，填充接觸孔145的接觸部150c和填充凹槽135的互連150a可以通過平坦化導電層150直到暴露互連模層120而形成。硬掩模圖案125可以被去除同時平坦化導電層150。導電層150可以通過使用化學拋光工藝和機械拋光工藝而平坦化。參考圖IOA和圖10B，互連150a之間的互連模層120和阻擋電介質115可以被蝕刻直到暴露接觸模層110。這樣，空余空間153可以形成在互連150a之間?；ミB150a之間的互連模層120可以通過使用各向異性蝕刻或各向同性蝕刻而去除。根據實施方式，互連150a之間的阻擋電介質115可以通過使用各向異性蝕刻而去除。結果，阻擋電介質圖案11可以形成在每個互連150a下面。阻擋電介質圖案11可以具有與互連150a的側壁對準的側壁。隨著互連150a之間的阻擋電介質115被蝕刻，可以暴露接觸部150c的上部分的兩個側壁。接觸部150c的上部分可以相應于接觸部150c的定位在比接觸模層110的頂表面高的水平上的部分。接觸部150c的上部分的暴露側壁相應于接觸部150c的第一側壁的上部分。接著，可以形成圖1A、圖IB和圖ID中公開的上層間電介質155。此時，如圖IB和圖ID所公開的，氣隙160可以形成在互連150a之間。將參考圖1A、圖IB和圖ID更詳細地描述形成上層間電介質巧5和氣隙160的方法。參考圖10A、圖10B、圖1A、圖IB和圖1D，上層間電介質155可以以較差的階梯覆蓋形成。因此，在空余空間153的上端會出現懸垂物，使得可以形成氣隙160。根據實施方式，上層間電介質巧5可以通過采用化學氣相沉積(CVD)工藝形成。CVD工藝可具有約50Torr至大氣壓的工藝壓強。當CVD工藝的工藝壓強是高的，例如，約50Torr或更高時，上層間電介質155的階梯覆蓋會較差，使得可以形成氣隙160。CVD工藝的工藝溫度可以低于互連150a中包含的導電材料(例如，金屬)的熔點。根據實施方式，用于上層間電介質155的CVD工藝可使用熱能、等離子體能或者熱能/等離子體能。根據實施方式，上層間電介質155可以通過采用單個CVD工藝形成。根據實施方式，上層間電介質155可以通過采用多CVD工藝形成。多CVD工藝可包括多個CVD工藝。根據實施方式，多CVD工藝可包括具有彼此不同的工藝溫度的CVD工藝、和/或具有彼此不同的源氣的CVD工藝。例如，當上層間電介質155包括硅氧化物時，多CVD工藝可包括從中間溫度CVD工藝、高溫CVD工藝、TEOS-CVD工藝、-CVD工藝、-CVD工藝或者-CVD工藝中選出的至少兩個。TEOS-CVD工藝指使用TEOS氣體和氧源氣體的CVD工藝，-CVD工藝指使用氣體和氧源氣體的CVD工藝。根據實施方式，-CVD工藝指使用氣體和氧源氣體的CVD工藝，-CVD工藝指使用氣體和氧源氣體的CVD工藝。TEOS-CVD工藝、SiH4-CVD工藝、-CVD工藝以及-CVD工藝可利用熱能和/或等離子體能。包括在多CVD工藝中的每個CVD工藝可以在從約50Τοπ·至大氣壓的工藝壓強下進行。根據實施方式，上層間電介質155可還包括由ALD工藝形成的氧化物(例如，ALD氧化物)，在執(zhí)行單個CVD工藝或者多CVD工藝之前執(zhí)行該ALD工藝。根據實施方式，上層間電介質155可包括ALD氧化物、由SiH4-CVD工藝形成的氧化物、由-CVD工藝形成的氧化物以及由高溫CVD工藝形成的氧化物。在這種情況下，圖IB和圖ID所公開的氣隙160可以形成在互連150a之間。然而，實施方式不限于此。氣隙160可以通過包括在前述多CVD工藝中的CVD工藝的另一組合形成。根據實施方式，當上層間電介質155通過利用多CVD工藝形成時，圖2A的氣隙160a、圖2B的氣隙160b、圖2D的氣隙160d或者圖2E的氣隙160e可以通過調節(jié)包括在該多CVD工藝中的CVD工藝的沉積速率和氧化物的厚度來實現。例如，在上層間電介質155包括由Si2H6-CVD工藝形成的氧化物、由-CVD工藝形成的氧化物以及由高溫CVD工藝形成的氧化物的情況下，可以形成圖2A的氣隙160a。然而，實施方式不限于此。圖2A的氣隙160a可以通過包括在前述多CVD工藝中的CVD工藝的另一組合形成。圖IB中的上層間電介質155的階梯覆蓋可以比圖2B中的上層間電介質155的階梯覆蓋更差。根據實施方式，上層間電介質155可包括ALD氧化物、由利用等離子體的TEOS-CVD工藝形成的氧化物、以及由高溫CVD工藝形成的氧化物。在這種情況下，可以實現圖2C所公開的氣隙160c。例如，隨著在上層間電介質155中由利用等離子體的TEOS-CVD工藝形成的氧化物的厚度增大，圖2C中的氣隙160c的上端的水平可以更高。然而，實施方式不限于此。圖2C的氣隙160c可以通過包括在該多CVD工藝中的CVD工藝的另一組合形成。當互連150a之間的空余空間153暴露出接觸部150c的上部分時，氣隙160的下端可以位于比互連150a的底表面低的水平。根據實施方式，在形成上層間電介質155之后，氣隙形成在互連150a之間。因此，互連150a之間的寄生電容可以最小化。而且，接觸孔145可以自對準于凹槽135的內側壁而形成。因此，能防止凹槽135與接觸孔145之間的未對準。因此，可以改善用于制造半導體器件的工藝容限。而且，接觸孔與凹槽135之間的空間被最小化。根據參考圖IOA和圖IOB描述的制造半導體器件的方法，互連150a之間的阻擋電介質115可以通過各向異性刻蝕來去除。根據實施方式，互連150a之間的阻擋電介質115可以通過各向同性蝕刻去除。在這種情況下，如圖2D所公開的，阻擋電介質圖案11的寬度小于互連150a的寬度，因此可以形成底切區(qū)域161。在形成上層間電介質155之前，圖2E中所公開的低k電介質157可以共形地形成在具有位于互連150a之間的空余空間153的基板100上。低k電介質157可以由具有良好的階梯覆蓋的化學氣相沉積工藝或者原子層沉積工藝形成。在形成低k電介質157之后，通過形成上層間電介質155可以在互連150a之間形成氣隙。在制造半導體器件的方法中，如圖8B所公開的，可以在硬掩模圖案125被留下的狀態(tài)下形成導電層150。根據實施方式，如圖11所示，在去除硬掩模圖案125之后，填充凹槽135和接觸孔145的導電層150可以形成在基板100上。隨后的制造工藝可以與參考圖9A、圖9B、圖IOA和圖IOB描述的工藝以及形成上層間電介質155的工藝相同。在制造半導體器件的方法中，在形成導電層150之前，還可以執(zhí)行去除被凹槽135暴露的阻擋電介質115的工藝。這將參考圖12更詳細地描述。圖12為示意性截面圖，用于描述根據示范實施方式制造半導體器件的方法。參考圖7B和圖12，在形成接觸孔145和去除掩模層(參見圖6B中的137)之后，可以蝕刻在凹槽135中暴露的阻擋電介質115直到暴露出在凹槽135下面的接觸模層110。結果，可以形成暴露接觸模層110的凹槽135’。而且，接觸孔145’可以受限地形成在接觸模層110中。也就是說，接觸孔145’的上端可以位于與接觸模層的頂表面基本相同的水平。接著，可以形成圖9A和圖9B所示的導電層150。在這種情況下，導電層150可填充凹槽135’和接觸孔145’。隨后的制造工藝可以與參考圖IOA和圖IOB描述的工藝以及形成上層間電介質155的工藝相同。根據當前的實例制造的半導體器件可以由參考圖2F描述的半導體器件實現。圖2F所公開的半導體器件可以不包括阻擋電介質。根據實施方式，可以去除阻擋電介質115。因此，下層間電介質103中可能包括的氫原子可以被容易地提取到半導體器件外面。在實施方式中，可能包括氫原子的阻擋電介質115可以被去除。同時，根據參考圖3A至圖IOA和圖;3B至圖IOB描述的制造半導體器件的方法，在形成凹槽135之后，可以形成具有開口140的掩模層137，該開口140限定接觸孔145。圖13A至圖16A為平面圖，用于描述根據示范實施方式的制造半導體器件的方法，圖1至圖16B為沿著圖13A至圖16A的線1_1，和11-11，截取的截面圖。參考圖13A和圖13B，下層間電介質103可以形成在基板100上，可以形成穿透下層間電介質103的導電柱105。此后，接觸模層110可以形成在下層間電介質103上。阻擋電介質115可以形成在接觸模層110上。此后，暴露接觸模層110的導孔143可以通過圖案化該阻擋電介質115而形成。導孔143可以分別形成在導電柱105的頂表面上方。根據實施方式，導孔143在第一方向和第二方向上的寬度可以分別小于導電柱105的頂表面在第一方向和第二方向上的寬度。然而，實施方式不限于此。參考圖14A和圖14B，互連模層120可以形成在具有導孔143的基板100上?；ミB模層120可填充導孔143。沿第一方向平行延伸的硬掩模圖案125可以形成在互連模層120上。硬掩模圖案125限定第一開口131和第二開口132。硬掩模圖案125可以通過與參考圖3A、圖;3B、圖4A和圖4B描述的方法相同的方法形成。根據實施方式，導孔143在第二方向(即，圖14A的y軸方向)上的寬度可以大于第一開口131在第二方向上的寬度。同樣地，導孔143在第二方向上的寬度可以大于第二開口132在第二方向上的寬度。參考圖15A和圖15B，通過利用硬掩模圖案125和阻擋電介質115作為蝕刻掩模連續(xù)蝕刻互連模層120和接觸模層110。結果，形成凹槽135和接觸孔14fe。凹槽135可暴露阻擋電介質115，接觸孔14可連續(xù)地穿透互連模層120的填充導孔143的部分以及接觸模層110，從而暴露導電柱105的頂表面。通過利用硬掩模圖案125作為蝕刻掩模，接觸孔14可具有分別自對準于凹槽135的內側壁的一對第一內側壁。接觸孔14的第一內側壁可以平行于第一方向。而且，接觸孔14可具有一對第二內側壁，其自對準于在凹槽135的兩個內側壁之間的導孔143的側壁的一些部分。接觸孔14的該對第二內側壁可以在第一方向上彼此間隔開。由于凹槽135和接觸孔14通過利用硬掩模圖案125而形成，所以不會發(fā)生凹槽135和接觸孔14之間的未對準。因此，可以改善用于制造半導體器件的工藝容限。參考圖16A和圖16B，此后，可以形成填充凹槽135和接觸孔14的導電層，然后該導電層被平坦化直到暴露互連模層120，從而形成填充接觸孔14的接觸部150c和填充凹槽135的互連150a?？梢栽谟惭谀D案125被留下的狀態(tài)下形成導電層。在這種情況下，硬掩模圖案125可以通過平坦化導電層的工藝而被去除。根據實施方式，在去除硬掩模圖案125之后，可以形成導電層。在形成互連150a和接觸部150c之后，互連150a之間的互連模層120和阻擋電介質115可以被蝕刻直到暴露接觸模層110。結果，可以形成圖IOA和圖IOB所公開的在互連150a之間的空余空間153。此后，通過執(zhí)行與形成上層間電介質155的前述工藝相同的工藝，氣隙可以形成在互連150a之間。圖17A為平面圖，示出根據示范實施方式的半導體器件，圖17B為沿著圖17A的線Iii-Iir和ιν-ιν’截取的截面圖。參考圖17A和圖17B，多個導電柱10可穿透基板100上的下層間電介質103。如圖17A所公開的，導電柱10可以沿一個方向布置以形成一列。導電柱10的頂表面可以與下層間電介質103的頂表面共面。導電柱10可包括與前述第一實施方式的導電柱105相同的材料。接觸模層110可以設置在下層間電介質103上。多個互連150a可在接觸模層110上沿第一方向平行延伸并且可以在垂直于第一方向的第二方向上彼此間隔開。第一方向可相應于圖17A的χ軸方向，第二方向可相應于圖17A的y軸方向。接觸部150ca從每個互連150a的底表面的某些部分向下延伸以穿透接觸模層110。每個接觸部150ca可接觸每個導電柱10的頂表面。如圖17A所公開的，連接到互連150a的接觸部150ca可以沿第二方向布置以形成一列。接觸部150ca在第二方向上的寬度可以與互連150a在第二方向上的寬度基本相同。根據實施方式，如圖17A所公開的，接觸部150ca的底表面可具有四邊形形狀。接觸部150ca可包括分別自對準于在其上的互連150a的兩個側壁的一對第一側壁。接觸部150ca的該對第一側壁可在第一方向上延伸，并且可以在第二方向上彼此間隔開。而且，接觸部150ca可還包括在第二方向上延伸的一對第二側壁。接觸部150ca的該對第二側壁可以在第一方向上彼此間隔開。阻擋電介質圖案11可以設置在互連150a與接觸模層110之間。在這種情況下，接觸部150ca可以突出到比接觸模層110的頂表面高的水平。阻擋電介質圖案11可具有自對準于互連150a的側壁的側壁。根據實施方式，阻擋電介質圖案11可具有小于互連150a的寬度的寬度，底切區(qū)域可以限定在阻擋電介質圖案11的兩側。根據實施方式，可以省略阻擋電介質圖案115a。在這種情況下，互連150a可以直接設置在接觸模層110上，接觸部150ca的上端可以位于與接觸模層110的頂表面基本相同的水平。上層間電介質155可以設置在互連150a上。此時，氣隙160可以形成在互連150a之間。氣隙160可以被圖2A的氣隙160a、圖2B的氣隙160b、圖2C的氣隙160c、圖2D的氣隙160d或者圖2E的氣隙160e中的任意一個替代。圖18A至圖22A為平面圖，用于描述根據示范實施方式制造半導體器件的方法，圖18B至圖22B分別為沿圖18A至圖22A的線III-III’和IV-IV’截取的截面圖。參考圖18A和圖18B，下層間電介質103可以形成在基板上，并且可以形成穿透下層間電介質103的導電柱10fe。導電柱10可以沿一個方向布置以形成一列。接觸模層110、阻擋電介質115和互連模層120可以順序形成在導電柱10和下層間電介質103上。沿第一方向平行延伸的硬掩模圖案125可以形成在互連模層120上。硬掩模圖案125可限定沿垂直于第一方向的第二方向交替且重復地布置的第一開口131和第二開口132。第一開口131和第二開口132可沿第一方向平行延伸。硬掩模圖案125可以通過與第一實施方式的前述方法相同的方法形成。導電柱10可以沿第二方向布置以形成一列。凹槽135可以通過利用硬掩模圖案125作為蝕刻掩模來蝕刻互連模層120而形成。此時，阻擋電介質115可以用作蝕刻停止層。凹槽135可沿第一方向平行延伸，每個凹槽135可在每個導電柱10上方穿過。導電柱10在第二方向上的寬度可以大于每個凹槽135在第二方向上的寬度。參考圖19A和圖19B，掩模層237可以形成在具有凹槽135和硬掩模圖案125的基板100上，然后通過圖案化掩模層237可以形成開口Mo。開口240可在第二方向上延伸以交叉硬掩模圖案125和凹槽135。即，開口240可具有在第二方向上延伸的線形。開口240可暴露凹槽135的一些部分和硬掩模圖案125的一些部分。開口240與每個凹槽135之間的交叉區(qū)域可相應于形成接觸孔的區(qū)域。阻擋電介質115的位于開口240與每個凹槽135之間的交叉區(qū)域處的某些部分可以被暴露。阻擋電介質115的在交叉區(qū)域處的暴露部分可以設置在導電柱10上方。掩模層237可以是光致抗蝕劑層。掩模層237可以通過光刻工藝而圖案化以形成藝可包括曝光工藝和顯影工藝。參考圖20A和圖20B，通過利用掩模層237和硬掩模圖案125作為蝕刻掩模來連續(xù)地蝕刻阻擋電介質115的暴露部分和接觸模層110，可以形成接觸孔M5。接觸孔245可分別暴露導電柱。由于在第一方向上延伸的硬掩模圖案125和在第二方向上延伸的開口對0，每個接觸孔245的底表面可以形成為四邊形形狀。通過利用限定凹槽135的硬掩模圖案125作為蝕刻掩模，接觸孔245可包括分別自對準于凹槽135的兩個內側壁的一對第一內側壁。接觸孔245的第一內側壁可沿第一方向平行延伸。而且，接觸孔245可包括分別自對準于開口240的兩個側壁的一對第二內側壁。接觸孔245的第二內側壁可沿第二方向平行延伸。參考圖21A和圖21B，此后，可以去除掩模層237，然后填充凹槽135和接觸孔245的導電層可以形成在基板100上?？梢栽诒Ａ粲惭谀D案125的狀態(tài)下形成導電層。根據實施方式，導電層可以在完全去除硬掩模圖案125之后形成。填充接觸孔M5的接觸部150ca和填充凹槽135的互連150a可以通過平坦化導電層直到暴露互連模層120而形成。參考圖22A和圖22B，接著，可以去除互連150a之間的互連模層120和阻擋電介質115。因此，空余空間可以形成在互連150a之間。此后，可以形成圖17A和圖17B的上層間電介質155使得氣隙形成在互連150a之間。形成上層間電介質155的工藝可以由與第一實施方式中相同的工藝執(zhí)行?；ミB150a之間的氣隙160可以由圖2A至圖2E的氣隙中的任意一個來實現。圖23A為平面圖，示出根據示范實施方式的半導體器件，圖2為沿圖23A的線V-V'和VI-VI’截取的截面圖。參考圖23A和圖23B，器件隔離圖案302可以設置在基板100中以限定有源區(qū)305。有源區(qū)305可相應于基板100的被器件隔離圖案302圍繞的部分。有源區(qū)305可沿第一方向平行延伸。有源區(qū)305可以在垂直于第一方向的第二方向上彼此間隔開。第一方向可相應于圖23A的χ軸方向，第二方向可相應于圖23A的y軸方向。有源區(qū)305可以摻雜有第一導電類型摻雜劑。串選擇線SSL和接地選擇線GSL可平行于第二方向延伸以交叉有源區(qū)305。多條字線WL可以設置在串選擇線SSL與接地選擇線GSL之間。字線WL可沿第二方向平行延伸以交叉有源區(qū)305。公共漏極310d可以設置在串選擇線SSL的一側處的每個有源區(qū)305中，公共源極310s可以設置在接地選擇線GSL的一側處的每個有源區(qū)305中。串選擇線SSL、字線WL和接地選擇線GSL可以設置在公共漏極310d與公共源極310s之間。單元源極/漏極310c可以設置在字線WL的兩側處的有源區(qū)305中。公共漏極310d和公共源極310s可以摻雜有第二導電類型摻雜劑。單元源極/漏極310c可以摻雜有第二導電類型摻雜劑。根據實施方式，單元源極/漏極310c可以是當操作電壓施加到字線WL時由字線WL的邊緣場產生的反轉區(qū)。字線WL可包括順序堆疊在有源區(qū)305上的隧道電介質、電荷存儲層、阻擋電介質和控制柵極。電荷存儲層可以是包括半導體材料的浮置柵極。根據實施方式，電荷存儲層可以是具有能夠存儲電荷的阱(trap)的電介質(例如，氮化物層)。阻擋電介質可包括具有比隧道電介質的介電常數高的高k電介質(例如，鉿氧化物或鋁氧化物)。阻擋電介質可以是單層或多層。隧道電介質可以是單層或多層。隧道電介質可包括熱氧化物。串選擇線SSL可包括交叉有源區(qū)305的串選擇柵極和設置在串選擇柵極與有源區(qū)305之間的第一柵電介質。接地選擇線GSL可包括交叉有源區(qū)305的接地選擇柵極和設置在接地選擇柵極與有源區(qū)305之間的第二柵電介質。每條字線WL和位于每條字線WL兩側的單元源極/漏極310c可以包括在單元晶體管中。串選擇線SSL和在串選擇線SSL兩側的公共漏極310d及單元源極/漏極310c可以包括在串選擇晶體管中。接地選擇線GSL和在接地選擇線GSL兩側的公共源極310s及單元源極/漏極310c可以包括在接地選擇晶體管中。單元串可以形成在每個有源區(qū)305中。單元串可包括彼此串聯連接的串選擇晶體管、接地選擇晶體管和多個單元晶體管。串選擇晶體管可以串聯連接到多個單元晶體管的一端，接地選擇晶體管可以串聯連接到多個單元晶體管的另一端。在根據當前實施方式的單元串中的串選擇晶體管、單元晶體管和接地選擇晶體管可以水平地布置在基板100上。下層間電介質103可以設置在具有線SSL、ffL、GSL的基板100的整個表面上。公共源線CSL可以設置在下層間電介質103中以在第二方向上延伸。公共源線CSL可以連接到有源區(qū)305中形成的公共源極310s。導電柱105可穿透下層間電介質103并且分別連接到公共漏極310d。導電柱105可以沿第二方向布置成Z字形。參考圖1A、圖1B、圖IC和圖ID描述的接觸模層110、互連150a、接觸部150c和阻擋電介質圖案life可以設置在下層間電介質103上。上層間電介質155可以設置在互連150a上。此時，氣隙160可以形成在互連150a之間。每個接觸部150c可以連接到每個導電柱105的頂表面。因此，每個互連150a可以電連接到每個公共漏極310d?；ミB150a可相應于半導體存儲器件的位線。根據實施方式，每個互連150a可以電連接到水平地布置在基板100上的單元串的串選擇晶體管的漏極。氣隙160可以被圖2A至圖2E的氣隙中的任意一個替代?？梢允÷宰钃蹼娊橘|圖案115a，互連150a可以直接設置在接觸模層110上。根據實施方式，互連150a、接觸部150c和導電柱105可以被上述第二實施方式的互連150a、接觸部150ca和導電柱10替代。圖24A為平面圖，示出根據示范實施方式的半導體器件，圖24B為沿圖24A的線VII-VII'和VIII-VIII’截取的截面圖。參考圖24A和MB，多個柵結構420可以設置在基板100上。柵結構420可以在第一方向上彼此間隔開。柵結構420可沿垂直于第一方向的第二方向平行延伸。第一方向和第二方向可分別相應于圖24A的χ軸方向和y軸方向?；?00可以摻雜有第一導電類型摻雜劑。每個柵結構420可包括交替且重復地堆疊的電介質圖案405和柵圖案410。多個垂直型有源圖案430可連續(xù)地穿透堆疊的電介質圖案405和柵圖案410。垂直型有源圖案430可接觸基板100。根據實施方式，穿透每個柵結構420的垂直型有源圖案430可以布置成沿第二方向的Z字形。垂直型有源圖案430可包括半導體材料。垂直型有源圖案430可具有未摻雜狀態(tài)。與此不同，垂直型有源圖案430可以處于摻雜有第一導電類型摻雜劑的狀態(tài)。數據存儲層415可以設置在垂直有源圖案430的側壁與柵圖案410之間。存儲層415可包括隧道電介質、電荷存儲層和阻擋電介質。隧道電介質可以鄰近于垂直型有源圖案430，阻擋電介質可以鄰近于柵圖案410。電荷存儲層可以設置在隧道電介質與阻擋電介質之間。垂直型有源圖案430可具有空心殼形狀。在這種情況下，垂直型有源圖案430的內部可以由填充電介質圖案425來填充。蓋半導體圖案435可以設置在填充電介質圖案425上。蓋半導體圖案435可接觸垂直型有源圖案430。蓋半導體圖案435可以至少摻雜有第二導電類型摻雜劑以形成公共漏極。根據實施方式，垂直型有源圖案430可具有柱狀。在這種情況下，可以省略填充電介質圖案425和蓋半導體圖案435。當垂直型有源圖案430具有柱形時，垂直型有源圖案430的定位在比柵圖案410中最上面的柵圖案高的水平的某些部分可以摻雜有第二導電類型摻雜劑并且因此變成公共漏極。公共源極區(qū)450可以設置在柵結構420之間的基板100中。公共源極區(qū)450可以摻雜有第二導電類型摻雜劑。器件隔離圖案440可填充柵結構420之間的空間。在堆疊在每個柵結構中的柵圖案410之中，最下面的柵圖案可以包括在接地選擇晶體管中，最上面的柵圖案可以包括在串選擇晶體管中。在最下面的柵圖案與最上面的柵圖案之間堆疊的柵圖案可以分別包括在單元晶體管中。包括在單元晶體管中的柵圖案可以定義為單元柵圖案。單元晶體管可以定義在每個單元柵圖案與垂直型有源圖案430之間的交叉區(qū)域。單元晶體管可具有非易失性特性。堆疊的接地選擇晶體管、單元晶體管和串選擇晶體管可以通過垂直型有源圖案430而串聯連接以形成單元串。單元串中的晶體管可以在基板100的頂表面上垂直堆疊。參考圖1A、圖1B、圖IC和圖ID描述的接觸模層110、接觸部150c和互連150a可以設置在柵結構420和器件隔離圖案440上。上層間電介質155可以設置在互連150a上。此時，氣隙160可以形成在互連150a之間。連接到每個互連150a的每個接觸部150c可以連接到公共漏極。例如，每個接觸部150c可以連接到每個蓋半導體圖案435?；ミB150a可以分別電連接到穿透每個柵結構420的垂直型有源圖案430。氣隙160可以被圖2A至圖2E的氣隙中的任意一個替代。根據實施方式，接觸部150c和互連150a可以由前述第二實施方式的接觸部150ca和互連150a替代。在前述實施方式中公開的半導體器件可以安裝在多種類型的封裝中。根據示范實施方式的半導體器件的封裝的實例可包括層疊封裝(PoP)、球柵陣列(BGAs)、芯片級封裝(CSI^s)、帶引線的塑料芯片載體(PLCC)、塑料雙列直插式封裝(PDIP)、窩伏爾組件中管芯(dieinwafflepack)、晶圓形式中管芯(dieinwaferform)、板上芯片(COB)、陶瓷雙列直插式封裝(CERDIP)、塑料公制四方扁平封裝(plasticmetricquadflatpack,MQFP)、薄型四方扁平封裝(TQFP)、小外型封裝(smalloutline(SOIC))、收縮型小外形封裝(SSOP)、薄小外型封裝(thinsmalloutline(TSOP))、薄型四方扁平封裝(TQFP)、系統級封裝(SIP)、多芯片封裝(MCP)、晶圓級制造封裝(wafer-levelfabricatedpackage(WFP))或晶圓級處理封裝(wafer-levelprocessedpackage(WSP))等等中的至少一個。裝備有根據示范實施方式的半導體器件的封裝可還包括執(zhí)行其他功能的半導體器件，例如，控制器和/或邏輯器件。圖25為方框圖，示出根據示范實施方式的包括半導體器件的電子系統的實例。參考圖25，根據示范實施方式的電子系統1100可包括控制器1110、輸入/輸出裝置(I/O)1120、存儲器件1130、接口1140和總線1150?？刂破?110、輸入/輸出裝置1120、存儲器件1130和/或接口1140可以通過總線1150彼此耦接?？偩€1150相應于通過其傳輸數據的路徑?？刂破?110包括從微處理器、數字信號處理器、微型控制器和能夠執(zhí)行與上述元件相似的功能的邏輯器件構成的組中選出的至少一個。在前述第一和第二實施方式公開的半導體器件由邏輯器件實現的情況下，控制器1110可包括第一和第二實施方式中公開的半導體器件的任何一個。輸入/輸出裝置1120可包括鍵區(qū)(keypad)、鍵盤、顯示器等等。存儲器件1130可儲存數據和/或命令。存儲器件1130可包括第一至第四實施方式中公開的半導體存儲器件中的至少一個。而且，存儲器件1130可還包括其他類型的半導體器件(例如，DRAM器件和/或SRAM器件)。接口1140可用來傳輸數據到通信網絡/從通信網絡接收數據。接口1140可包括有線接口和/或無線接口。例如，接口1140可包括天線和/或有線/無線收發(fā)器。雖然附圖未示出，但是電子系統1100可還包括作為工作存儲器用于增強控制器1110的操作的高速DRAM和/或SRAM。電子系統1100可以應用于個人數字助理(PDA)、便攜式計算機、網絡本(webtablet)、無線電話、移動電話、數字音樂播放器、存儲卡或能夠在無線環(huán)境傳輸/接收信息的所有電子產品。圖沈為方框圖，示出根據示范實施方式的包括半導體器件的存儲卡的實例。參考圖沈，根據示范實施方式的存儲卡1200包括存儲器件1210。存儲器件1210可包括第一至第四實施方式中公開的半導體存儲器件中的至少一個。而且，存儲器件1210可還包括其他類型的半導體存儲器件(例如，DRAM器件和/或SRAM器件)。存儲卡1200可包括用于控制主機與存儲器件1210之間的數據交換的存儲控制器。存儲控制器1220可包括控制存儲卡1200的總體操作的處理單元(CPU)1222。而且，存儲控制器1220可包括用作處理單元1222的工作存儲器的SRAM1221。此外，存儲控制器1220可還包括主機接口1223和存儲接口1225。主機接口1223可以提供有存儲卡1200與主機之間的數據交換協議。存儲接口1225可連接存儲控制器1220和存儲器件1210。此外，存儲控制器1220可還包括錯誤糾正碼(ECC)區(qū)塊12M。ECC12M可檢測和校正從存儲器件1210讀取的數據的錯誤。雖然圖沈未示出，但存儲卡1200可還包括存儲代碼數據用于與主機接口的ROM器件。存儲卡1200可以用作便推式數據存儲卡?；蛘撸鎯?200可以以固態(tài)盤(SSD)的形式提供，該固態(tài)盤(SSD)能代替計算機系統的硬盤。根據前述半導體器件，當上層間電介質設置在互連上時，氣隙形成在互連之間。因此，互連之間的寄生電容可以最小化。而且，接觸部可具有與互連基本相同的寬度。因此，互連之間的空間可以減少。雖然已經參考附圖在此描述了示范實施方式，但是應理解，本發(fā)明不應限于那些具體的實施方式，本領域一般技術人員可以對其進行各種其他改變和變形而不脫離發(fā)明的范圍或精神。所有這樣的改變和變形旨在包括在由權利要求限定的本發(fā)明的范圍內。本申請要求于2010年9月7日提交的韓國專利申請No.2010-0087619的優(yōu)先權，在此整體引入其公開作為參考。權利要求1.一種形成非易失存儲器件的方法，該方法包括提供設置在第一絕緣層中并且設置在半導體基板上的導電柱；在所述第一絕緣層上提供蝕刻停止層；在所述蝕刻停止層上設置模層；在所述模層中形成凹槽，所述凹槽沿第一方向分別在所述導電柱上方延伸；利用所述凹槽圖案化所述蝕刻停止層以形成分別與所述導電柱相應的孔；和將金屬填充到所述凹槽和所述孔中，在所述孔中的所述金屬接觸所述導電柱。2.如權利要求1所述的方法，其中填充所述凹槽的金屬形成沿所述第一方向延伸的位線。3.如權利要求2所述的方法，其中填充所述孔的所述金屬形成分別接觸所述導電柱的金屬接觸。4.如權利要求3所述的方法，其中所述金屬接觸在第二方向上的寬度與所述位線在所述第二方向上的寬度相同，所述第二方向基本垂直于所述第一方向。5.如權利要求2所述的方法，還包括在所述位線之間形成第二絕緣層。6.如權利要求5所述的方法，還包括在所述第二絕緣層中形成氣隙，所述氣隙在兩個緊密相鄰的位線之間沿所述第一方向延伸。7.如權利要求1所述的方法，其中所述蝕刻停止層包括SiN。8.如權利要求1所述的方法，還包括在所述模層上提供掩模圖案以形成所述凹槽。9.一種形成非易失存儲器件的方法，該方法包括提供設置在第一絕緣層中并且設置在半導體基板上的導電柱；在所述第一絕緣層上提供蝕刻停止層，所述蝕刻停止層具有孔；在所述蝕刻停止層上設置模層；在所述模層中形成凹槽，所述凹槽沿第一方向分別在所述導電柱上方延伸；利用所述凹槽圖案化所述孔中的所述模層以形成分別與所述導電柱相應的開口；和將金屬填充到所述凹槽和所述開口中，在所述開口中的所述金屬接觸所述導電柱。10.如權利要求9所述的方法，其中填充所述凹槽的所述金屬形成沿所述第一方向延伸的位線。11.如權利要求10所述的方法，其中填充所述開口的所述金屬形成分別接觸所述導電柱的金屬接觸。12.如權利要求11所述的方法，其中所述金屬接觸在第二方向上的寬度與所述位線在所述第二方向上的寬度相同，所述第二方向基本垂直于所述第一方向。13.如權利要求10所述的方法，還包括在所述位線之間形成第二絕緣層。14.如權利要求13所述的方法，還包括在所述第二絕緣層中形成氣隙，所述氣隙在兩個緊密相鄰的位線之間沿所述第一方向延伸。15.如權利要求9所述的方法，其中所述蝕刻停止層包括SiN。16.如權利要求9所述的方法，還包括在所述模層上提供掩模圖案以形成所述凹槽。17.一種非易失存儲器件，包括位線，沿第一方向延伸；在所述位線下面的導電柱；和金屬接觸，從所述位線延伸以接觸所述導電柱，所述位線和所述金屬接觸包括在所述第一方向上的第一對自對準側壁和在第二方向上的第二對自對準側壁，所述第二方向基本垂直于所述第一方向。18.如權利要求17所述的存儲器件，其中所述第一對自對準側壁具有彎曲形狀。19.如權利要求18所述的存儲器件，其中所述第二對自對準側壁具有直線形狀。20.一種非易失存儲器件，包括導電柱，在半導體基板上的第一絕緣層中；位線，在所述第一絕緣層上的第二絕緣層中，所述位線在所述導電柱上方沿第一方向延伸；和金屬接觸，從所述位線突出并分別接觸所述導電柱；和在所述第二絕緣層中的氣隙，所述氣隙在所述第一方向上延伸并在沿第二方向布置的兩個緊密相鄰的位線之間，所述第二方向基本垂直于所述第一方向，所述位線在所述第二方向上的寬度與相應的金屬接觸在所述第二方向上的寬度基本相同。21.一種存儲器件，包括半導體基板；第一絕緣層，在所述半導體基板上；第一導電柱和第二導電柱，在所述第一絕緣層中；第二絕緣層，在所述第一絕緣層上；第一位線和第二位線，在所述第二絕緣層中彼此緊鄰，所述第一位線和所述第二位線在第一方向上延伸并且在第二方向上彼此間隔開，所述第二方向基本垂直于所述第一方向；第一金屬接觸，從所述第一位線朝向所述半導體基板延伸，和第二金屬接觸，從所述第二位線朝向所述半導體基板延伸；具有多個開口的接觸模層，所述接觸模層在所述第一絕緣層上；蝕刻停止圖案，在所述接觸模層上，和在所述第二絕緣層中的氣隙，所述氣隙在所述第一位線與所述第二位線之間并且在所述接觸模層上，所述第一金屬接觸和所述第二金屬接觸分別通過所述接觸模層的第一開口和第二開口設置，以分別電連接所述第一導電柱與所述第一位線以及所述第二導電柱與所述第二位線。22.如權利要求21所述的存儲器件，其中所述第一位線在所述第二方向上的寬度與所述第一金屬接觸在所述第二方向上的寬度基本相同。23.如權利要求21所述的存儲器件，其中所述第一金屬接觸的側壁和所述第一位線的側壁形成與所述半導體基板的表面基本垂直的平面。24.如權利要求21所述的存儲器件，其中所述第一金屬接觸與所述第一位線之間的邊界與所述氣隙的表面基本共面。25.如權利要求21所述的存儲器件，其中所述蝕刻停止圖案包括關于所述接觸模層具有蝕刻選擇性的電介質材料26.如權利要求21所述的存儲器件，其中所述蝕刻停止圖案在所述第二方向上的寬度小于所述第一位線在所述第二方向上的寬度。27.如權利要求21所述的存儲器件，其中所述氣隙在所述第一方向上延伸。28.如權利要求21所述的存儲器件，其中所述氣隙的第一端與所述第一位線和所述第二位線的頂表面基本共面，所述氣隙的第二端低于所述第一金屬接觸與所述第一位線之間的邊界。29.如權利要求21所述的存儲器件，其中所述氣隙的第一端高于所述第一位線和所述第二位線的頂表面，所述氣隙的第二端低于所述第一金屬接觸與所述第一位線之間的邊界。30.如權利要求21所述的存儲器件，其中所述氣隙的第一端低于所述第一位線和所述第二位線的頂表面，所述氣隙的第二端低于所述第一金屬接觸與所述第一位線之間的邊界。31.如權利要求21所述的存儲器件，還包括在所述第一絕緣層中的第三導電柱，所述第一導電柱、所述第二導電柱和所述第三導電柱在所述第二方向上偏移。32.如權利要求21所述的存儲器件，其中所述氣隙在所述第二方向上的寬度從所述第一位線和所述第二位線的所述頂表面朝向所述第二絕緣層沿著遠離所述半導體基板的方向逐漸減小。33.如權利要求21所述的存儲器件，還包括電介質層，共形地在所述第一位線和所述第二位線的側壁和頂表面上以及在所述第一位線與所述第二位線之間的所述接觸模層上。全文摘要一種半導體器件及其制造方法，該半導體器件是非易失存儲器件，形成該非易失存儲器件的方法包括提供設置在第一絕緣層中并設置在半導體基板上的導電柱，在第一絕緣層上提供蝕刻停止層，在蝕刻停止層上設置模層，以及在模層中形成凹槽。凹槽分別沿第一方向在導電柱上方延伸。該方法還包括利用凹槽來圖案化蝕刻停止層以形成分別與導電柱相應的孔，以及將金屬填充到凹槽和孔中。在孔中的金屬接觸導電柱。文檔編號H01L21/8247GK102403267SQ201110263129公開日2012年4月4日申請日期2011年9月7日優(yōu)先權日2010年9月7日發(fā)明者成晧準,李鐘旻,沈載煌申請人:三星電子株式會社