專利名稱：半導(dǎo)體器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體器件，特別是關(guān)于一種具有柱狀半導(dǎo)體，將其側(cè)壁作為溝道區(qū)域，并采用以使柵極電極包圍溝道區(qū)域的方式形成的縱型M0S(Metal Oxide Semiconductor ；金屬氧化物半導(dǎo)體)晶體管的環(huán)繞柵極晶體管(Surrounding Gate Transistor ；SGT)的 CMOS (Complementary Metal-Oxide Semiconductor ；互補(bǔ)式金屬氧化物半導(dǎo)體)反向器(inverter)中、特別是以2段以上串聯(lián)連接的CMOS反向器。
背景技術(shù)：
為了實(shí)現(xiàn)半導(dǎo)體器件的高集成化與高性能化，提出有一種具備形成在半導(dǎo)體襯底的表面的柱狀半導(dǎo)體層、及以包圍該柱狀半導(dǎo)體層的方式形成在該柱狀半導(dǎo)體層的側(cè)壁的柵極的縱型柵極晶體管的SGT (參照例如日本特開平2-188966號公報(bào)、S. Watanabe等，"A Nobel Circuit Technology with Surrounding Gate Transistors(SGT's)for Ultra High Density DRAM，s”(一種使用SGT的超高密度DRAM的新型電路技術(shù))，IEEE JSSC，第30卷、 第9期、1995年9月.)。在SGT中，漏極、柵極、源極配置在垂直方向。因此，SGT相較于現(xiàn)有技術(shù)的平面(planar)型晶體管，可大幅地縮小占有面積。使用SGT的CMOS反向器的一例為揭示在日本特開平2-188966號公報(bào)。圖37中 (A)為顯示揭示在日本特開平2-188966號公報(bào)的CMOS反向器的平面，圖37中(B)為顯示圖37中㈧的切割線A-A’的剖面。在圖37中(A)、圖37中⑶中，在硅襯底301形成有N阱(well) 302及P阱303。 在 N 阱 302 區(qū)域形成有用以形成 PMOS (Positive Channel Metal-Oxide-Semiconductor) QP的柱狀硅層305，在P阱303區(qū)域形成有用以形成NMOS (Negative Channel Metal-Oxide-Semiconductor)QN的柱狀硅層306。以分別包圍柱狀硅層305及柱狀硅層 306的方式形成有柵極308及元件分離區(qū)域304。形成在用以形成PMOS的柱狀硅層305的下部的P+漏極擴(kuò)散層310、及形成在用以形成NMOS的柱狀硅層306的下部的N+漏極擴(kuò)散層312連接在輸出端子Vout。形成在用以形成PMOS的柱狀硅層305的上部的P+源極擴(kuò)散層309通過Vcc配線層314而連接在電源電位Vcc，形成在用以形成NMOS的柱狀硅層306 的上部的N+源極擴(kuò)散層311通過Vss配線層315而連接在接地電位VSS，PMOS與NMOS的共通柵極308連接在輸入端子(Vin) 316。通過上述構(gòu)成，形成CMOS反向器。就串聯(lián)連接2段以上的CMOS反向器的例子而言，圖38中㈧為顯示2段CMOS反向器的平面，圖38中(B)為顯示圖38中(A)的切割線A-A，的剖面(參照S. Watanabe等·， "A Nobel Circuit Technology with Surrounding Gate Transistors (SGT' s)for Ultra High Density DRAM，s，，( 一種使用SGT的超高密度DRAM的新型電路技術(shù))，IEEE JSSC，第30卷、第9期、1995年9月)。在圖38中(A)、圖38中⑶中，在硅襯底形成有P+擴(kuò)散層418及N+擴(kuò)散層419。 對P+擴(kuò)散層418從配線層436施加電源電位VccJf N+擴(kuò)散層419從配線層435施加接地電位Vss。在P+擴(kuò)散層418上形成有構(gòu)成PMOS的柱狀硅層411至414。在N+擴(kuò)散層419 上形成有構(gòu)成NMOS的柱狀硅層415至417。第1段的反向器以由柱狀硅層413、414所構(gòu)成的PMOS、及由柱狀硅層415所構(gòu)成的NMOS來形成。在這些柱狀硅層413、414、415的周圍形成有共通的柵極422。通過配線層433及形成在柵極422上的接觸部(contact) 426，對柵極422施加該第1段的反向器的輸入電壓。此外，從形成在柱狀硅層413、414、415上的接觸部429、430，對配線層437施加該第1段的反向器的輸出電壓。第2段的反向器由通過柱狀硅層411、412而構(gòu)成的PM0S、及通過柱狀硅層416、 417而構(gòu)成的NMOS所形成。在柱狀硅層411、412的周圍形成有柵極421。在柱狀硅層416、 417的周圍形成有柵極423。通過配線層437及形成在柵極上的接觸部427，對柵極421施加該第2段的反向器的輸入電壓，通過配線層437及形成在柵極上的接觸部428，對柵極423 施加該第2段的反向器的輸入電壓。此外，通過形成在柱狀硅層411、412、416、417上的接觸部431、432，對配線層434施加該第2段的反向器的輸出電壓。在該第2段反向器中，連接施加有電源電位Vcc的配線層436與P+擴(kuò)散層418的接觸部424、及連接施加有接地電位Vss的配線層435與N+擴(kuò)散層419的接觸部425所占有的面積較大。因此，該2段反向器的占有面積較大。此外，就串聯(lián)連接成2段以上的CMOS反向器的其他例而言，圖39中㈧為顯示日本特開2009-382 號公報(bào)揭示的CMOS反向器鏈的平面，圖39中(B)為顯示圖39中(A) 的切割線A-A’的剖面。在圖39中(A)、圖39中⑶中，在氧化硅膜(SiO2膜)上形成有構(gòu)成PMOS的柱狀半導(dǎo)體層 511、512、515、516、517、518、521、522、及構(gòu)成 NMOS 的柱狀半導(dǎo)體層 513、514、519、 520。第1段的反向器通過以柱狀半導(dǎo)體層521、522所構(gòu)成的PM0S、及以柱狀半導(dǎo)體層520 所構(gòu)成的NMOS而形成。在這些柱狀半導(dǎo)體層520、521，522的周圍形成有共通的柵極530。 電源電位通過配線層535施加至形成在構(gòu)成PMOS的柱狀半導(dǎo)體層521、522的上部的擴(kuò)散層，接地電位通過配線層534施加至形成在構(gòu)成NMOS的柱狀半導(dǎo)體層520的上部的擴(kuò)散層。第2段的反向器通過以柱狀半導(dǎo)體層517、518所構(gòu)成的PM0S、及以柱狀半導(dǎo)體層519 所構(gòu)成的NMOS而形成。在這些柱狀半導(dǎo)體層517、518、519的周圍形成有共通的柵極529。 對柵極5 從下部配線層525施加輸入電位。電源電位從配線層533施加至形成在構(gòu)成 PMOS的柱狀半導(dǎo)體層517、518的上部的擴(kuò)散層，接地電位從配線層534施加至形成在構(gòu)成 NMOS的柱狀半導(dǎo)體層519的上部的擴(kuò)散層。通過反復(fù)以上的單位構(gòu)造，從柱狀半導(dǎo)體層511至522、下部配線層523至526、柵極527至530、配線層531至535形成反向器鏈。在該現(xiàn)有技術(shù)例中，構(gòu)成電路的擴(kuò)散層與柵極配線的布局復(fù)雜。此外，由于NMOS 與PMOS交互配置在狹窄的區(qū)域，因此在使用于微細(xì)化至數(shù)IOnm程級的器件時(shí)，難以形成集成度高的反向器。再者，日本特開2009-382 號公報(bào)提出一種為了增加并排形成的柱的個(gè)數(shù)而并聯(lián)連接圖39的整體反向器電路。然而，在此情形時(shí)，由于連接無助于提升元件分離區(qū)域等的直接器件的能力的部分都反復(fù)配置，因此無法有效率地增加并聯(lián)形成的柱的個(gè)數(shù)。如以上說明，現(xiàn)有技術(shù)提出的串聯(lián)連接成2段以上的CMOS反向器的構(gòu)造有對占有面積的縮小進(jìn)行更進(jìn)一步的改進(jìn)的必要。

發(fā)明內(nèi)容
(發(fā)明所欲解決的問題)鑒于現(xiàn)有技術(shù)中存在的問題，本發(fā)明的目的在于實(shí)現(xiàn)占有面積小的串聯(lián)連接有2 段以上的CMOS反向器。(解決問題的手段)為了達(dá)成所述目的，本發(fā)明的第1實(shí)施方式的半導(dǎo)體器件為一種具備結(jié)合有至少 2段以上的CMOS反向器的CMOS反向器結(jié)合電路的半導(dǎo)體器件，所述CMOS反向器由縱型 MOS晶體管所構(gòu)成，該縱型MOS晶體管的源極擴(kuò)散層、漏極擴(kuò)散層及柱狀半導(dǎo)體層相對于襯底階層性地配置在垂直方向，所述柱狀半導(dǎo)體層配置在所述源極擴(kuò)散層與所述漏極擴(kuò)散層之間，且在所述柱狀半導(dǎo)體層的側(cè)壁形成有柵極電極；所述CMOS反向器結(jié)合電路包含第1 段的第1CM0S反向器，由排列在襯底上的第1列(column)的多個(gè)縱型MOS晶體管所構(gòu)成； 及第2段的第2CM0S反向器，由排列在所述襯底上的第2列的多個(gè)縱型MOS晶體管所構(gòu)成； 排列在所述第1列的多個(gè)縱型MOS晶體管[Al]由形成在第IN+源極擴(kuò)散層上的1個(gè)或多個(gè)第1NM0S縱型晶體管、及形成在第IP+源極擴(kuò)散層上的1個(gè)或多個(gè)第1PM0S縱型晶體管所構(gòu)成，所述第IN+源極擴(kuò)散層與所述第IP+源極擴(kuò)散層彼此鄰接而形成，在所述第IN+源極擴(kuò)散層輸入有第1電位，在所述第IP+源極擴(kuò)散層輸入有第2電位，所述1個(gè)或多個(gè)第I^OS 縱型晶體管的柵極電極與所述1個(gè)或多個(gè)第1PM0S縱型晶體管的柵極電極相連接，且形成第1柵極配線，在所述第1柵極配線的端部，形成有用以將輸入電壓輸入至所述第1CM0S反向器的第1接觸部，且在構(gòu)成所述1個(gè)或多個(gè)第1NM0S縱型晶體管的柱狀半導(dǎo)體層的上部， 形成有第IN+漏極擴(kuò)散層，在所述第IN+漏極擴(kuò)散層上，形成有連接所述第IN+漏極擴(kuò)散層與用以輸出所述第1反向器的輸出電壓的第1配線層的第2接觸部，在構(gòu)成所述1個(gè)或多個(gè)第1PM0S縱型晶體管的柱狀半導(dǎo)體層的上部，形成有第IP+漏極擴(kuò)散層，在所述第IP+漏極擴(kuò)散層上，形成有連接所述第IP+漏極擴(kuò)散層與用以輸出所述第1反向器的輸出電壓的第1配線層的第3接觸部，排列在所述第2列的多個(gè)縱型MOS晶體管由形成在所述第IN+源極擴(kuò)散層上的1個(gè)或多個(gè)第2的NMOS縱型晶體管、及形成在所述第IP+源極擴(kuò)散層上的1 個(gè)或多個(gè)第2PM0S縱型晶體管所形成，所述1個(gè)或多個(gè)第2NM0S縱型晶體管的柵極電極、與所述1個(gè)或多個(gè)第2PM0S縱型晶體管的柵極電極相連接，且形成第2柵極配線，在所述第2 柵極配線上的另一方端部，形成有用以將輸入電壓輸入至所述第2CM0S反向器的第4接觸部，所述第4接觸部與所述第1配線層相連接，在構(gòu)成所述1個(gè)或多個(gè)第2NM0S縱型晶體管的柱狀半導(dǎo)體層的上部，形成有第2N+漏極擴(kuò)散層，在所述第2N+漏極擴(kuò)散層上，形成有連接所述第2N+漏極擴(kuò)散層與用以輸出所述第2CM0S反向器的輸出電壓的第2配線層的第5 接觸部，在構(gòu)成所述1個(gè)或多個(gè)第2PM0S縱型晶體管的柱狀半導(dǎo)體層的上部，形成有第2P+ 漏極擴(kuò)散層，在所述第2P+漏極擴(kuò)散層上，形成有連接所述第2P+漏極擴(kuò)散層與用以輸出所述第2CM0S反向器的輸出電壓的第2配線層的第6接觸部，所述第1CM0S反向器與所述第 2CM0S反向器交互結(jié)合。
為了達(dá)成所述目的，本發(fā)明的第2實(shí)施方式的半導(dǎo)體器件為一種具備結(jié)合有至少 2段以上的CMOS反向器的CMOS反向器結(jié)合電路的半導(dǎo)體器件，所述CMOS反向器由縱型 MOS晶體管所構(gòu)成，該縱型MOS晶體管的源極擴(kuò)散層、漏極擴(kuò)散層及柱狀半導(dǎo)體層相對于襯底階層性地配置在垂直方向，所述柱狀半導(dǎo)體層配置在所述源極擴(kuò)散層與所述漏極擴(kuò)散層之間，且在所述柱狀半導(dǎo)體層的側(cè)壁形成有柵極電極；所述CMOS反向器結(jié)合電路包含第1 段的第1CM0S反向器，由排列在襯底上的第1列的多個(gè)縱型MOS晶體管所構(gòu)成；及第2段的第2CM0S反向器，由排列在所述襯底上的第2列的多個(gè)縱型MOS晶體管所構(gòu)成；排列在所述第1列的多個(gè)縱型MOS晶體管[A2]由形成在第IN+源極擴(kuò)散層上的1個(gè)或多個(gè)第1NM0S 縱型晶體管、及形成在第IP+源極擴(kuò)散層上的1個(gè)或多個(gè)第1PM0S縱型晶體管所構(gòu)成，所述第IN+源極擴(kuò)散層與所述第IP+源極擴(kuò)散層彼此鄰接而形成，在所述第IN+源極擴(kuò)散層輸入有第1電位，在所述第IP+源極擴(kuò)散層輸入有第2電位，所述1個(gè)或多個(gè)第1NM0S縱型晶體管的柵極電極與所述1個(gè)或多個(gè)第2PM0S縱型晶體管的柵極電極相連接，且形成第1柵極配線，在所述第1柵極配線上，于形成在所述第IN+源極擴(kuò)散層與所述第IP+源極擴(kuò)散層之間的元件分離上的區(qū)域中，形成有用以將輸入電壓輸入至所述第1CM0S反向器的第1接觸部，且在形成所述1個(gè)或多個(gè)第1NM0S縱型晶體管的柱狀半導(dǎo)體層的上部，形成有第IN+ 漏極擴(kuò)散層，在所述第IN+漏極擴(kuò)散層上，形成有連接所述第IN+漏極擴(kuò)散層與用以輸出所述第1反向器的輸出電壓的第1配線層的第2接觸部，在構(gòu)成所述1個(gè)或多個(gè)第1PM0S縱型晶體管的柱狀半導(dǎo)體層的上部，形成有第IP+漏極擴(kuò)散層，在所述第IP+漏極擴(kuò)散層上， 形成有連接所述第IP+漏極擴(kuò)散層與用以輸出所述第1反向器的輸出電壓的第2配線層的第3接觸部，排列在所述第2列的多個(gè)縱型MOS晶體管由形成在所述第IN+源極擴(kuò)散層上的 1個(gè)或多個(gè)第2NM0S縱型晶體管、及形成在所述第IP+源極擴(kuò)散層上的1個(gè)或多個(gè)第2PM0S 縱型晶體管所形成，所述1個(gè)或多個(gè)第2NM0S縱型晶體管的柵極電極、與所述1個(gè)或多個(gè)第 2PM0S縱型晶體管的柵極電極相連接，且形成第2柵極配線，在所述第2柵極配線上的一方端部，形成有用以將輸入電壓輸入至所述第2CM0S反向器的第4接觸部，所述第4接觸部與所述第1配線層相連接，在所述第2柵極配線上的另一方端部形成有用以將輸入電壓輸入至所述第2CM0S反向器的第5接觸部，且所述第5接觸部與所述第2配線層相連接，在形成所述1個(gè)或多個(gè)第2NM0S縱型晶體管的柱狀半導(dǎo)體層的上部，形成有第2N+漏極擴(kuò)散層，在所述第2N+漏極擴(kuò)散層上，形成有連接所述第2N+漏極擴(kuò)散層與用以輸出所述第2CM0S反向器的輸出電壓的第3配線層的第6接觸部，在構(gòu)成所述1個(gè)或多個(gè)第2PM0S縱型晶體管的柱狀半導(dǎo)體層的上部，形成有第2P+漏極擴(kuò)散層，在所述第2P+漏極擴(kuò)散層上，形成有連接所述第2P+漏極擴(kuò)散層與用以輸出所述第2CM0S反向器的輸出電壓的第3配線層的第7 接觸部，所述第1CM0S反向器與所述第2CM0S反向器交互結(jié)合。為了達(dá)成所述目的，本發(fā)明的第3實(shí)施方式的半導(dǎo)體器件為一種具備結(jié)合有至少 2段以上的CMOS反向器的CMOS反向器結(jié)合電路的半導(dǎo)體器件，所述CMOS反向器由縱型 MOS晶體管所構(gòu)成，該縱型MOS晶體管的源極擴(kuò)散層、漏極擴(kuò)散層及柱狀半導(dǎo)體層相對于襯底階層性地配置在垂直方向，所述柱狀半導(dǎo)體層配置在所述源極擴(kuò)散層與所述漏極擴(kuò)散層之間，且在所述柱狀半導(dǎo)體層的側(cè)壁形成有柵極電極；所述CMOS反向器結(jié)合電路包含第1 段的第1CM0S反向器，由排列在襯底上的第1列的多個(gè)縱型MOS晶體管所構(gòu)成；及第2段的第2CM0S反向器，由排列在所述襯底上的第2列的多個(gè)縱型MOS晶體管所構(gòu)成；排列在所述第1列的多個(gè)縱型MOS晶體管[A3]由形成在第IN+源極擴(kuò)散層上的1個(gè)或多個(gè)第1NM0S縱型晶體管、及形成在第IP+源極擴(kuò)散層上的1個(gè)或多個(gè)第1PM0S縱型晶體管所構(gòu)成，所述第 IN+源極擴(kuò)散層與所述第IP+源極擴(kuò)散層彼此鄰接而形成，在所述第IN+源極擴(kuò)散層輸入有第1電位，在所述第IP+源極擴(kuò)散層輸入有第2電位，所述1個(gè)或多個(gè)第1NM0S縱型晶體管的柵極電極與所述1個(gè)或多個(gè)第1PM0S縱型晶體管的柵極電極相連接，且形成第1柵極配線，在所述第1柵極配線上，于形成在所述第IN+源極擴(kuò)散層與所述第IP+源極擴(kuò)散層之間的元件分離上的區(qū)域中，形成有用以將輸入電壓輸入至所述第1CM0S反向器的第1接觸部， 且在形成所述1個(gè)或多個(gè)第1NM0S縱型晶體管的柱狀半導(dǎo)體層的上部，形成有第IN+漏極擴(kuò)散層，在所述第IN+漏極擴(kuò)散層上，形成有連接所述第IN+漏極擴(kuò)散層與用以輸出所述第 1反向器的輸出電壓的第1配線層的第2接觸部，在構(gòu)成所述1個(gè)或多個(gè)第1PM0S縱型晶體管的柱狀半導(dǎo)體層的上部，形成有第IP+漏極擴(kuò)散層，在所述第IP+漏極擴(kuò)散層上，形成有連接所述第IP+漏極擴(kuò)散層與用以輸出所述第1反向器的輸出電壓的第2配線層的第3 接觸部，所述第1配線層與所述第2配線層通過所述第1配線層及形成在比所述第2配線層更上層的位置的第3配線層所連接，排列在所述第2列的多個(gè)縱型MOS晶體管通過形成在所述第IN+源極擴(kuò)散層上的1個(gè)或多個(gè)第2NM0S縱型晶體管、及形成在所述第IP+源極擴(kuò)散層上的1個(gè)或多個(gè)第2PM0S縱型晶體管所形成，所述1個(gè)或多個(gè)第2NM0S縱型晶體管的柵極電極、與所述1個(gè)或多個(gè)第2PM0S縱型晶體管的柵極電極相連接，且形成第2柵極配線，在所述第2柵極配線上的一方端部，形成有用以將輸入電壓輸入至所述第2CM0S反向器的第4接觸部，所述第4接觸部與所述第1配線層或所述第2配線層相連接，在用以形成所述1個(gè)或多個(gè)第2NM0S縱型晶體管的柱狀半導(dǎo)體層的上部所形成的第2N+漏極擴(kuò)散層上， 形成有連接所述第2N+漏極擴(kuò)散層與用以輸出所述第2CM0S反向器的輸出電壓的第4配線層的第5接觸部，在構(gòu)成所述1個(gè)或多個(gè)第2PM0S縱型晶體管的柱狀半導(dǎo)體層的上部，形成有第2P+漏極擴(kuò)散層，在所述第2P+漏極擴(kuò)散層上，形成有連接所述第2P+漏極擴(kuò)散層與用以輸出所述第2CM0S反向器的輸出電壓的第4配線層的第6接觸部，所述第1CM0S反向器與所述第2CM0S反向器交互結(jié)合。 本發(fā)明的有益效果在于，依據(jù)本發(fā)明，可利用SGT形成占有面積小且連接成2段以上的CMOS反向器。


圖1為本發(fā)明第1實(shí)施例的半導(dǎo)體器件的平面圖。圖2中(A)為第1實(shí)施例的半導(dǎo)體器件的剖面圖，且為圖1的A-A’線的剖面圖。圖2中⑶為第1實(shí)施例的半導(dǎo)體器件的剖面圖，且為圖1的B-B’線的剖面圖。圖3為用以說明第1實(shí)施例的半導(dǎo)體器件的制造方法的平面圖。圖4中(A)為用以說明第1實(shí)施例的制造方法的剖面圖，且為圖3的A-A’線的剖面圖。圖4中(B)為用以說明第1實(shí)施例的制造方法的剖面圖，且為圖3的B-B’線的剖面圖。圖5為表示本發(fā)明第1實(shí)施例的半導(dǎo)體器件的制造方法的平面圖。圖6中㈧為表示第1實(shí)施例的制造方法的剖面圖，且為圖5的A-A’線的剖面圖。
圖6中⑶為顯示第1實(shí)施例的制造方法的剖面圖，且為圖5的B-B’線的剖面圖。圖7為顯示第1實(shí)施例的半導(dǎo)體器件的制造方法的平面圖。圖8中㈧為顯示第1實(shí)施例的制造方法的剖面圖，且為圖7的A-A’線的剖面圖。圖8中⑶為顯示第1實(shí)施例的制造方法的剖面圖，且為圖7的B-B’線的剖面圖。圖9為顯示第1實(shí)施例的半導(dǎo)體器件的制造方法的平面圖。圖10中㈧為顯示第1實(shí)施例的制造方法的剖面圖，且為圖9的A-A’線的剖面圖。圖10中⑶為顯示第1實(shí)施例的制造方法的剖面圖，且為圖9的B-B’線的剖面圖。圖11為用以說明第1實(shí)施例的半導(dǎo)體器件的制造方法的平面圖。圖12中㈧為用以說明第1實(shí)施例的制造方法的剖面圖，且為圖11的A-A’線的剖面圖。圖12中(B)為用以說明第1實(shí)施例的制造方法的剖面圖，且為圖11的B_B’線的
剖面圖。圖13為用以說明第1實(shí)施例的半導(dǎo)體器件的制造方法的平面圖。圖14中㈧為用以說明第1實(shí)施例的制造方法的剖面圖，且為圖13的A-A’線的剖面圖。圖14中⑶為用以說明第1實(shí)施例的制造方法的剖面圖，且為圖13的B-B’線的
剖面圖。圖15為用以說明第1實(shí)施例的半導(dǎo)體器件的制造方法的平面圖。圖16中㈧為用以說明第1實(shí)施例的制造方法的剖面圖，且為圖15的A-A’線的剖面圖。圖16中⑶為用以說明第1實(shí)施例的制造方法的剖面圖，且為圖15的B-B’線的
剖面圖。圖17為用以說明第1實(shí)施例的半導(dǎo)體器件的制造方法的平面圖。圖18中㈧為用以說明第1實(shí)施例的制造方法的剖面圖，且為圖17的A-A’線的剖面圖。圖18中⑶為用以說明第1實(shí)施例的制造方法的剖面圖，且為圖17的B-B’線的
剖面圖。圖19為用以說明第1實(shí)施例的半導(dǎo)體器件的制造方法的平面圖。圖20中㈧為用以說明第1實(shí)施例的制造方法的剖面圖，且為圖19的A-A’線的剖面圖。圖20中(B)為用以說明第1實(shí)施例的制造方法的剖面圖，且為圖19的B_B’線的
剖面圖。圖21為用以說明第1實(shí)施例的半導(dǎo)體器件的制造方法的平面圖。圖22中㈧為用以說明第1實(shí)施例的制造方法的剖面圖，且為圖21的A_A’線的剖面圖。圖22中⑶為用以說明第1實(shí)施例的制造方法的剖面圖，且為圖21的B_B’線的
剖面圖。
11
圖23為用以說明第1實(shí)施例的半導(dǎo)體器件的制造方法的平面圖。圖M中(A)為用以說明第1實(shí)施例的制造方法的剖面圖，且為圖23的A-A’線的剖面圖。圖M中(B)為用以說明第1實(shí)施例的制造方法的剖面圖，且為圖23的B-B’線的剖面圖。圖25為用以說明第1實(shí)施例的半導(dǎo)體器件的制造方法的平面圖。圖沈中(A)為用以說明第1實(shí)施例的制造方法的剖面圖，且為圖25的A-A’線的剖面圖。圖沈中(B)為用以說明第1實(shí)施例的制造方法的剖面圖，且為圖25的B-B’線的
剖面圖。圖27為用以說明第1實(shí)施例的半導(dǎo)體器件的制造方法的平面圖。圖觀中(A)為用以說明第1實(shí)施例的制造方法的剖面圖，且為圖27的A-A’線的剖面圖。圖觀中(B)為用以說明第1實(shí)施例的制造方法的剖面圖，且為圖27的B-B’線的
剖面圖。圖四為用以說明第1實(shí)施例的半導(dǎo)體器件的制造方法的平面圖。圖30中(A)為用以說明第1實(shí)施例的制造方法的剖面圖，且為圖四的A-A’線的剖面圖。圖30中(B)為用以說明第1實(shí)施例的制造方法的剖面圖，且為圖四的B-B’線的
剖面圖。圖31為用以說明第1實(shí)施例的半導(dǎo)體器件的制造方法的平面圖。圖32中㈧為用以說明第1實(shí)施例的制造方法的剖面圖，且為圖31的A_A’線的剖面圖。圖32中(B)為用以說明第1實(shí)施例的制造方法的剖面圖，且為圖31的B_B’線的剖面圖。圖33為本發(fā)明第2實(shí)施例的半導(dǎo)體器件的平面圖。圖34中㈧為第2實(shí)施例的半導(dǎo)體器件的剖面圖，且為圖33的A-A’線的剖面圖。圖34中⑶為第2實(shí)施例的半導(dǎo)體器件的剖面圖，且為圖33的B-B’線的剖面圖。圖35為第2實(shí)施例的半導(dǎo)體器件的平面圖。圖36中㈧為第2實(shí)施例的半導(dǎo)體器件的剖面圖，且為圖35的A-A’線的剖面圖。圖36中⑶為第2實(shí)施例的半導(dǎo)體器件的剖面圖，且為圖35的B-B’線的剖面圖。圖37中(A)為現(xiàn)有技術(shù)的半導(dǎo)體器件的一例的平面圖。圖37中(B)為現(xiàn)有技術(shù)的半導(dǎo)體器件的一例的剖面圖，且為圖37中(A)的A_A’ 線的剖面圖。圖38中(A)為現(xiàn)有技術(shù)的半導(dǎo)體器件的另一例的平面圖。圖38中⑶為現(xiàn)有技術(shù)的半導(dǎo)體器件的另一例的剖面圖，且為圖38中(A)的A_A’ 線的剖面圖。圖39中(A)為現(xiàn)有技術(shù)的半導(dǎo)體器件的又另一例的平面圖。圖39中(B)為現(xiàn)有技術(shù)的半導(dǎo)體器件的又另一例的剖面圖，且為圖39中(A)的A-A'線的剖面圖。其中，附圖標(biāo)記說明如下IOlaUOlb 柱狀硅層102 硬掩模層103 元件分離區(qū)域104 P 阱105 N 阱106a N+ 擴(kuò)散層106b N+ 擴(kuò)散層107a P+ 擴(kuò)散層108 氧化膜109 柵極絕緣膜111 柵極導(dǎo)電膜Illa至Illf 柵極配線(柵極電極層)112 N+上部擴(kuò)散層113 P+上部擴(kuò)散層114 絕緣膜側(cè)壁115a、115b 硅化物層116 硅化物層117 絕緣膜121 輸入用接觸部121a至121f 柵極配線上接觸部122、123 柱狀硅層上接觸部125 (12 至 125 g) 配線層201a,201b 柱狀硅層203 元件分離區(qū)域204 P 阱206a N+擴(kuò)散層206b P+擴(kuò)散層207a P+擴(kuò)散層207b P+擴(kuò)散層209 柵極絕緣膜211a至211f 柵極配線212 N+上部擴(kuò)散層213 P+上部擴(kuò)散層215a,215b,216 硅化物層221 柵極配線上接觸部222,223 柱狀硅層上接觸部225 (22 至 225 j) 配線層
227 上層配線層。
具體實(shí)施例方式以下，一面參照圖1至圖36中(B)，說明本發(fā)明實(shí)施例的半導(dǎo)體器件。此外，圖1、 圖3、圖5、圖7、圖9、圖11、圖13、圖15、圖17、圖19、圖21、圖23、圖27、圖29、圖31、圖33、 圖35為平面圖，但為了進(jìn)行區(qū)域的區(qū)別，對一部分標(biāo)記陰影線。(第1實(shí)施例)圖1、圖2中(A)、圖2中(B)為顯示具有串聯(lián)連接有本發(fā)明實(shí)施例1的2段以上的CMOS反向器結(jié)合電路的半導(dǎo)體器件。圖1為平面圖，圖2中㈧為圖1的切斷線A-A’ 的剖面圖，圖2中(B)為圖1的切斷線B-B’的剖面圖。以下，參照圖1、圖2中㈧及圖2中⑶說明具備該CMOS反向器結(jié)合電路的半導(dǎo)體器件。在襯底上的NMOS區(qū)域形成有N+擴(kuò)散層106a，在襯底上的PMOS區(qū)域形成有P+擴(kuò)散層107a，N+擴(kuò)散層106a與P+擴(kuò)散層107a通過元件分離區(qū)域103而分離。N+擴(kuò)散層106a 作為與構(gòu)成CMOS反向器鏈的所有的反向器的縱型NMOS晶體管共通的源極擴(kuò)散區(qū)域而發(fā)揮功能，P+擴(kuò)散層107a作為與構(gòu)成CMOS反向器鏈的所有的反向器的縱型PMOS晶體管共通的源極擴(kuò)散區(qū)域而發(fā)揮功能。N+擴(kuò)散層106a被P阱104所包圍，且通過形成在N+擴(kuò)散層106a的表面的硅化物層11 而連接在鄰接于N+擴(kuò)散層106a而形成的P+擴(kuò)散層107b。在動作時(shí)，對P+擴(kuò)散層107b，通過配線層施加Vss (通常、接地)電位。因此，對P阱104及N+擴(kuò)散層106a施加 Vss電位。同樣地，P+擴(kuò)散層107a被N阱105所包圍，且通過鄰接在P+擴(kuò)散層107a而形成的N+擴(kuò)散層106b與硅化物層11 而連接。在動作時(shí)，對N+擴(kuò)散層106b通過配線層施加 Vcc (通常為電源)電位。因此，對N阱105及P+擴(kuò)散層107a施加Vcc電位。在N+擴(kuò)散層106a上形成有構(gòu)成NMOS的柱狀硅層101a，在P+擴(kuò)散層107a上形成有構(gòu)成PMOS的多個(gè)柱狀硅層101b。柱狀硅層IOla與柱狀硅層IOlb配置成矩陣狀。矩陣的同一列(column)的柱狀硅層101a與柱狀硅層IOlb配置在大致直線上。同一列的柱狀硅層IOla與柱狀硅層IOlb構(gòu)成1段的反向器。此外，矩陣的同一行(row)的柱狀硅層 IOla或柱狀硅層IOlb配置在大致直線上。以分別包圍柱狀硅層IOlaUOlb的方式形成柵極絕緣膜109。此外，以包圍各列的 (形成1段的反向器)的柱狀硅層IOlaUOlb的方式形成有柵極配線Illa至Illf。柱狀硅層IOla的下端部連接在N+擴(kuò)散層106a，且形成有N+擴(kuò)散層，在柱狀硅層 IOla的上端部形成有N+上部擴(kuò)散層112。柱狀硅層IOla的下端部的N+擴(kuò)散層作為源極區(qū)域而發(fā)揮功能，柱狀硅層IOla的上端部的N+上部擴(kuò)散層112作為漏極而發(fā)揮功能，源極區(qū)域與漏極區(qū)域之間的部分作為溝道區(qū)域而發(fā)揮功能。柱狀硅層IOlb的下端部連接在P+擴(kuò)散層107a，且形成有P+擴(kuò)散層，在柱狀硅層 IOlb的上端部形成有P+上部擴(kuò)散層113。柱狀硅層IOlb的下端部的P+擴(kuò)散層作為源極區(qū)域而發(fā)揮功能，柱狀硅層IOlb的上端部的P+上部擴(kuò)散層113作為漏極而發(fā)揮功能，源極區(qū)域與漏極區(qū)域之間的部分作為溝道區(qū)域而發(fā)揮功能。柵極配線(柵極電極層)llla至Illf包圍該溝道區(qū)域。如此，形成SGT (Surrounding Gate ^Transistor，環(huán)繞柵極晶體管)。柱狀硅層101a、101b、柵極配線Illa至Illf、硅化物層115a、115b由絕緣膜117
所覆蓋。在絕緣膜117形成有作為各反向器的輸入用接觸部而發(fā)揮功能的柵極配線上接觸部121a至121f;及作為輸出用接觸部而發(fā)揮功能的柱狀硅層上接觸部122、123。柵極配線上接觸部121a至121f配置在柱狀硅層IOlaUOlb的各列的一側(cè)方，且分別連接在柵極配線Illa至Illf。輸入用接觸部121的位置依每列反轉(zhuǎn)。柱狀硅層上接觸部122隔介NMOS的硅化物層116而連接在柱狀硅層IOla的上端部所形成的N+上部擴(kuò)散層112。柱狀硅層上接觸部123隔介PMOS的硅化物層116而電性連接在柱狀硅層IOlb 的上端部所形成的P+上部擴(kuò)散層113。在絕緣膜117的上形成有配線層125(12^1至1258)。配線層12 至125g包含 配線層125a，連接在第1段的反向器的柵極配線上接觸部121a ；配線層125b至125f，將作為各段的反向器的NMOS用輸出用接觸部而發(fā)揮功能的柱狀硅層上接觸部122、與作為PMOS 用輸出用接觸部而發(fā)揮功能的柱狀硅層上接觸部123彼此連接，并且分別連接在下一段的反向器的柵極配線上接觸部121b至121f ；及配線層125g，將最終段的反向器的輸出用接觸部122、123彼此連接且連接在外部電路。在該種構(gòu)成中，反向器鏈的輸入電壓經(jīng)由配線層12 與第1段目的反向器的柵極配線上接觸部121a而傳達(dá)至第1段的反向器的柵極配線111a。第1段的反向器的輸出電壓輸出至連接在形成于柱狀硅層IOlaUOlb的N+、P+上部擴(kuò)散層112、113上的柱狀硅層上接觸部122、123的配線層12恥。該輸出電壓作為輸入電壓輸入至形成在下一段的反向器的柵極配線Illb的端部的柵極配線上接觸部121b。通過反復(fù)該基本構(gòu)成，反向器彼此串聯(lián)連接。就本實(shí)施例的CMOS反向器的特征而言，所有的反向器使N+擴(kuò)散層106a及P+擴(kuò)散層107a共通，在反向器彼此之間并未具備元件分離區(qū)域。因此，能以大致最小間隔來配置構(gòu)成鄰接的反向器的柱狀硅層。以大致最小間隔來配置構(gòu)成鄰接的反向器的柱狀硅層時(shí)， 一般而言會有輸入端子與輸出端子的連接困難的問題。在本實(shí)施例中，針對該問題，使將施加輸入電壓的柵極配線的接觸部形成在柵極配線的不同側(cè)的端部的反向器交互鄰接而配置。借此，可進(jìn)行第N+1段的反向器的輸入端子與第N段的反向器的輸出端子的通過配線層的連接。因此，可將串聯(lián)成2段以上的CMOS反向器達(dá)成高集成化。以下，參照圖3至圖32中(B)，說明圖1、圖2中(A)、圖2中(B)所示的半導(dǎo)體器件的制造方法的一例。在各步驟圖中，顯示平面圖、及平面圖所示的切斷線A-A’、切斷線B-B’ 的剖面圖。首先，在硅襯底上形成氮化硅膜等硬掩模(hardmask)層。接著，將硬掩模層予以圖案化，使硬掩模層102殘留在預(yù)定形成柱狀硅層的區(qū)域。接著，以硬掩模層102為掩模 (mask)，將襯底的表面區(qū)域蝕刻達(dá)預(yù)定的厚度，如圖3、圖4中(A)、圖4中(B)所示，在襯底上形成硬掩模層102及柱狀硅層101a、101b。如前所述，柱狀硅層IOla構(gòu)成NM0S，柱狀硅層IOlb構(gòu)成PMOS。如圖5、圖6中(A)、圖6中(B)所示，在襯底上將元件分離區(qū)域103形成為PMOS 區(qū)域與NMOS區(qū)域的交界區(qū)域、各段的反向器的輸入用接觸部121的預(yù)定定形成區(qū)域、及該CMOS反向器與周圍的交界。元件分離區(qū)域103由例如下述的步驟所形成(1)通過蝕刻等將元件分離用的溝形成在襯底的元件分離區(qū)域預(yù)定形成區(qū)域；( 通過氧化硅等的涂布或 CVD (Chemical Vapor D印osition，化學(xué)氣相沉積)將氧化膜埋入在溝圖案；(；3)通過干蝕刻或濕蝕刻等將多余的氧化膜予以去除。接著，如圖7、圖8中(A)、圖8中(B)所示，以阻劑(resist) IlOa覆蓋PMOS區(qū)域及其側(cè)部，通過離子注入法等將硼等注入在襯底的露出部分，將P阱104形成在NMOS區(qū)域與其側(cè)部。接著，去除阻劑110a，以阻劑覆蓋NMOS區(qū)域及其側(cè)部，并通過離子注入法等將砷等注入在襯底的露出部分，在PMOS區(qū)域及其側(cè)部形成N阱105。接著，如圖9、圖10中(A)、圖10中⑶所示，以阻劑IlOb覆蓋PMOS區(qū)域及NMOS 區(qū)域的側(cè)部，并通過離子注入法等將砷等注入在襯底的露出部分。借此，在P阱104形成有 N+擴(kuò)散層106a。此外，也在用以將電位施加至N阱105的擴(kuò)散層部形成有N+擴(kuò)散層106b。接著，去除阻劑110b，以阻劑覆蓋NMOS區(qū)域、及PMOS區(qū)域的側(cè)部，并且通過離子注入法等將硼等注入襯底的露出部分。借此，在N阱105形成有P+擴(kuò)散層107a。此外，也在用以將電位施加至P阱104的擴(kuò)散層部形成有P+擴(kuò)散層107b。此外，通過N+擴(kuò)散層106a中的N型雜質(zhì)擴(kuò)散至柱狀硅層IOla的下端部，而使柱狀硅層IOla的下端部成為N型。同樣地，通過P+擴(kuò)散層107a中的P型雜質(zhì)擴(kuò)散至柱狀硅層IOlb的下端部，而使柱狀硅層IOlb的下端部成為P型。接著，如圖11、圖12中(A)、圖12中⑶所示，將等離子(plasma)氧化膜等氧化膜成膜在襯底表面。接著，通過以干蝕刻或濕蝕刻對該氧化膜進(jìn)行回蝕，將用以減低柵極電極與擴(kuò)散層間的寄生電容的氧化膜108形成在擴(kuò)散層上。接著，如圖13、圖14中(A)、圖14中(B)所示，將柵極絕緣膜109及柵極導(dǎo)電膜 111予以成膜。柵極絕緣膜109由氧化硅膜或氮化硅膜等的High-k(高介電率)膜等所形成。硅氧化膜通過例如在氧環(huán)境氣體中對襯底進(jìn)行加熱，以通過將柱狀硅層的表面予以氧化而形成。此外，High-k膜通過例如CVD法而形成。此外，柵極導(dǎo)電膜111由多晶硅膜、金屬膜或這些的積層膜所形成。這些的膜通過例如CVD法或?yàn)R鍍而形成。接著，如圖15、圖16中(A)、圖16中⑶所示，將硬掩模層102作為擋止件 (stopper)，通過CMP(Chemical Mechanical Polishing，化學(xué)機(jī)械研磨法)等將柵極導(dǎo)電膜 111予以平坦化。接著，如圖17、圖18中(A)、圖18中(B)所示，將柵極導(dǎo)電膜111予以回蝕，將其厚度設(shè)定為所希望的柵極長度。接著，如圖19、圖20中(A)、圖20中⑶所示，通過濕蝕刻等將硬掩模層102予以去除。接著，如圖21、圖22中(A)、圖22中(B)所示，利用光刻(Lithography)技術(shù)等將柵極導(dǎo)電膜111予以圖案化，以形成朝柱狀硅層的矩陣的列方向延伸的柵極配線Illa至 lllf。接著，如圖23、圖對中(幻、圖對中⑶所示，通過離子注入等將砷等注入NMOS 區(qū)域，而也對柱狀硅層IOla的上端部注入砷。借此，在柱狀硅層IOla的上端部形成N+上部擴(kuò)散層112。同樣地，通過離子注入等將氟化硼(BM)等注入PMOS區(qū)域，且在柱狀硅層IOlb的上端部形成P+上部擴(kuò)散層113。接著，如圖25、圖沈中(幻、圖沈中(B)所示，將氧化膜或氮化膜等絕緣膜予以成膜，接著對這些絕緣膜進(jìn)列回蝕，在柱狀硅層IOlaUOlb的上端部(N+上部擴(kuò)散層112，P+ 上部擴(kuò)散層113)的側(cè)壁(露出的側(cè)壁)及柵極配線Illa至Illf的側(cè)壁(露出的側(cè)壁)形成絕緣膜側(cè)壁114。通過該絕緣膜側(cè)壁114，可防止在后續(xù)步驟中形成的硅化物層116的柱狀硅層101a，IOlb的上端部(N+上部擴(kuò)散層112、P+上部擴(kuò)散層113)與柵極配線Illa至 Illf的上端部之間的短路、及柵極配線Illa至Illf的側(cè)壁與形成在襯底的表面區(qū)域的擴(kuò)散層的短路。接著，如圖27、圖觀中(幻、圖觀中(B)所示，將Co或Ni等金屬予以濺鍍，然后進(jìn)行熱處理，借此將擴(kuò)散層(露出部分)選擇性予以硅化物(silicide)化，并且在襯底的露出的擴(kuò)散層上形成硅化物層llfe、115b，以在柱狀硅層IOla及柱狀硅層IOlb的上部形成硅化物層116。接著，如圖29、圖30中(A)、圖30中⑶所示，通過氧化膜等形成層間膜(絕緣膜)117。然后，形成分別連接在柵極配線Illa至Illf的柵極配線上接觸部121a至121f、 隔介硅化物層116連接在N+上部擴(kuò)散層112的柱狀硅層上接觸部122、及隔介硅化物層116 連接在P+上部擴(kuò)散層113的柱狀硅層上接觸部123。接著，通過真空蒸鍍、濺鍍等在襯底整面形成金屬膜，將該金屬膜予以圖案化，如圖31、圖32中(A)、圖32中(B)所示，形成配線層12 至125g。通過以上的步驟，完成具有圖1、圖2中(A)、圖2中(B)所示的構(gòu)成的，具備結(jié)合有至少2段以上的CMOS反向器的CMOS反向器結(jié)合電路的半導(dǎo)體器件。(第2實(shí)施例)圖33、圖34中(A)、圖34中(B)為顯示串聯(lián)連接成2段以上的CMOS反向器的其他實(shí)施例。圖33為平面圖，圖34中㈧為圖33的平面圖的切割線A_A’的剖面圖，圖34中 (B)為圖33的平面圖的切割線B-B’的剖面圖。以下，參照圖33及圖34中(A)、圖34中⑶說明該CMOS反向器。在硅制襯底的NMOS區(qū)域形成有N+擴(kuò)散層206a，在PMOS區(qū)域形成有P+擴(kuò)散層 207a。N+擴(kuò)散層206a與P+擴(kuò)散層207a由元件分離區(qū)域203所分離。N+擴(kuò)散層206a由P阱204所包圍。此外，N+擴(kuò)散層206a通過形成在擴(kuò)散層的表面的硅化物層21 而與鄰接N+擴(kuò)散層206a形成的P+擴(kuò)散層207b連接。對P+擴(kuò)散層 207b通過配線層施加Vss電位。因此，也對P阱204及N+擴(kuò)散層206a施加Vss電位。P+擴(kuò)散層207a由N阱205所包圍。此外，P+擴(kuò)散層207a通過形成在擴(kuò)散層的表面的硅化物層21 而與鄰接N+擴(kuò)散層207a形成的N+擴(kuò)散層206b連接。對N+擴(kuò)散層 206b通過配線層施加Vcc電位。因此，也對N阱205及P+擴(kuò)散層207a施加Vcc電位。在N+擴(kuò)散層206a的上形成有構(gòu)成NMOS的柱狀硅層201a。此外，在P+擴(kuò)散層 207a的上形成有構(gòu)成PMOS的柱狀硅層201b。柱狀硅層201a與柱狀硅層201b配置成矩陣狀。矩陣的同一列的柱狀硅層201a與 201b配置在大致直線上。各列的柱狀硅層201a與柱狀硅層201b構(gòu)成1段的反向器。此外，矩陣的同一行的柱狀硅層201a或201b配置在大致直線上。
以分別包圍各柱狀硅層201a、201b的方式形成柵極絕緣膜209。此外，以包圍各列的(形成1段的反向器)柱狀硅層201a、201b的方式形成柵極配線211a至211f。在構(gòu)成NMOS的柱狀硅層201a的上端部形成有N+上部擴(kuò)散層212。在N+上部擴(kuò)散層212的上形成有硅化物層216。在構(gòu)成PMOS的柱狀硅層201b的上端部形成有P+上部擴(kuò)散層213。在P+上部擴(kuò)散層213的上形成有硅化物層216。柱狀硅層201a、201b、柵極配線211a至211f、硅化物層216由絕緣膜217所覆蓋。在絕緣膜217形成有到達(dá)柵極配線211a至211f的柵極配線上接觸部221a至 221f、及電性連接至各柱狀硅層201a，201b的柱狀硅層上接觸部222、223。關(guān)于奇數(shù)段的反向器，柵極配線上接觸部221配置在區(qū)分PMOS區(qū)域與NMOS區(qū)域的元件分離區(qū)域203的上， 關(guān)于偶數(shù)段的反向器，柵極配線上接觸部221配置在柱狀硅層的列的兩側(cè)。在絕緣膜217的上形成有配線層225 (22 至225 j)。配線層225包含連接在第1段反向器的柵極配線上接觸部221a的配線層22 ； 將奇數(shù)段的反向器的柱狀硅層上接觸部223彼此連接，并且連接在下一段的反向器的柵極配線上接觸部221b的配線層22^、225c ；將奇數(shù)段的反向器的柱狀硅層上接觸部222彼此連接，并且連接在下一段的反向器的柵極配線上接觸部221c的配線層225c ；及將偶數(shù)段的反向器的柱狀硅層上接觸部222彼此連接，并且連接在下一段的反向器的元件分離區(qū)域 203上的柵極配線上接觸部221d的配線層225d。在該構(gòu)成中，反向器鏈的輸入電壓經(jīng)由配線層22 與柵極配線上接觸部221a傳達(dá)至第1段的反向器的柵極配線211a。第1段的反向器的輸出電壓輸出至連接有形成在柱狀硅層201a的N+上部擴(kuò)散層 212上的柱狀硅層上接觸部222的配線層225c、及連接有形成在柱狀硅層201b的P+上部擴(kuò)散層213上的柱狀硅層上接觸部223的配線層22恥。該輸出電壓作為輸入電壓分別輸入至形成在下一段的反向器的柵極配線211b的兩端部的柵極配線上接觸部221c、221b。之后，反復(fù)進(jìn)行同樣的動作。第6段的反向器的輸出成為該CMOS反向器結(jié)合電路的輸出。就本實(shí)施例的特征而言，所有的反向器共同具有N+擴(kuò)散層206a及P+擴(kuò)散層 207a。因此，無須在反向器之間形成元件分離。因此，能以大致最小間隔來配置構(gòu)成鄰接的反向器的柱狀硅層。以大致最小間隔來配置構(gòu)成鄰接的反向器的柱狀硅層時(shí)，一般而言會有輸入端子與輸出端子的通過配線層的連接困難的問題。然而，在本實(shí)施例中，通過交互鄰接配置具有施加輸入電壓的柵極配線上接觸部221a，且形成在NMOS區(qū)域與PMOS區(qū)域之間的反向器、及具有施加輸入電壓的柵極配線上接觸部221b、221c，且形成在柵極配線的兩端的反向器，而可容易地進(jìn)行輸入端子與輸出端子的通過配線層的連接。因此，可使串聯(lián)成2 段以上的CMOS反向器達(dá)成高集成化。在本實(shí)施例中，來自構(gòu)成NMOS的柱狀硅層201a上部的漏極擴(kuò)散層的輸出輸出至配線層225c、225f、225i，來自構(gòu)成PMOS的柱狀硅層201b上部的漏極擴(kuò)散層的輸出為輸出至配線層225b、22k、225h，且分別輸入至下一段的柵極配線。本發(fā)明并不限定于此，如圖35、圖36中(A)、圖36中(B)所示，接觸部可將配線層225b、225e、225h與配線層225C、 225f、225i分別直接連接在上層配線層227、及通過使用配線層上接觸部2 而連接在上層配線層227。此情形時(shí)，無須從形成在柵極的兩端的接觸部來進(jìn)行對下一段的柵極的輸入， 如圖35、圖36中(A)、圖36中(B)所示，也可僅在柵極的單側(cè)的端部形成接觸部。在所述實(shí)施例中，雖例示使用硅的例作為半導(dǎo)體，但若可形成縱型MOS晶體管，則也可使用鍺、化合物半導(dǎo)體等。上述的物質(zhì)名為例示，并非被限定。此外，本發(fā)明在不脫離本發(fā)明的廣義精神與范圍的情形下，可進(jìn)行各種實(shí)施例及變形。并且，上述實(shí)施例為用以說明本發(fā)明的一實(shí)施例，并非限定本發(fā)明的范圍。
權(quán)利要求
1.一種半導(dǎo)體器件，具備結(jié)合有至少2段以上的CMOS反向器的CMOS反向器結(jié)合電路， 其特征在于所述CMOS反向器由縱型MOS晶體管所構(gòu)成，該縱型MOS晶體管的源極擴(kuò)散層、漏極擴(kuò)散層及柱狀半導(dǎo)體層相對于襯底階層性地配置在垂直方向，所述柱狀半導(dǎo)體層配置在所述源極擴(kuò)散層與所述漏極擴(kuò)散層之間，且在所述柱狀半導(dǎo)體層的側(cè)壁形成有柵極電極；所述CMOS反向器結(jié)合電路包含第1段的第1CM0S反向器，由排列在襯底上的第1列的多個(gè)縱型MOS晶體管所構(gòu)成；及第2段的第2CM0S反向器，由排列在所述襯底上的第2列的多個(gè)縱型MOS晶體管所構(gòu)成；排列在所述第1列的多個(gè)縱型MOS晶體管由形成在第IN+源極擴(kuò)散層上的1個(gè)或多個(gè)第1NM0S縱型晶體管、及形成在第IP+源極擴(kuò)散層上的1個(gè)或多個(gè)第1PM0S縱型晶體管所構(gòu)成；所述第IN+源極擴(kuò)散層與所述第IP+源極擴(kuò)散層彼此鄰接而形成； 在所述第IN+源極擴(kuò)散層輸入有第1電位，在所述第IP+源極擴(kuò)散層輸入有第2電位； 所述1個(gè)或多個(gè)第1NM0S縱型晶體管的柵極電極與所述1個(gè)或多個(gè)第1PM0S縱型晶體管的柵極電極相連接，且形成第1柵極配線；在所述第1柵極配線的端部，形成有用以將輸入電壓輸入至所述第1CM0S反向器的第 1接觸部；在構(gòu)成所述1個(gè)或多個(gè)第1NM0S縱型晶體管的柱狀半導(dǎo)體層的上部，形成有第IN+漏極擴(kuò)散層，在所述第IN+漏極擴(kuò)散層上，形成有連接所述第IN+漏極擴(kuò)散層與用以輸出所述第1反向器的輸出電壓的第1配線層的第2接觸部；在構(gòu)成所述1個(gè)或多個(gè)第1PM0S縱型晶體管的柱狀半導(dǎo)體層的上部，形成有第IP+漏極擴(kuò)散層，在所述第IP+漏極擴(kuò)散層上，形成有連接所述第IP+漏極擴(kuò)散層與用以輸出所述第1反向器的輸出電壓的第1配線層的第3接觸部；排列在所述第2列的多個(gè)縱型MOS晶體管由形成在所述第IN+源極擴(kuò)散層上的1個(gè)或多個(gè)第2NM0S縱型晶體管、及形成在所述第IP+源極擴(kuò)散層上的1個(gè)或多個(gè)第2PM0S縱型晶體管所形成；所述1個(gè)或多個(gè)第2NM0S縱型晶體管的柵極電極、與所述1個(gè)或多個(gè)第2PM0S縱型晶體管的柵極電極相連接，且形成第2柵極配線；在所述第2柵極配線上的另一方端部，形成有用以將輸入電壓輸入至所述第2CM0S反向器的第4接觸部；所述第4接觸部與所述第1配線層相連接；在構(gòu)成所述1個(gè)或多個(gè)第2NM0S縱型晶體管的柱狀半導(dǎo)體層的上部，形成有第2N+漏極擴(kuò)散層，在所述第2N+漏極擴(kuò)散層上，形成有連接所述第2N+漏極擴(kuò)散層與用以輸出所述第2CM0S反向器的輸出電壓的第2配線層的第5接觸部；在構(gòu)成所述1個(gè)或多個(gè)第2PM0S縱型晶體管的柱狀半導(dǎo)體層的上部，形成有第2P+漏極擴(kuò)散層，在所述第2P+漏極擴(kuò)散層上，形成有連接所述第2P+漏極擴(kuò)散層與用以輸出所述第2CM0S反向器的輸出電壓的第2配線層的第6接觸部； 所述第1CM0S反向器與所述第2CM0S反向器交互結(jié)合。
2.一種半導(dǎo)體器件，具備結(jié)合有至少2段以上的CMOS反向器的CMOS反向器結(jié)合電路，其特征在于所述CMOS反向器由縱型MOS晶體管所構(gòu)成，該縱型MOS晶體管的源極擴(kuò)散層、漏極擴(kuò)散層及柱狀半導(dǎo)體層相對于襯底階層性地配置在垂直方向，所述柱狀半導(dǎo)體層配置在所述源極擴(kuò)散層與所述漏極擴(kuò)散層之間，且在所述柱狀半導(dǎo)體層的側(cè)壁形成有柵極電極；所述CMOS反向器結(jié)合電路包含第1段的第1CM0S反向器，由排列在襯底上的第1列的多個(gè)縱型MOS晶體管所構(gòu)成；及第2段的第2CM0S反向器，由排列在所述襯底上的第2列的多個(gè)縱型MOS晶體管所構(gòu)成；排列在所述第1列的多個(gè)縱型MOS晶體管由形成在第IN+源極擴(kuò)散層上的1個(gè)或多個(gè)第1NM0S縱型晶體管、及形成在第IP+源極擴(kuò)散層上的1個(gè)或多個(gè)第1PM0S縱型晶體管所構(gòu)成；所述第IN+源極擴(kuò)散層與所述第IP+源極擴(kuò)散層彼此鄰接而形成； 在所述第IN+源極擴(kuò)散層輸入有第1電位，在所述第IP+源極擴(kuò)散層輸入有第2電位； 所述1個(gè)或多個(gè)第1NM0S縱型晶體管的柵極電極與所述1個(gè)或多個(gè)第1PM0S縱型晶體管的柵極電極相連接，且形成第1柵極配線；在所述第1柵極配線上，于形成在所述第IN+源極擴(kuò)散層與所述第IP+源極擴(kuò)散層之間的元件分離上的區(qū)域中，形成有用以將輸入電壓輸入至所述第1CM0S反向器的第1接觸部；在形成所述1個(gè)或多個(gè)第1NM0S縱型晶體管的柱狀半導(dǎo)體層的上部，形成有第IN+漏極擴(kuò)散層，在所述第IN+漏極擴(kuò)散層上，形成有連接所述第IN+漏極擴(kuò)散層與用以輸出所述第1反向器的輸出電壓的第1配線層的第2接觸部；在構(gòu)成所述1個(gè)或多個(gè)第1PM0S縱型晶體管的柱狀半導(dǎo)體層的上部，形成有第IP+漏極擴(kuò)散層，在所述第IP+漏極擴(kuò)散層上，形成有連接所述第IP+漏極擴(kuò)散層與用以輸出所述第1反向器的輸出電壓的第2配線層的第3接觸部；排列在所述第2列的多個(gè)縱型MOS晶體管由形成在所述第IN+源極擴(kuò)散層上的1個(gè)或多個(gè)第2NM0S縱型晶體管、及形成在所述第IP+源極擴(kuò)散層上的1個(gè)或多個(gè)第2PM0S縱型晶體管所形成；所述1個(gè)或多個(gè)第2NM0S縱型晶體管的柵極電極、與所述1個(gè)或多個(gè)第2PM0S縱型晶體管的柵極電極相連接，且形成第2柵極配線；在所述第2柵極配線上的一方端部，形成有用以將輸入電壓輸入至所述第2CM0S反向器的第4接觸部；所述第4接觸部與所述第1配線層相連接；在所述第2柵極配線上的另一方端部形成有用以將輸入電壓輸入至所述第2CM0S反向器的第5接觸部，且所述第5接觸部與所述第2配線層相連接；在形成所述1個(gè)或多個(gè)第2NM0S縱型晶體管的柱狀半導(dǎo)體層的上部，形成有第2N+漏極擴(kuò)散層，在所述第2N+漏極擴(kuò)散層上，形成有連接所述第2N+漏極擴(kuò)散層與用以輸出所述第2CM0S反向器的輸出電壓的第3配線層的第6接觸部；在構(gòu)成所述1個(gè)或多個(gè)第2PM0S縱型晶體管的柱狀半導(dǎo)體層的上部，形成有第2P+漏極擴(kuò)散層，在所述第2P+漏極擴(kuò)散層上，形成有連接所述第2P+漏極擴(kuò)散層與用以輸出所述第2CM0S反向器的輸出電壓的第3配線層的第7接觸部；所述第1CM0S反向器與所述第2CM0S反向器交互結(jié)合。
3.根據(jù)權(quán)利要求2所述的半導(dǎo)體器件，其特征在于，所述第1配線層與所述第2配線層通過所述第1配線層及形成在比所述第2配線層更上層的位置的第4配線層所連接。
4.一種半導(dǎo)體器件，具備結(jié)合有至少2段以上的CMOS反向器的CMOS反向器結(jié)合電路， 其特征在于所述CMOS反向器由縱型MOS晶體管所構(gòu)成，該縱型MOS晶體管的源極擴(kuò)散層、漏極擴(kuò)散層及柱狀半導(dǎo)體層相對于襯底階層性地配置在垂直方向，所述柱狀半導(dǎo)體層配置在所述源極擴(kuò)散層與所述漏極擴(kuò)散層之間，且在所述柱狀半導(dǎo)體層的側(cè)壁形成有柵極電極；所述CMOS反向器結(jié)合電路包含第1段的第1CM0S反向器，由排列在襯底上的第1列的多個(gè)縱型MOS晶體管所構(gòu)成；及第2段的第2CM0S反向器，由排列在所述襯底上的第2列的多個(gè)縱型MOS晶體管所構(gòu)成；排列在所述第1列的多個(gè)縱型MOS晶體管由形成在第IN+源極擴(kuò)散層上的1個(gè)或多個(gè)第1NM0S縱型晶體管、及形成在第IP+源極擴(kuò)散層上的1個(gè)或多個(gè)第1PM0S縱型晶體管所構(gòu)成；所述第IN+源極擴(kuò)散層與所述第IP+源極擴(kuò)散層彼此鄰接而形成； 在所述第IN+源極擴(kuò)散層輸入有第1電位，在所述第IP+源極擴(kuò)散層輸入有第2電位； 所述1個(gè)或多個(gè)第1NM0S縱型晶體管的柵極電極與所述1個(gè)或多個(gè)第1PM0S縱型晶體管的柵極電極相連接，且形成第1柵極配線；在所述第1柵極配線上，于形成在所述第IN+源極擴(kuò)散層與所述第IP+源極擴(kuò)散層之間的元件分離上的區(qū)域中，形成有用以將輸入電壓輸入至所述第1CM0S反向器的第1接觸部；在形成所述1個(gè)或多個(gè)第1NM0S縱型晶體管的柱狀半導(dǎo)體層的上部，形成有第IN+漏極擴(kuò)散層，在所述第IN+漏極擴(kuò)散層上，形成有連接所述第IN+漏極擴(kuò)散層與用以輸出所述第1反向器的輸出電壓的第1配線層的第2接觸部；在構(gòu)成所述1個(gè)或多個(gè)第1PM0S縱型晶體管的柱狀半導(dǎo)體層的上部，形成有第IP+漏極擴(kuò)散層，在所述第IP+漏極擴(kuò)散層上，形成有連接所述第IP+漏極擴(kuò)散層與用以輸出所述第1反向器的輸出電壓的第2配線層的第3接觸部；所述第1配線層與所述第2配線層由所述第1配線層及形成在比所述第2配線層更上層的位置的第3配線層所連接；排列在所述第2列的多個(gè)縱型MOS晶體管由形成在所述第IN+源極擴(kuò)散層上的1個(gè)或多個(gè)第2NM0S縱型晶體管、及形成在所述第IP+源極擴(kuò)散層上的1個(gè)或多個(gè)第2PM0S縱型晶體管所形成；所述1個(gè)或多個(gè)第2NM0S縱型晶體管的柵極電極、與所述1個(gè)或多個(gè)第2PM0S縱型晶體管的柵極電極相連接，且形成第2柵極配線；在所述第2柵極配線上的一方端部，形成有用以將輸入電壓輸入至所述第2CM0S反向器的第4接觸部；所述第4接觸部與所述第1配線層或所述第2配線層相連接； 在用以形成所述1個(gè)或多個(gè)第2NM0S縱型晶體管的柱狀半導(dǎo)體層的上部所形成的第 2N+漏極擴(kuò)散層上，形成有連接所述第2N+漏極擴(kuò)散層與用以輸出所述第2CM0S反向器的輸出電壓的第4配線層的第5接觸部；在構(gòu)成所述1個(gè)或多個(gè)第2PM0S縱型晶體管的柱狀半導(dǎo)體層的上部，形成有第2P+漏極擴(kuò)散層，在所述第2P+漏極擴(kuò)散層上，形成有連接所述第2P+漏極擴(kuò)散層與用以輸出所述第2CM0S反向器的輸出電壓的第4配線層的第6接觸部； 所述第1CM0S反向器與所述第2CM0S反向器交互結(jié)合。
全文摘要
本發(fā)明公開了一種半導(dǎo)體器件，CMOS反向器結(jié)合電路由使用SGT的串聯(lián)連接成2段以上的CMOS反向器所構(gòu)成。多個(gè)CMOS反向器共同使用襯底的源極擴(kuò)散層。形成在柵極配線上的接觸部的構(gòu)造不同的CMOS反向器交互鄰接配置。CMOS反向器彼此以最小間隔配置。CMOS反向器的輸出端通過下一段的CMOS反向器的接觸部，連接在下一段的CMOS反向器的配線層。本發(fā)明可利用SGT形成占有面積小且連接成2段以上的CMOS反向器。
文檔編號H01L21/8238GK102237359SQ201110104418
公開日2011年11月9日 申請日期2011年4月21日 優(yōu)先權(quán)日2010年4月21日
發(fā)明者新井紳太郎, 舛岡富士雄 申請人:日本優(yōu)尼山帝斯電子株式會社