專利名稱：半導(dǎo)體元件及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體元件及其制造方法，特別是涉及ー種非揮發(fā)性記憶體及其制造方法。
背景技術(shù)：
非揮發(fā)性記憶體例如可電擦除可程序化只讀記憶體(EEPROM)是不會因電源供應(yīng)中斷而使儲存在其中的資料消失的記憶體，其可進(jìn)行多次資料的程序化、讀取、擦除等動作，因而廣泛用于各種個人電腦和電子設(shè)備。隨著集成電路的迅速發(fā)展，元件積集度的要求愈來愈高，而隨著線寬的縮減，短通道效應(yīng)的影響將會更加顯著。為了避免短通道效應(yīng)的產(chǎn)生，必須盡可能地減少源極以及漏極摻雜區(qū)的深度以及濃度，也就是淺接面(shallower junction depth)以及淡摻雜的源極以及漏極摻雜區(qū)。然而，這么一來，勢必會導(dǎo)致源極以及漏極摻雜區(qū)阻值過高，造成記憶體元件的讀取電流變小，而影響其效能。此外，對于邏輯元件而言，源極以及漏極摻雜區(qū)電阻值過高也會減損其驅(qū)動電流。由此可見，上述現(xiàn)有的非揮發(fā)性記憶體及其制造方法在產(chǎn)品結(jié)構(gòu)、制造方法與使用上，顯然仍存在有不便與缺陷，而亟待加以進(jìn)一歩改進(jìn)。為了解決上述存在的問題，相關(guān)廠商莫不費(fèi)盡心思來謀求解決之道，但長久以來一直未見適用的設(shè)計被發(fā)展完成，而一般產(chǎn)品及方法又沒有適切的結(jié)構(gòu)及方法能夠解決上述問題，此顯然是相關(guān)業(yè)者急欲解決的問題。因此如何能創(chuàng)設(shè)ー種新的半導(dǎo)體元件及其制造方法，實(shí)屬當(dāng)前重要研發(fā)課題之一，亦成為當(dāng)前業(yè)界極需改進(jìn)的目標(biāo)。

發(fā)明內(nèi)容
本發(fā)明的目的在于，克服現(xiàn)有的半導(dǎo)體元件及其制造方法存在的缺陷，而提供一種新的半導(dǎo)體元件及其制造方法，所要解決的技術(shù)問題是使其可以避免短通道效應(yīng)的產(chǎn)生并且可以降低源極以及漏極摻雜區(qū)的阻值，非常適于實(shí)用。本發(fā)明的目的及解決其技術(shù)問題是采用以下技術(shù)方案來實(shí)現(xiàn)的。依據(jù)本發(fā)明提出的一種半導(dǎo)體元件，包括基底、具有第一導(dǎo)電型的第一摻雜區(qū)、具有第二導(dǎo)電型之的第二摻雜區(qū)、柵極以及介電層。具有第一導(dǎo)電型的第一摻雜區(qū)位于基底中，第一摻雜區(qū)中具有溝渠。具有第二導(dǎo)電型的第二摻雜區(qū)，位于上述溝渠底部，將上述第一摻雜區(qū)分隔成分離的兩個源極或漏極摻雜區(qū)，上述源極摻雜區(qū)與上述漏極摻雜區(qū)之間為通道區(qū)。柵極位于上述溝渠之中。介電層位于上述柵極與上述溝渠的上述基底之間。本發(fā)明的目的及解決其技術(shù)問題還可采用以下技術(shù)措施進(jìn)ー步實(shí)現(xiàn)。前述的半導(dǎo)體元件，其中各源極或漏極摻雜區(qū)從上述溝渠的底部接近底角之處沿著溝渠的側(cè)壁延伸至上述基底的表面。前述的半導(dǎo)體元件，其中所述的第二摻雜區(qū)包括兩個深度不同的第一區(qū)域與第二區(qū)域，其中遠(yuǎn)離上述溝渠底部的上述第二區(qū)域的面積大于一接近上述溝渠底部的上述第一區(qū)域的面積，使上述源極或漏極摻雜區(qū)成階梯狀。前述的半導(dǎo)體元件，還包括間隙壁，位于上述溝渠的側(cè)壁的上述介電層與上述基底之間。前述的半導(dǎo)體元件，其中所述的第二摻雜區(qū)從上述溝渠的底部延伸至溝渠的側(cè)壁接近底角之處，使各源極或漏極摻雜區(qū)未包覆上述溝渠的底部以及底角，而從上述溝渠的側(cè)壁延伸至上述基底的表面。前述的半導(dǎo)體元件，還包括一半導(dǎo)體層，完全覆蓋上述源極或漏極摻雜區(qū)并與之接觸。前述的半導(dǎo)體元件，其中所述的半導(dǎo)體層包括摻雜單晶硅層、摻雜多晶硅層、摻雜磊晶硅層、摻雜硅化鍺層或其組合。前述的半導(dǎo)體元件，還包括金屬硅化物層位于上述半導(dǎo)體層上。 前述的半導(dǎo)體元件，還包括硬罩幕層，位于上述半導(dǎo)體層上。前述的半導(dǎo)體元件，還包括硬罩幕層，位于上述源極或漏極摻雜區(qū)上。前述的半導(dǎo)體元件，其中所述的介電層更延伸位于上述源極或漏極摻雜區(qū)上。前述的半導(dǎo)體元件，其中所述的柵極更延伸覆蓋于上述源極或漏極摻雜區(qū)上方。前述的半導(dǎo)體元件，其中所述的半導(dǎo)體元件為金屬氧化物半導(dǎo)體晶體管，上述介電層為柵介電層。前述的半導(dǎo)體元件，其中所述的半導(dǎo)體元件為非揮發(fā)性記憶胞，上述介電層為穿隧介電層。前述的半導(dǎo)體元件，其中所述的柵極為浮置柵，且更包括控制柵與柵間介電層。控制柵位于上述浮置柵上方。柵間介電層位于上述浮置柵與上述控制柵之間。前述的半導(dǎo)體元件，其中所述的浮置柵凸出于上述基底的表面上。前述的半導(dǎo)體元件，其中所述的浮置柵、上述柵間介電層以及上述控制柵更延伸至上述源極或漏極摻雜區(qū)上方。前述的半導(dǎo)體元件，其中所述的浮置柵的表面為平坦表面或具有凹槽的表面。前述的半導(dǎo)體元件,還包括電荷儲存介電層,位于上述穿隧介電層與上述柵極之間。前述的半導(dǎo)體元件，其中所述的電荷儲存介電層更延伸至上述源極或漏極摻雜區(qū)上方。前述的半導(dǎo)體元件，還包括頂介電層，位于上述電荷儲存介電層與上述柵極之間。本發(fā)明的目的及解決其技術(shù)問題還采用以下技術(shù)方案來實(shí)現(xiàn)。依據(jù)本發(fā)明提出的一種半導(dǎo)體元件的制造方法，包括提供基底，在上述基底中形成具有第一導(dǎo)電型的第一摻雜區(qū)，接著移除部分上述第一摻雜區(qū)，以在上述第一摻雜區(qū)中形成溝渠。在上述溝渠底部形成具有第二導(dǎo)電型的第二摻雜區(qū)，將上述第一摻雜區(qū)分隔成兩個源極或漏極摻雜區(qū)。在上述溝渠中形成柵極，在上述柵極與上述溝渠的上述基底之間形成一介電層。本發(fā)明的目的及解決其技術(shù)問題還可采用以下技術(shù)措施進(jìn)ー步實(shí)現(xiàn)。前述的半導(dǎo)體元件的制造方法，還包括于上述溝渠的側(cè)壁形成ー間隙壁。前述的半導(dǎo)體元件的制造方法，其中所述的第二摻雜區(qū)的形成方法包括以上述間隙壁為罩幕進(jìn)行單一離子植入エ藝，使所分隔的上述各源極或漏極摻雜區(qū)從上述基底的表面，沿著側(cè)壁，延伸至上述溝渠的底部接近底角之處。前述的半導(dǎo)體元件的制造方法，其中所述的第二摻雜區(qū)的形成方法包括以上述間隙壁為罩幕進(jìn)行ー第一離子植入エ藝與一第二離子植入エ藝，其中上述第二離子植入エ藝的能量高于上述第一離子植入エ藝的能量，使上述第二離子植入エ藝所形成的ー遠(yuǎn)離上述溝渠底部的區(qū)域的面積大于上述第一離子植入エ藝所形成的一接近上述溝渠底部的區(qū)域的面積。
前述的半導(dǎo)體元件的制造方法，其中在形成上述第二摻雜區(qū)之后且形成上述介電層之前，更包括移除上述間隙壁。前述的半導(dǎo)體元件的制造方法，其中所述的第二摻雜區(qū)的形成方法包括以上述溝渠為罩幕，進(jìn)行ー離子植入エ藝，使上述第二摻雜區(qū)從上述溝渠的底部延伸至側(cè)壁接近底角之處。前述的半導(dǎo)體元件的制造方法，還包括在形成上述溝渠之前，在上述基底上形成一半導(dǎo)體層，上述半導(dǎo)體層與上述第一摻雜區(qū)接觸。前述的半導(dǎo)體元件的制造方法，還包括在形成上述半導(dǎo)體層之后且形成上述溝渠之前，在上述半導(dǎo)體層上形成一硬罩幕層。前述的半導(dǎo)體元件的制造方法，還包括在形成上述溝渠之后以及形成上述介電層之前，移除上述硬罩幕層。前述的半導(dǎo)體元件的制造方法，還包括在形成上述柵極之后移除上述硬罩幕層。前述的半導(dǎo)體元件的制造方法，還包括在移除上述硬罩幕層之后，在上述半導(dǎo)體層上形成娃化金屬層。前述的半導(dǎo)體元件的制造方法，還包括在形成上述溝渠之前，在上述基底上形成
一硬罩幕層前述的半導(dǎo)體元件的制造方法，還包括在形成上述介電層之前，移除上述硬罩幕層。前述的半導(dǎo)體元件的制造方法，其中所述的半導(dǎo)體元件為金屬氧化物半導(dǎo)體晶體管，上述介電層為柵介電層。前述的半導(dǎo)體元件的制造方法，其中所述的半導(dǎo)體元件為非揮發(fā)性記憶胞，上述介電層為穿隧介電層。前述的半導(dǎo)體元件的制造方法，其中所述的柵極為浮置柵，且上述方法更包括在上述浮置柵上形成控制柵，并在上述浮置柵與上述控制柵之間形成柵間介電層。前述的半導(dǎo)體元件的制造方法，還包括在形成該溝渠之前，在上述基底上形成硬罩幕層，使上述溝渠中的上述柵極的上表面低于上述硬罩幕層的上表面，上述硬罩幕層的側(cè)壁裸露出來。在上述硬罩幕層側(cè)壁以及上述柵極上形成柵極材料層，以形成具有凹槽表面的浮置柵。在浮置柵上形成控制柵，并在浮置柵與控制柵之間形成柵間介電層。前述的半導(dǎo)體元件的制造方法，其中所述的浮置柵、上述柵間介電層以及上述控制柵更延伸至上述源極或漏極摻雜區(qū)上方。前述的半導(dǎo)體元件的制造方法，還包括在上述穿隧介電層與上述柵極之間形成電荷儲存介電層。前述的半導(dǎo)體元件的制造方法，其中所述的電荷儲存介電層更延伸至上述源極或漏極摻雜區(qū)上方。前述的半導(dǎo)體元件的制造方法，還包括在上述電荷儲存介電層與上述柵極之間形成頂介電層。本發(fā)明與現(xiàn)有技術(shù)相比具有明顯的優(yōu)點(diǎn)和有益效果。借由上述技術(shù)方案，本發(fā)明半導(dǎo)體元件及其制造方法至少具有下列優(yōu)點(diǎn)及有益效果本發(fā)明的半導(dǎo)體元件可以避免短通道效應(yīng)的產(chǎn)生而且可以降低源極以及漏極摻雜區(qū)的阻值。綜上所述，本發(fā)明是有關(guān)于ー種半導(dǎo)體元件及其制造方法。該半導(dǎo)體元件，包括具有第一導(dǎo)電型的第一摻雜區(qū)、具有第二導(dǎo)電型的第二摻雜區(qū)、柵極以及介電層。第一摻雜區(qū)位于基底中，且第一摻雜區(qū)中具有溝渠。第二摻雜區(qū)位于溝渠底部，第一摻雜區(qū)被分隔，形成分離的兩個源極或漏極摻雜區(qū)，源極摻雜區(qū)與漏極摻雜區(qū)之間為通道區(qū)。柵極位于溝渠之中。介電層覆蓋溝渠的側(cè)壁與底部表面，分隔柵極與基底。藉此本發(fā)明的半導(dǎo)體元件可 以避免短通道效應(yīng)的產(chǎn)生而且可以降低源極以及漏極摻雜區(qū)的阻值。同時本發(fā)明還提供了一種半導(dǎo)體元件的制造方法。本發(fā)明在技術(shù)上有顯著的進(jìn)步，并具有明顯的積極效果，誠為一新穎、進(jìn)步、實(shí)用的新設(shè)計。上述說明僅是本發(fā)明技術(shù)方案的概述，為了能夠更清楚了解本發(fā)明的技術(shù)手段，而可依照說明書的內(nèi)容予以實(shí)施，并且為了讓本發(fā)明的上述和其他目的、特征和優(yōu)點(diǎn)能夠更明顯易懂，以下特舉較佳實(shí)施例，并配合附圖，詳細(xì)說明如下。


圖I是本發(fā)明的半導(dǎo)體元件的原型的示意圖。圖2A至圖2D-1是依照本發(fā)明第一實(shí)施例所繪示的一種氮化硅只讀記憶體的制造方法的流程剖面圖。圖2D-2是本發(fā)明第二實(shí)施例的一種氮化硅只讀記憶體的剖面圖。圖2D-3是本發(fā)明第三實(shí)施例的一種氮化硅只讀記憶體的剖面圖。圖3A至圖3D-1是依照本發(fā)明第四實(shí)施例所繪示的一種氮化硅只讀記憶體的制造方法的流程剖面圖。圖3D-2是本發(fā)明第五實(shí)施例的一種氮化硅只讀記憶體的剖面圖。圖3D-3是本發(fā)明第六實(shí)施例的一種氮化硅只讀記憶體的剖面圖。圖4A至圖4D-1是依照本發(fā)明第七實(shí)施例所繪示的一種氮化硅只讀記憶體的制造方法的流程剖面圖。圖4D-2是本發(fā)明第八實(shí)施例的一種氮化硅只讀記憶體的剖面圖。圖4D-3是本發(fā)明第九實(shí)施例的一種氮化硅只讀記憶體的剖面圖。圖5A至圖OT-I是依照本發(fā)明第十實(shí)施例所繪示的一種氮化硅只讀記憶體的制造方法的流程剖面圖。圖OT-2是本發(fā)明第i^一實(shí)施例的一種氮化硅只讀記憶體的剖面圖。圖OT-3是本發(fā)明第十二實(shí)施例的一種氮化硅只讀記憶體的剖面圖。圖6A至圖6F是依照本發(fā)明第十三實(shí)施例所繪示的一種快閃記憶胞的制造方法的流程剖面圖。圖7A至圖7F是依照本發(fā)明第十四實(shí)施例所繪示的一種快閃記憶胞的制造方法的流程剖面圖。圖8A至圖8F是依照本發(fā)明第十五實(shí)施例所繪示的一種快閃記憶胞的制造方法的流程剖面圖。圖9A至圖9F是依照本發(fā)明第十六實(shí)施例所繪示的一種快閃記憶胞的制造方法的流程剖面圖。圖IOA至圖IOF是依照本 發(fā)明第十七實(shí)施例所繪示的一種快閃記憶胞的制造方法的流程剖面圖。圖IlA至圖IlF是依照本發(fā)明第十八實(shí)施例所繪示的一種快閃記憶胞的制造方法的流程剖面圖。圖12A至圖12F是依照本發(fā)明第十九實(shí)施例所繪示的ー種金屬氧化物半導(dǎo)體場效應(yīng)晶體管的的制造方法的流程剖面圖。10 :基底12 :井區(qū)14:第一摻雜區(qū)14a、14b :源極或漏極摻雜區(qū)16:硬罩幕層18:間隙壁20、20a、20b、36 :離子植入エ藝22 :第二摻雜區(qū)22a、22b:區(qū)域24 :介電層、穿隧介電層26:電荷儲存介電層28:頂介電層30 :柵極、浮置柵30a、30b :浮置柵材料層32 :溝渠32a :側(cè)壁32b :底角32c :底部34 :通道區(qū)38 :光阻層40 :半導(dǎo)體層42:開ロ44 間隙壁材料層46 間隙壁50a :控制柵材料層50 :控制柵52:絕緣層54:凹槽表面56 :金屬娃化物wl、w2、w3、w4 :寬度hl、h2、h3:深度tl、t2、t3:厚度
具體實(shí)施例方式為更進(jìn)一步闡述本發(fā)明為達(dá)成預(yù)定發(fā)明目的所采取的技術(shù)手段及功效，以下結(jié)合附圖及較佳實(shí)施例，對依據(jù)本發(fā)明提出的半導(dǎo)體元件及其制造方法其具體實(shí)施方式
、結(jié)構(gòu)、方法、步驟、特征及其功效，詳細(xì)說明如后。有關(guān)本發(fā)明的前述及其他技術(shù)內(nèi)容、特點(diǎn)及功效，在以下配合參考圖式的較佳實(shí)施例的詳細(xì)說明中將可清楚呈現(xiàn)。通過具體實(shí)施方式
的說明，應(yīng)當(dāng)可對本發(fā)明為達(dá)成預(yù)定目的所采取的技術(shù)手段及功效獲得一更加深入且具體的了解，然而所附圖式僅是提供參考與說明之用，并非用來對本發(fā)明加以限制。圖I是本發(fā)明的半導(dǎo)體元件的原型的示意圖。請參閱圖I所示，本發(fā)明的半導(dǎo)體元件的原型包括基底10具有第一導(dǎo)電型的第一摻雜區(qū)14、具有第二導(dǎo)電型的第二摻雜區(qū)22、柵極30以及介電層24。第一摻雜區(qū)14位于基底10中，且第一摻雜區(qū)14中具有溝渠32。第二摻雜區(qū)22位于溝渠32底部32c，第一摻雜區(qū)14被分隔，形成分離的兩個源極或漏極摻雜區(qū)14a與14b，源極摻雜區(qū)14a與漏極摻雜區(qū)14a與14b之間為通道區(qū)34。柵極30位于溝渠32之中。介電層24覆蓋溝渠32的側(cè)壁32a與底部32c表面上，分隔柵極30與基底10。本發(fā)明實(shí)施例是將柵極30埋入于基底10之中，通過柵極30垂直方向位置的改變來制作出具有抬升效果的源極摻雜區(qū)14a與漏極摻雜區(qū)14b。由于源極摻雜區(qū)14a與漏極摻雜區(qū)14b位于柵極30下方的部分相當(dāng)淺，因此，可以具有淺接面的效果，達(dá)到避免短通道效應(yīng)產(chǎn)生的目的。另ー方面，由于源極摻雜區(qū)14a與漏極摻雜區(qū)14b還向上延伸包覆于柵極30的側(cè)壁周圍，因此，其具有抬升式源極與漏極可以降低阻值的優(yōu)點(diǎn)。上述的半導(dǎo)體元件可以是金屬氧化物半導(dǎo)體晶體管、非揮發(fā)性記憶胞如快閃記憶胞或氮化硅只讀記憶體等。當(dāng)半導(dǎo)體元件為金屬氧化物半導(dǎo)體晶體管時，介電層24為柵介電層。當(dāng)半導(dǎo)體元件為非揮發(fā)性記憶胞時，介電層24為穿隧介電層。 柵極30可以僅位于溝渠32之中，也可以向上延伸而突出于基底10的表面，甚至側(cè)向延伸而覆蓋于基底10上方。當(dāng)上述半導(dǎo)體元件為快閃記憶胞時，則上述柵極30為浮置柵。當(dāng)上述半導(dǎo)體元件為氮化硅只讀記憶體時，則上述柵極30會連接字線。各源極或漏極摻雜區(qū)14a與14b的輪廓可以是從溝渠32的底部32c沿著接近底角32b之處側(cè)壁32a延伸至基底10的表面?；蛘撸髟礃O或漏極摻雜區(qū)14a與14b也可以是未包覆溝渠32的底部32c以及底角32b，而從溝渠32的側(cè)壁32a延伸至基底10的表面。以下舉多個實(shí)施例來進(jìn)行說明，然而，其并非用以限定本發(fā)明。圖2A至圖2D-1是依照本發(fā)明第一實(shí)施例所繪示的一種氮化硅只讀記憶體的制造方法的流程剖面圖。請參閱圖2A所示，在基底10中形成井區(qū)12并在井區(qū)12中形成第一摻雜區(qū)14?；?0例如是整體為半導(dǎo)體基底10、整體為半導(dǎo)體化合物基底10或是絕緣層上有半導(dǎo)體基底10 (semiconductor over insulator, SOI)。半導(dǎo)體例如是IVA族的原子例如娃或鍺。以硅來說，其可以是硅晶圓或是磊晶硅。半導(dǎo)體化合物例如是IVA族的原子所形成的半導(dǎo)體化合物，例如是碳化硅或是硅化鍺。基底10可以具有摻雜，基底10的摻雜可以是第二導(dǎo)電型。第二導(dǎo)電型例如是P型或N型。P型的摻雜可以是IIIA族離子，例如是硼離子。N型摻雜可以是VA族離子例如是砷或是磷。井區(qū)12是通過單次離子植入エ藝或是多次離子植入エ藝，之后，再進(jìn)行回火エ藝來實(shí)施。用來形成井區(qū)12的摻雜，其導(dǎo)電型與欲形成的快閃記憶胞的導(dǎo)電型不同，當(dāng)快閃記憶胞的通道的導(dǎo)電型為第一導(dǎo)電型，則井區(qū)12的摻雜為第二導(dǎo)電型離子。也就是，快閃記憶胞為P型通道，則井區(qū)12為N型；快閃記憶胞為N型通道，則井區(qū)12為P型。在ー實(shí)施例中，井區(qū)12為P型，所植入的離子為硼，離子植入エ藝的能量例如是50至500KeV，劑量例如是 1\1012至3父1013/0112。在一實(shí)施例中，第一摻雜區(qū)14的形成方法同樣是通過離子植入エ藝36，之后，再進(jìn)行回火エ藝。用來形成第一摻雜區(qū)14中的摻雜例如是第一導(dǎo)電型離子。第一導(dǎo)電型與第二導(dǎo)電型不同，例如是N型或P型。第一摻雜區(qū)14可以通過離子植入エ藝來形成。進(jìn)行離子植入エ藝36的次數(shù)與預(yù)定形成的源極或漏極摻雜區(qū)14a與14b (圖2C)的濃度以及接面深度有關(guān)，可以是單次或是多次。在本實(shí)施例中，由于基底10上方并未額外形成以下實(shí)施例所述的半導(dǎo)體層40，以降低接觸阻值，因此，可以利用多次離子植入エ藝來形成具有不同深度與濃度的第一摻雜區(qū)14。在一實(shí)施例中，第一摻雜區(qū)14為N型，且是進(jìn)行單次離子植入エ藝36來形成，所植入離子例如為神，離子植入エ藝的能量例如是15至40KeV，劑量例如是i X IO15至4X 1015/cm2。在另ー實(shí)施例中，第一摻雜區(qū)14為N型，且是進(jìn)行兩次離子植入エ藝36來形成，兩次植入離子皆例如為神。其中第一次離子植入エ藝的能量例如是5至15KeV，劑量例如是I X IO15至4X IO1Vcm2。第二次離子植入エ藝的能量例如是15至50KeV，齊IJ量例如是3 X IO14至2X 1015/cm2，使得形成的源極或漏極摻雜區(qū)14a與14b接近基底10表面的摻雜濃度高于溝渠32下方，藉以同時達(dá)到降低接觸阻值以及淺接面的功效。之后，請參閱圖2B所示，在基底10上形成硬罩 幕層16。硬罩幕層16可以是單材料層、雙材料層或更多層材料層所構(gòu)成。硬罩幕層16的材質(zhì)例如是氧化硅、氮化硅、氮氧化硅或其組合。硬罩幕層16的形成方法例如是物理氣相沉積(PVD)或化學(xué)氣相沉積(CVD)。硬罩幕層16的厚度例如是300埃至1000埃。然后，在硬罩幕層16上形成具有開ロ 42的光阻層38。光阻層38可以是正光阻或是負(fù)光阻。光阻層38的開ロ 42暴露出下方的硬罩幕層16。開ロ 42的寬度wl略大于預(yù)定形成的柵極30(圖2D-1)的寬度w2。在一實(shí)施例中，開ロ 42的寬度wl例如是550埃至1500 埃。其后，請參閱圖2C所示，以光阻層38為罩幕，移除開ロ 42所暴露出的硬罩幕層16，并再移除硬罩幕層16下方一部分基底10，以在硬罩幕層16以及基底10的第一摻雜區(qū)14中形成溝渠32，之后，再將光阻層38移除。移除硬罩幕層16及其下方的部分基底10的方法可以是蝕刻エ藝，例如是干式蝕刻エ藝。所形成的溝渠32的側(cè)壁32a可以是垂直面、傾斜面或是曲面。溝渠32的底角32b可以是垂直角，但并不限定于垂直角，也可以是圓角(rounded corner)或是多角形(polygonal corner)。位于基底10中的溝渠32的深度hi例如是400埃至700埃。之后，在溝渠32的側(cè)壁32a形成間隙壁18。間隙壁18的形成方法例如是在硬罩幕層16以及溝渠32的表面上形成間隙壁材料層，然后再通過非等向性蝕刻エ藝以移除部分的間隙壁材料層。間隙壁18可以是單材料層、雙材料層或更多層材料層所構(gòu)成。間隙壁18的材質(zhì)例如是氧化硅、氮化硅、氮氧化硅或其組合。然后，在溝渠32底部32c，間隙壁18所裸露的基底10中形成第二摻雜區(qū)22，第二摻雜區(qū)22從第一摻雜區(qū)14向下延伸至井區(qū)12，將第一摻雜區(qū)14分隔成分離的兩個源極或漏極摻雜區(qū)14a與14b。所形成的源極或漏極摻雜區(qū)14a與14b的輪廓從溝渠32的底部32c接近底角32b之處，沿著側(cè)壁32a延伸至該基底10的表面。源極摻雜區(qū)14a與漏極摻雜區(qū)14b之間為通道區(qū)34。所形成的通道區(qū)34寬度與間隙壁18的寬度有夫。當(dāng)間隙壁18的寬度《3愈小/大，則所形成的通道區(qū)34寬度w4愈太/小。在一實(shí)施例中，第二摻雜區(qū)22的形成方法可以利用硬罩幕層16以及間隙壁18為罩幕，通過離子植入エ藝20來形成。用來形成第二摻雜區(qū)22的摻雜例如是第二導(dǎo)電型離子。第二導(dǎo)電型，例如是P型或N型。在一實(shí)施例中，第一摻雜區(qū)14為N型，第二摻雜區(qū)22是P型。第二摻雜區(qū)22所植入的離子例如為BF2,離子植入エ藝的能量例如是I至 15KeV，劑量例如是 5X IO13 至 9X IO1Vcm2。之后，請參閱圖2D-1所示，移除間隙壁18。移除間隙壁18的方法可以采用蝕刻エ藝，例如是濕式蝕刻エ藝或是干式蝕刻エ藝。接著，將硬罩幕層16移除。移除硬罩幕層16的方法可以采用蝕刻エ藝，例如是濕式蝕刻エ藝或是干式蝕刻エ藝。之后，在基底10上以及溝渠32的側(cè)壁32a與底部32c表面上形成穿隧介電層24、電荷儲存介電層26以及頂介電層28。穿隧介電層24可以是由單材料層所構(gòu)成。單材料層例如是低介電常數(shù)材料或是高介電常數(shù)材料。低介電常數(shù)材料是指介電常數(shù)低于4的介電材料，例如是ニ氧化硅或氮氧化硅(SiOxNy)，其中X以及y為任何可能的數(shù)值。高介電常數(shù)材料是指介電常數(shù)高于4的介電材料，例如是HfA10、Hf02、Al203或Si3N4。穿隧介電層24也可以依據(jù)能隙工程理論(band-gap engineering (BE) theory)選擇可以提高注入電流,使程序化更快的雙層堆疊結(jié)構(gòu)或是多層堆疊結(jié)構(gòu)。雙層堆疊結(jié)構(gòu)例如是低介電常數(shù)材料與高介電常數(shù)材料所組成的雙層堆疊結(jié)構(gòu)(以低介電常數(shù)材料/高介電常數(shù)材料表示)，例如是氧化硅/HfSiO、氧化硅/HfO2或是氧化硅/氮化硅。多層堆疊結(jié)構(gòu)例如是低介電常數(shù)材料、高介電常數(shù)材料以及低介電常數(shù)材料所組成的多層堆疊結(jié)構(gòu)(以低介電常數(shù)材料/高介電常數(shù)材料/低介電常數(shù)材料表示)，例如是氧化硅/氮化硅/氧化硅或是氧化硅/Al2O3/氧化硅。電荷儲存介電層26例如是氮化硅或是HfO2。頂介電層28是由單材料層所構(gòu)成。單材料層例如是低介電常數(shù)材料或是高介電常數(shù)材料。低介電常數(shù)材料是指介電常數(shù)低于4 的介電材料，例如是ニ氧化硅或氮氧化硅、。高介電常數(shù)材料是指介電常數(shù)高于4的介電材料，例如是HfAlO、A1203、Si3N4或HfO2。頂介電層28也可以依據(jù)能隙工程理論選擇可以提高注入電流，使程序化及擦除更快的雙層堆疊結(jié)構(gòu)或是多層堆疊結(jié)構(gòu)。雙層堆疊結(jié)構(gòu)例如是高介電常數(shù)材料與低介電常數(shù)材料所組成的雙層堆疊結(jié)構(gòu)(以高介電常數(shù)材料/低介電常數(shù)材料表示)，例如是氮化硅/氧化硅。多層堆疊結(jié)構(gòu)例如是低介電常數(shù)材料、高介電常數(shù)材料以及低介電常數(shù)材料所組成的多層堆疊結(jié)構(gòu)(以低介電常數(shù)材料/高介電常數(shù)材料/低介電常數(shù)材料表示)，例如是氧化硅/氮化硅/氧化硅或是氧化硅/Al2O3/氧化硅。然后，在溝渠32剰余的空間中形成連接字元線的柵極30。柵極30的材質(zhì)例如是摻雜多晶硅、金屬或是摻雜多晶硅與金屬所形成的堆疊結(jié)構(gòu)。柵極30的形成方法例如是在基底10上形成柵極30材料層，覆蓋于頂介電層28上，并且填滿溝渠32。然后，再移除溝渠32以外且位于頂介電層28以上的柵極30材料層，移除的方法可以采用蝕刻エ藝或是化學(xué)機(jī)械研磨エ藝(CMP)。在本發(fā)明上述實(shí)施例中，源極摻雜區(qū)14a以及漏極摻雜區(qū)14b (第一摻雜區(qū)14)的回火エ藝是在穿隧介電層24以及柵極30形成之前形成，因此，可以確保穿隧介電層24(特別是高介電常數(shù)材料的穿隧介電層)以及柵極30 (特別是金屬柵)等材料的穩(wěn)定性并不會受到源極摻雜區(qū)14a以及漏極摻雜區(qū)14b(第一摻雜區(qū)14)的回火エ藝的影響。圖2D-1所示的氮化硅只讀記憶體包括基底10、井區(qū)12、具有第一導(dǎo)電型的第一摻雜區(qū)14、具有第二導(dǎo)電型的第二摻雜區(qū)22、柵極30、穿隧介電層24、電荷儲存介電層26以及頂介電層28。井區(qū)12與第一摻雜區(qū)14位于基底10中，第一摻雜區(qū)14中具有溝渠32。第二摻雜區(qū)22位于溝渠32底部32c，使第一摻雜區(qū)14被分隔，形成分離的兩個源極或漏極摻雜區(qū)14a與14b。源極摻雜區(qū)14a與漏極摻雜區(qū)14b之間為通道區(qū)34。柵極30埋入于基底10的溝渠32之中，其厚度tl與基底10中的溝渠32的深度hi大致相當(dāng)。柵極30的厚度tl例如是約為400至700埃。柵極30的側(cè)壁32a可以是垂直面、傾斜面或是曲面。柵極30的底角32b可以是垂直角，但并不限定于垂直角，也可以是圓角(rounded corner)或是多角(polygonal corner)。穿隧介電層24、電荷儲存介電層26以及頂介電層28覆蓋溝渠32的側(cè)壁32a與底部32c表面，分隔柵極30與基底10，且延伸到源極摻雜區(qū)14a與漏極摻雜區(qū)14b上方，并與之直接接觸。本發(fā)明通過將柵極30埋入于基底10的溝渠32之中的方式，使得源極摻雜區(qū)14a與漏極摻雜區(qū)14b不僅位于柵極30的下方，而且還延伸包覆于柵極30的側(cè)壁32a周圍。由于源極摻雜區(qū)14a與漏極摻雜區(qū)14b位于柵極30下方的部分相當(dāng)淺，因此，可以具有淺接面的效果，達(dá)到避免短通道效應(yīng)產(chǎn)生的目的。另ー方面，由于源極摻雜區(qū)14a與漏極摻雜區(qū)14b還延伸包覆于柵極30的側(cè)壁32a周圍，因此，其具有抬升式源極與漏極可以降低阻值的優(yōu)點(diǎn)。值得ー提的是，本發(fā)明的實(shí)施例是將柵極30埋入于基底10之中，而源極摻雜區(qū)14a與漏極摻雜區(qū)14b也是制作于基底10之中，通過柵極30垂直方向位置的改變來制作出具有抬升效果的源極摻雜區(qū)14a與漏極摻雜區(qū)14b，而并不是將柵極30直接制作于基底10的表面之上，通過額外形成的磊晶層以制作出抬升源極與漏極，因此本發(fā)明的具有抬升效果的源極摻雜區(qū)14a與漏極摻雜區(qū)14b是完全由基底10摻雜而成，位于柵極30下方的部分以及包覆于柵極30周圍的部分為同樣材質(zhì)且這兩部分之間并無任何的介面。
圖2D-2是本發(fā)明第二實(shí)施例的一種氮化硅只讀記憶體的剖面圖。請參閱圖2D-2所示，依照上述對應(yīng)圖2A至圖2C的制造方法完成部分的氮化硅只讀記憶體制作之后，同樣移除間隙壁18。接著，但是，并不移除硬罩幕層16，而是直接在硬罩幕層16上形成穿隧介電層24、電荷儲存介電層26以及頂介電層28。之后，依照上述方法，在溝渠32剩余的空間中形成連接字線的柵極30。圖2D-2所示的氮化硅只讀記憶體的結(jié)構(gòu)與圖2D-1所示的氮化硅只讀記憶體相似，但是穿隧介電層24、電荷儲存介電層26以及頂介電層28覆蓋溝渠32的側(cè)壁32a與底部32c表面，分隔柵極30與基底10，且延伸到源極摻雜區(qū)14a與漏極摻雜區(qū)14b上方的硬罩幕層16上。柵極30則位于基底10與硬罩幕層16的溝渠32之中,若硬罩幕層16上的穿隧介電層24、電荷儲存介電層26以及頂介電層28的厚度與溝渠32底部32c的穿隧介電層24、電荷儲存介電層26以及頂介電層28的厚度相當(dāng)，則柵極30的厚度與基底10以及硬罩幕層16中的溝渠32的深度hl+h2大致相當(dāng)。若在圖2D-1與圖2D-2中，位于基底10的溝渠32深度hi相同，由于圖2D-2所示的氮化硅只讀記憶體的溝渠32還向上延伸到硬罩幕層16，其深度為hl+h2，大于圖2D-1中溝渠32深度僅為hl，因此，2D-2所示的氮化硅只讀記憶體的柵極30的厚度t2會大于圖2D-1所示的氮化硅只讀記憶體的柵極30厚度tl。換言之，若是圖2D-2中柵極30的厚度t2與圖2D-1中柵極30厚度11相當(dāng)，則圖2D-2中位于基底10的溝渠32深度hi就可以制作成略淺于圖2D-1中位于基底10的溝渠32的深度hi。圖2D-3是本發(fā)明第三實(shí)施例的一種氮化硅只讀記憶體的剖面圖。請參閱圖2D-3所示，依照上述對應(yīng)圖2A至圖2C的制造方法完成部分的氮化硅只讀記憶體制作之后，同樣移除間隙壁18，且不將硬罩幕層16移除，而是直接在硬罩幕層16上以及溝渠32的側(cè)壁32a與底部32c表面上形成穿隧介電層24、電荷儲存介電層26以及頂介電層28。之后，同樣在硬罩幕層16上以及溝渠32的側(cè)壁32a與底部32c表面上形成穿隧介電層24、電荷儲存介電層26以及頂介電層28，并且在溝渠32剰余的空間中形成連接字元線的柵極30。但是，在形成柵極30之前先將硬罩幕層16上的穿隧介電層24、電荷儲存介電層26以及頂介電層28移除，其移除的方法例如是以硬罩幕層16為蝕終止層，通過蝕刻エ藝或是化學(xué)機(jī)械研磨エ藝來達(dá)成。圖2D-3所示的氮化硅只讀記憶體的結(jié)構(gòu)與圖2D-2所示的氮化硅只讀記憶體相似，但是穿隧介電層24、電荷儲存介電層26以及頂介電層28僅覆蓋溝渠32的側(cè)壁32a與底部32c表面，分隔柵極30與基底10，并未延伸到源極摻雜區(qū)14a與漏極摻雜區(qū)14b上方的硬罩幕層16上，因此，此結(jié)構(gòu)的硬罩幕層16的表面會裸露出來。柵極30的厚度t3大約是與基底10以及硬罩幕層16中的溝渠32的深度hl+h2扣除穿隧介電層24、電荷儲存介電層26以及頂介電層28的厚度相當(dāng)。換言之，若是圖2D-3中柵極30的厚度t3與圖2D-1中柵極30厚度tl相當(dāng)，則圖2D-3中位于基底10的溝渠32深度hi就可以制作成略淺于圖2D-1中位于基底10的溝渠32的深度hi。圖3A至圖3D-1是依照本發(fā)明第四實(shí)施例所繪示的一種氮化硅只讀記憶體的制造 方法的流程剖面圖。圖3D-2是本發(fā)明第五實(shí)施例的一種氮化硅只讀記憶體的剖面圖。圖3D-3是本發(fā)明第六實(shí)施例的一種氮化硅只讀記憶體的剖面圖。請參閱圖3A至圖3D-1所示，依照上述圖2A至2D-1的制造方法制造氮化硅只讀記憶體，但是，在基底10中形成井區(qū)12并在井區(qū)12中形成第一摻雜區(qū)14之后，在形成硬罩幕層16之前，先在基底10上形成半導(dǎo)體層40。半導(dǎo)體層40在后續(xù)形成溝渠32的過程中被圖案化，如圖3C所示。圖案化后的半導(dǎo)體層40被保留下來，做為源極與漏極接觸區(qū)。半導(dǎo)體層40中具有摻雜。半導(dǎo)體層40的摻雜與源極摻雜區(qū)14a以及漏極摻雜區(qū)14b具有相同的導(dǎo)電型。半導(dǎo)體層40的摻雜濃度大于或接近源極摻雜區(qū)14a以及漏極摻雜區(qū)14b，可以進(jìn)一歩降低接觸阻值。半導(dǎo)體層40包括摻雜單晶硅層、摻雜多晶硅層、摻雜磊晶硅層、摻雜硅化鍺層或其組合。半導(dǎo)體層40中的摻雜可以在沉積的過程中臨場摻雜(in-situdoped)，或是在半導(dǎo)體沉積之后，再經(jīng)由離子植入エ藝來實(shí)施。在一實(shí)施例中，源極摻雜區(qū)14a以及漏極摻雜區(qū)14b中的摻雜為N型，半導(dǎo)體層40可以是臨場摻雜N型離子的摻雜單晶硅層、臨場摻雜N型離子的多晶硅、臨場摻雜N型離子的磊晶硅層、或摻雜N型離子的硅化鍺或其組合。在另ー實(shí)施例中，源極摻雜區(qū)14a以及漏極摻雜區(qū)14b中的摻雜為P型，半導(dǎo)體層40可以是臨場摻雜P型離子的摻雜單晶硅層、臨場摻雜P型離子的硅化鍺、臨場摻雜P型離子磊晶硅層、臨場摻雜P型離子的多晶硅或其組合。柵極30的厚度與半導(dǎo)體層40的厚度以及基底10中的溝渠32的深度hi有夫。也就是，半導(dǎo)體層40的存在，可以使得位于基底10中的溝渠32的深度hi減小。在一實(shí)施例中，位于基底10中的溝渠32的深度hi例如是約為300埃至500埃，半導(dǎo)體層40的厚度例如是約為300埃至500埃，但并不以此為限，在實(shí)際應(yīng)用時可以依據(jù)所欲形成的柵極的厚度以及基底10中所形成的溝渠32的深度來調(diào)整。此外，半導(dǎo)體層40可以視為是升起的源極與或漏極摻雜區(qū)，因此，位于溝渠32下方的源極摻雜區(qū)14a以及漏極摻雜區(qū)14b可以制作成接面更淺。其后，依照類似于上述對應(yīng)圖3B至圖3D-1的エ藝方法完成氮化硅只讀記憶體的制作。圖3D-1所示的氮化硅只讀記憶體包括基底10、井區(qū)12、具有第一導(dǎo)電型的第一摻雜區(qū)14、具有第二導(dǎo)電型的第二摻雜區(qū)22、柵極30、穿隧介電層24、電荷儲存介電層26以及頂介電層28之外，還有半導(dǎo)體層40。第一摻雜區(qū)14位于基底10中，且半導(dǎo)體層40以及第一摻雜區(qū)14中具有溝渠32。溝渠32在半導(dǎo)體層40的深度為h3，溝渠32在第一摻雜區(qū)14的深度為hi。第二摻雜區(qū)22位于溝渠32底部32c，第一摻雜區(qū)14被分隔，形成分離的兩個源極或漏極摻雜區(qū)14a與14b。源極摻雜區(qū)14a與漏極摻雜區(qū)14b之間為通道區(qū)34。源極摻雜區(qū)14a與漏極摻雜區(qū)14b從溝渠32的底部32c，沿著底角32b，再延伸到溝渠32的側(cè)壁32a，包覆于柵極30的側(cè)壁周圍。半導(dǎo)體層40位于源極摻雜區(qū)14a與漏極摻雜區(qū)14b上，包覆于柵極30的側(cè)壁周圍。換言之，柵極30位于半導(dǎo)體層40以及基底10的溝渠32之中。柵極30的厚度與基底10以及半導(dǎo)體層40中的溝渠32的深度hl+h3大致相當(dāng)(若穿隧介電層24、電荷儲存介電層26以及頂介電層28的厚度可忽略時)。穿隧介電層24、電荷儲存介電層26以及頂介電層28覆蓋溝渠32的側(cè)壁32a與底部32c表面，分隔柵極30與基底10，且延伸到源極摻雜區(qū)14a與漏極摻雜區(qū)14b上方的半導(dǎo)體層40上，并與之直接接觸。若圖3D-1與圖2D-1的基底10中的溝渠32深度hi相同，由于圖3D-1所示的氮化硅只讀記憶體的溝渠32還向上延伸到半導(dǎo)體層40，其深度為hl+h3，因此，3D-1所示的氮化硅只讀記憶體的柵極30的厚度會大于圖2D-1所示的氮化硅只讀記憶體的柵極30厚度。同樣地，圖3D-2與圖3D-3分別類似于圖2D-2與圖2D-3，其差異同樣是在基底10中形成井區(qū)12并在井區(qū)12中形成弟一慘雜區(qū)14之后，在形成硬罩幕層16之如，先在基底 10上形成半導(dǎo)體層40，做為源極與漏極接觸區(qū)。圖4A至圖4D-1是依照本發(fā)明第七實(shí)施例所繪示的一種氮化硅只讀記憶體的制造方法的流程剖面圖。圖4D-2是本發(fā)明第八實(shí)施例的一種氮化硅只讀記憶體的剖面圖。圖4D-3是本發(fā)明第九實(shí)施例的一種氮化硅只讀記憶體的剖面圖。圖5A至圖OT-I是依照本發(fā)明第十實(shí)施例所繪示的一種氮化硅只讀記憶體的制造方法的流程剖面圖。圖OT-2是本發(fā)明第十一實(shí)施例的一種氮化硅只讀記憶體的剖面圖。圖5D-3是本發(fā)明第十二實(shí)施例的一種氮化硅只讀記憶體的剖面圖。圖4A至圖4D-1以及圖4D-2、圖4D_3的氮化硅只讀記憶體的制造方法分別與上述圖2A至圖2D-1以及圖2D-2、圖2D-3的氮化硅只讀記憶體的制造方法相似，圖5A至圖5D-1以及圖5D-2、圖OT-3的氮化硅只讀記憶體的制造方法分別與上述圖3A至圖3D-1以 及圖3D-2、圖3D-3的氮化硅只讀記憶體的制造方法相似。但是，請參閱圖4C、圖5C、圖6C所示，在硬罩幕層16與基底10中形成溝渠32之后，并不在溝渠32的側(cè)壁32a形成間隙壁18(圖2C與圖3C)。第二摻雜區(qū)22是直接以硬罩幕層16 (無間隙壁18)做為罩幕，進(jìn)行離子植入エ藝20，例如是垂直式離子植入エ藝，而形成在溝渠32下方的第一摻雜區(qū)14中，并向下延伸至井區(qū)12中，側(cè)向延伸至溝渠32底角32b，向上延伸至溝渠32的下側(cè)壁32a。第ニ摻雜區(qū)22自第一摻雜區(qū)14延伸至井區(qū)12中，將第一摻雜區(qū)14分隔成分離的兩個源極或漏極摻雜區(qū)14a與14b。第二摻雜區(qū)22自溝渠32的底部32c沿著溝渠32底角32b再向上延伸至溝渠32側(cè)壁32a的下部，則可以使得所形成源極或漏極摻雜區(qū)14a與14b未包覆溝渠32的底部32c以及底角32b，而從溝渠32的側(cè)壁32a的上部延伸至基底10的表面。換言之，源極摻雜區(qū)14a與漏極摻雜區(qū)14b之間的通道區(qū)34，不僅位于溝渠32的底部32c還沿著溝渠32底角32b再向上延伸至溝渠32側(cè)壁32a的下部，使得通道34的長度變大。此外，由于源極或漏極摻雜區(qū)14a與14b未包覆溝渠32的底部32c以及底角32b，因此，在元件進(jìn)行操作時，在所裸露出來的底角32b處具有高的電場，可以提高載子的注入效率。在形成源極或漏極摻雜區(qū)14a與14b之后，則依照圖2D_1、圖2D_2、圖2D_3、圖3D-1、圖3D-2、圖3D-3的方法完成氮化硅只讀記憶體的制造，所形成的氮化硅只讀記憶體如圖 4D-1、圖 4D-2、圖 4D-3、圖 5D-1、圖 5D-2、圖 5D-3 所示。
在以上的實(shí)施例中，請參閱圖4C與圖5C所示，第二摻雜區(qū)22是在溝渠32形成之后，穿隧介電層24形成之前，通過離子植入エ藝來形成。然而，本發(fā)明并不以此為限。在一實(shí)施中，第二摻雜區(qū)22也可以在穿隧介電層24形成之后，電荷儲存介電層26形成之前，通過過離子植入エ藝20來形成。第二摻雜區(qū)22，在另ー實(shí)施中，也可以是在穿隧介電層24以及電荷儲存介電層26形成之后，頂介電層28形成之前，通過離子植入エ藝20來形成。在又ー實(shí)施中，第二摻雜區(qū)22也可以是在穿隧介電層24、電荷儲存介電層26以及頂介電層28均形成之后，柵極30材料層形成之前，通過離子植入エ藝20來形成。圖6A至圖6F是依照本發(fā)明第十三實(shí)施例所繪示的一種快閃記憶胞的制造方法的流程剖面圖。請參閱圖6A與圖6B所示，依照上述對應(yīng)圖3A至圖3C的制造方法，形成井區(qū)12、第一摻雜區(qū)14、半導(dǎo)體層40、硬罩幕層16、溝渠32、間隙壁18，并利用間隙壁18以及硬罩幕層16為罩幕，在溝渠32下方形成第二摻雜區(qū)22，將第一摻雜區(qū)14分隔成分離的兩個源極或漏極摻雜區(qū)14a與14b。
接著，請參閱圖6C所示，同樣依照上述方法移除間隙壁18。之后，在硬罩幕層16上以及溝渠32的側(cè)壁32a與底部32c表面上形成穿隧介電層24。然后，在基底10上形成浮置柵材料層30a，浮置柵材料層30a覆蓋于硬罩幕層16之上，并且填入于溝渠32之中。浮置柵材料層30a的材質(zhì)例如是摻雜多晶硅。然后，請參閱圖6D所示，移除半導(dǎo)體層40以上的浮置柵材料層30a、穿隧介電層24以及硬罩幕層16，移除的方法可以采用蝕刻エ藝或是化學(xué)機(jī)械研磨エ藝(CMP)，直到半導(dǎo)體層40裸露出來。留在半導(dǎo)體層40以及基底10的溝渠32之中的浮置柵材料層30a做為快閃記憶胞的浮置柵30。浮置柵30表面與半導(dǎo)體層40的表面大致齊平。其后，請參閱圖6E所示，在基底10上依序形成柵間介電層48以及控制柵材料層50ao柵間介電層48可以是由高介電常數(shù)單材料層，單材料層材質(zhì)例如是Hf02。柵間介電層48也可以使用雙層堆疊結(jié)構(gòu)或是多層堆疊結(jié)構(gòu)來增加?xùn)艠O稱合電壓(gate couplingratio)以提高程序化及擦除效率。雙層堆疊結(jié)構(gòu)例如是高介電常數(shù)材料與低介電常數(shù)材料所組成的雙層堆疊結(jié)構(gòu)(以高介電常數(shù)材料/低介電常數(shù)材料表示)，例如是氮化硅/氧化硅。多層堆疊結(jié)構(gòu)例如是低介電常數(shù)材料、高介電常數(shù)材料以及低介電常數(shù)材料所組成的多層堆疊結(jié)構(gòu)(以低介電常數(shù)材料/高介電常數(shù)材料/低介電常數(shù)材料表示)，例如是氧化硅/氮化硅/氧化硅或是氧化硅/Al2O3/氧化硅?？刂茤挪牧蠈?0a的材質(zhì)例如是摻雜多晶娃。之后，請參閱圖6F所示，圖案化控制柵材料層50a以及柵間介電層48。圖案化的控制柵材料層50a做為快閃記憶胞的控制柵50。其后，在控制柵50以及柵間介電層48周圍形成絕緣層52。絕緣層52的形成方法例如是在基底10上形成絕緣材料層(未繪示)，覆蓋半導(dǎo)體層40以及控制柵50，之后，再進(jìn)行平坦化工藝，移除控制柵50上的絕緣材料層。平坦化工藝?yán)缡腔瘜W(xué)機(jī)械研磨エ藝(CMP)。圖6F所示的快閃記憶胞包括基底10、半導(dǎo)體層40、井區(qū)12、具有第一導(dǎo)電型的第一摻雜區(qū)14、具有第二導(dǎo)電型的第二摻雜區(qū)22、浮置柵極30、穿隧介電層24、柵間介電層48以及控制柵50。半導(dǎo)體層40位于基底10上。井區(qū)12與第一摻雜區(qū)14位于基底10中。半導(dǎo)體層40與基底10的第一摻雜區(qū)14中具有溝渠32。第二摻雜區(qū)22位于溝渠32底部32c，使第一摻雜區(qū)14被分隔，形成分離的兩個源極或漏極摻雜區(qū)14a與14b，源極摻雜區(qū)14a與漏極摻雜區(qū)14b之間為通道區(qū)34。浮置柵30位于半導(dǎo)體層40與基底10的溝渠32之中，其表面大致平坦，且與半導(dǎo)體層40的表面大致齊平。穿隧介電層24覆蓋溝渠32的側(cè)壁32a與底部32c表面，分隔浮置柵極30與基底10。控制柵50位于浮置柵30及其周圍的部分半導(dǎo)體層40上。柵間介電層48位于控制柵50與浮置柵30之間且位于控制柵50與半導(dǎo)體層40之間。圖7A至圖7F是依照本發(fā)明第十四實(shí)施例所繪示的一種快閃記憶胞的制造方法的流程剖面圖。 圖7A至圖7F的快閃記憶胞的制造方法與圖6A至圖6F相似，但，請參閱圖7D所示，在溝渠32中形成浮置柵材料層30a之后，是以回蝕刻エ藝，移除部分的浮置柵材料層30a，使穿隧介電層24裸露出來，之后將硬罩幕層16上方的穿隧介電層24移除。然后，使用對于浮置柵材料層30a移除速率低于硬罩幕層16的蝕刻溶液或蝕刻氣體，移除部分的浮置柵材料層30a以及部分的硬罩幕層16，使留下來的浮置柵材料層30a的表面突出于硬罩幕層16的表面，做為浮置柵30。在一實(shí)施例中，硬罩幕層16的材質(zhì)與穿隧介電層24的材質(zhì)相同，上述的回蝕刻エ藝則僅需經(jīng)由一道蝕刻エ藝，使用對于浮置柵材料層30a移除速率低于硬罩幕層16的蝕刻溶液或蝕刻氣體來進(jìn)行即可。圖7E與圖7F，依照上述圖6E與圖6F的方法，在基底10上依序形成柵間介電層48以及控制柵材料層50a，并將其圖案化。圖案化的控制柵材料層50a做為快閃記憶胞的控制柵50。其后，在控制柵50以及柵間介電層48周圍形成絕緣層52。本實(shí)施例是藉由浮置柵的表面突出于硬罩幕層的表面來増加浮置柵以及控制柵之間的耦合面積，以提升元件的耦合率。圖8A至圖8F是依照本發(fā)明第十五實(shí)施例所繪示的一種快閃記憶胞的制造方法的流程剖面圖。圖8A至圖8F的快閃記憶胞的制造方法與圖6A至圖6F相似，但，請參閱圖8D所示，在溝渠32中形成浮置柵材料層30a之后，以回蝕刻エ藝，移除部分的浮置柵材料層30a，使穿隧介電層24裸露出來，之后將穿隧介電層24移除。然后，使用對于浮置柵材料層30a移除速率高于硬罩幕層16的蝕刻溶液或蝕刻氣體，移除部分的浮置柵材料層30a，使留下來的浮置柵材料層30a的表面低于硬罩幕層16的表面。在一實(shí)施例中，硬罩幕層16的材質(zhì)與穿隧介電層24的材質(zhì)相同，上述的回蝕刻エ藝則僅需經(jīng)由一道蝕刻エ藝，選擇浮置柵材料層30a移除速率高于硬罩幕層16的蝕刻溶液或蝕刻氣體來進(jìn)行即可。之后，請參閱圖SE與圖8F所示，依照上述圖6E的方法，在基底10上形成柵間介電層48之前，先在基底10上形成另ー層浮置柵材料層30b，覆蓋硬罩幕層16且覆蓋留在溝渠32中的浮置材料層30a。浮置柵材料層30b并不會將溝渠32填滿，在溝渠32之中具有凹槽表面54。之后，依照上述圖6E與圖6F的方法，在基底10上依序形成柵間介電層48以及控制柵材料層50a，并將其圖案化。圖案化后的浮置柵材料層30a與浮置柵材料層30b，做為浮置柵30。本實(shí)施例是藉由雙層浮置柵材料層30a與30b來制作具有凹槽表面54的浮置柵30，藉以增加浮置柵30以及控制柵50之間的耦合面積，以提升元件的耦合率。
圖9A至圖9F是依照本發(fā)明第十六實(shí)施例所繪示的一種快閃記憶胞的制造方法的流程剖面圖。圖IOA至圖IOF是依照本發(fā)明第十七實(shí)施例所繪示的一種快閃記憶胞的制造方法的流程剖面圖。圖IlA至圖IlF是依照本發(fā)明第十八實(shí)施例所繪示的一種快閃記憶胞的制造方法的流程剖面圖。圖9A至圖9F的快閃記憶胞的制造方法與圖6A至圖6F相似；圖IOA至圖IOF的快閃記憶胞的制造方法與圖7A至圖7F相似；圖IlA至圖IlF的快閃記憶胞的制造方法與圖8A至圖8F相似，但，請參照圖9B 、圖10B、圖11B，在硬罩幕層16與基底10中形成溝渠32之后，并不在溝渠32的側(cè)壁32a形成間隙壁18 (圖6B、圖7B、圖8B)。第二摻雜區(qū)22是直接以硬罩幕層16(無間隙壁18)做為罩幕，進(jìn)行離子植入エ藝20，例如是垂直式的離子植入エ藝，而形成在溝渠32下方的第一摻雜區(qū)14中，井向下延伸至井區(qū)12中，側(cè)向延伸至溝渠32底角32b，向上延伸至溝渠32的下側(cè)壁32a。第二摻雜區(qū)22自第一摻雜區(qū)14延伸至井區(qū)12中，將第一摻雜區(qū)14分隔成分離的兩個源極或漏極摻雜區(qū)14a與14b。第二摻雜區(qū)22自溝渠32的底部32c沿著溝渠32底角32b再向上延伸至溝渠32的下側(cè)壁32a，則可以使得所形成源極或漏極摻雜區(qū)14a與14b未包覆溝渠32的底部32c以及底角32b，而從溝渠32的上側(cè)壁32a延伸至基底10的表面。圖12A至圖12F是依照本發(fā)明第十八實(shí)施例所繪示的ー種金屬氧化物半導(dǎo)體場效應(yīng)晶體管的的制造方法的流程剖面圖。依照上述對應(yīng)圖3A至圖3C的制造方法，形成井區(qū)12、第一摻雜區(qū)14、半導(dǎo)體層40、硬罩幕層16、溝渠32之后，先形成間隙壁材料層44。然后，利用間隙壁材料層44以及硬罩幕層16為罩幕，在溝渠32下方形成第二摻雜區(qū)22，將第一摻雜區(qū)14分隔成分離的兩個源極或漏極摻雜區(qū)14a與14b。但是，在此實(shí)施例中，第二摻雜區(qū)22包括兩個具有相同導(dǎo)電型但深度不同的第一區(qū)域22a與第二區(qū)域22b。其中接近溝渠32底部32c的區(qū)域?yàn)榈谝粎^(qū)域22a，遠(yuǎn)離溝渠32底部32c的區(qū)域?yàn)榈诙^(qū)域22b，且第二區(qū)域22b的面積大于第一區(qū)域22a的面積，使上述源極或漏極摻雜區(qū)14a與14b的輪廓呈階梯狀。第二摻雜區(qū)22的第一區(qū)域22a與第二區(qū)域22b的形成方法可以通過離子植入エ藝通過離子能量的調(diào)整來形成。第二摻雜區(qū)22的第一區(qū)域22a的離子植入エ藝20a的植入能量較低，第二區(qū)域22b的離子植入エ藝20b的離子植入能量較高。在一實(shí)施例中，第一摻雜區(qū)14為N型，第二摻雜區(qū)22是P型。第二摻雜區(qū)22的第一區(qū)域22a所植入的離子例如是BF2,離子植入能量例如是IKeV，劑量例如是6X 1014/cm2，第二區(qū)22b域的離子植入能量例如是lOKeV，劑量例如是 3X IO1Vcm2。之后，請參閱圖12D所示，非等向性蝕刻間隙壁材料層44，以在溝渠32的側(cè)壁32a形成間隙壁46。接著，在基底10上形成柵介電層24。柵介電層24的材質(zhì)例如是氧化硅、氮化硅、氮氧化硅、高介電常數(shù)材料或其組合。然后，在溝渠32之中形成柵極材料層30a。柵極材料層30a的材質(zhì)例如是摻雜多晶硅或是金屬或其組合。其后，請參閱圖12E所示，移除硬罩幕層16上的柵極材料層30a以及柵介電層24。留下來柵極材料層30a做為柵極30。移除硬罩幕層上的柵極材料層30a以及柵介電層24的方法例如是以硬罩幕層16做為終止層，進(jìn)行化學(xué)機(jī)械研磨エ藝或是回蝕刻エ藝。之后，再將硬罩幕層16移除，使半導(dǎo)體層40裸露出來。移除硬罩幕層16的方法可以采用蝕刻エ藝，例如是干式蝕刻エ藝或是濕式蝕刻エ藝。
之后，請參閱圖12F所示，進(jìn)行自行對準(zhǔn)硅化工藝，在半導(dǎo)體層40以及柵極30的表面上形成金屬娃化物56。金屬娃化物的材質(zhì)例如是耐火金屬的娃化物,耐火金屬例如是鎳、鈷、鈦、銅、鑰、鉭、鎢、鉺、鋯、鉬或這些金屬的合金。綜上所述，在本發(fā)明上述實(shí)施例中，將柵極埋入于基底之中，而源極摻雜區(qū)與漏極摻雜區(qū)也是制作于基底之中，通過柵極垂直方向位置的改變來制作出具有抬升效果的源極摻雜區(qū)與漏極摻雜區(qū)。由于源極摻雜區(qū)與漏極摻雜區(qū)位于柵極下方的部分相當(dāng)淺，因此，可以具有淺接面的效果，達(dá)到避免短通道效應(yīng)產(chǎn)生的目的。另ー方面，由于源極摻雜區(qū)與漏極摻雜區(qū)還延伸包覆于柵極的側(cè)壁周圍，因此，其具有抬升式源極與漏極可以降低阻值的優(yōu)點(diǎn)。另外，在源極摻雜區(qū)與漏極 摻雜區(qū)也可以進(jìn)一歩形成高摻雜濃度的半導(dǎo)體層，以進(jìn)一歩降低接觸阻值。本發(fā)明在上述其他多個實(shí)施例中，用來分隔源極或漏極摻雜區(qū)的第二摻雜區(qū)自溝渠的底部沿著溝渠底角再向上延伸至溝渠的下側(cè)壁，則可以使得源極或漏極摻雜區(qū)未包覆溝渠的底部以及底角，不僅可以延伸通道的長度，而且由于裸露出來的底角處在元件進(jìn)行操作時具有聞的電場，因此可以提聞載子的注入效率。此外，在本發(fā)明上述實(shí)施例中，源極摻雜區(qū)以及漏極摻雜區(qū)(第一摻雜區(qū)的回火エ藝是在介電層(穿隧介電層)以及柵極形成之前形成，因此，可以確保介電層(穿隧介電層)以及柵極等材料的穩(wěn)定性并不會受到源極摻雜區(qū)以及漏極摻雜區(qū)(第一摻雜區(qū))的回火エ藝的影響。以上所述，僅是本發(fā)明的較佳實(shí)施例而已，并非對本發(fā)明作任何形式上的限制，雖然本發(fā)明已以較佳實(shí)施例揭露如上，然而并非用以限定本發(fā)明，任何熟悉本專業(yè)的技術(shù)人員，在不脫離本發(fā)明技術(shù)方案范圍內(nèi)，當(dāng)可利用上述掲示的方法及技術(shù)內(nèi)容作出些許的更動或修飾為等同變化的等效實(shí)施例，但凡是未脫離本發(fā)明技術(shù)方案的內(nèi)容，依據(jù)本發(fā)明的技術(shù)實(shí)質(zhì)對以上實(shí)施例所作的任何簡單修改、等同變化與修飾，均仍屬于本發(fā)明技術(shù)方案的范圍內(nèi)。
權(quán)利要求
1.一種半導(dǎo)體元件，其特征在于其包括 具有第一導(dǎo)電型的一第一摻雜區(qū)位于一基底中，該第一摻雜區(qū)中具有一溝渠； 具有第二導(dǎo)電型的一第二摻雜區(qū)，位于該溝渠底部，將該第一摻雜區(qū)分隔成分離的ー源極摻雜區(qū)與一漏極摻雜區(qū)，該源極摻雜區(qū)與該漏極摻雜區(qū)之間為一通道區(qū)； ー柵極，位于該溝渠之中；以及 一介電層，位于該柵極與該溝渠的該基底之間。
2.根據(jù)權(quán)利要求I所述的半導(dǎo)體元件，其特征在于其中各源極或漏極摻雜區(qū)從該溝渠的底部接近底角之處沿著該溝渠的側(cè)壁延伸至該基底的表面。
3.根據(jù)權(quán)利要求2所述的半導(dǎo)體元件，其特征在于其中所述的第二摻雜區(qū)包括兩個深度不同的一第一區(qū)域與一第二區(qū)域，其中遠(yuǎn)離該溝渠底部的該第二區(qū)域的面積大于一接近 該溝渠底部的該第一區(qū)域的面積，使上述源極或漏極摻雜區(qū)成階梯狀。
4.根據(jù)權(quán)利要求2所述的半導(dǎo)體元件，其特征在于還包括ー間隙壁，位于該溝渠的側(cè)壁的該介電層與該基底之間。
5.根據(jù)權(quán)利要求I所述的半導(dǎo)體元件，其特征在于其中所述的第二摻雜區(qū)從該溝渠的底部延伸至該溝渠的側(cè)壁接近底角之處，使各源極或漏極摻雜區(qū)未包覆該溝渠的底部以及底角，而從該溝渠的側(cè)壁延伸至該基底的表面。
6.一種半導(dǎo)體元件的制造方法，其特征在于其包括以下步驟 提供一基底； 在該基底中形成具有第一導(dǎo)電型的一第一摻雜區(qū)； 移除部分該第一摻雜區(qū)，以在該第一摻雜區(qū)中形成ー溝渠； 在該溝渠底部形成具有第二導(dǎo)電型的一第二摻雜區(qū)，將該第一摻雜區(qū)分隔成兩個源極或漏極摻雜區(qū)； 在該溝渠中形成一柵極；以及 在該柵極與該溝渠的該基底之間形成一介電層。
7.根據(jù)權(quán)利要求6所述的半導(dǎo)體元件的制造方法，其特征在于還包括在該溝渠的側(cè)壁形成ー間隙壁。
8.根據(jù)權(quán)利要求7所述的半導(dǎo)體元件的制造方法，其特征在于其中所述的第二摻雜區(qū)的形成方法包括以該間隙壁為罩幕進(jìn)行單一離子植入エ藝，使所分隔的上述各源極或漏極摻雜區(qū)從該基底的表面，沿著該溝渠的側(cè)壁，延伸至該溝渠的底部接近底角之處。
9.根據(jù)權(quán)利要求7所述的半導(dǎo)體元件的制造方法，其特征在于其中所述的第二摻雜區(qū)的形成方法包括以該間隙壁為罩幕進(jìn)行ー第一離子植入エ藝與一第二離子植入エ藝，其中該第二離子植入エ藝的能量高于該第一離子植入エ藝的能量，使該第二離子植入エ藝所形成的一遠(yuǎn)離該溝渠底部的區(qū)域的面積大于該第一離子植入エ藝所形成的一接近該溝渠底部的區(qū)域的面積。
10.根據(jù)權(quán)利要求6所述的半導(dǎo)體元件的制造方法，其特征在于其中所述的第二摻雜區(qū)的形成方法包括以該溝渠為罩幕，進(jìn)行ー離子植入エ藝，使該第二摻雜區(qū)從該溝渠的底部延伸至該溝渠的側(cè)壁接近底角之處。
全文摘要
本發(fā)明是有關(guān)于一種半導(dǎo)體元件及其制造方法。該半導(dǎo)體元件，包括具有第一導(dǎo)電型的第一摻雜區(qū)、具有第二導(dǎo)電型的第二摻雜區(qū)、柵極以及介電層。第一摻雜區(qū)位于基底中，且第一摻雜區(qū)中具有溝渠。第二摻雜區(qū)位于溝渠底部，第一摻雜區(qū)被分隔，形成分離的兩個源極或漏極摻雜區(qū)，源極摻雜區(qū)與漏極摻雜區(qū)之間為通道區(qū)。柵極位于溝渠之中。介電層覆蓋溝渠的側(cè)壁與底部表面，分隔柵極與基底。藉此本發(fā)明的半導(dǎo)體元件可以避免短通道效應(yīng)的產(chǎn)生而且可以降低源極以及漏極摻雜區(qū)的阻值。同時本發(fā)明還提供了一種半導(dǎo)體元件的制造方法。
文檔編號H01L29/41GK102738209SQ20111008753
公開日2012年10月17日 申請日期2011年4月6日 優(yōu)先權(quán)日2011年4月6日
發(fā)明者盧道政, 張耀文, 楊怡箴 申請人:旺宏電子股份有限公司