專利名稱：一種鰭型場效應晶體管的制備方法
技術(shù)領域：
本發(fā)明屬于半導體技術(shù)領域，尤其涉及一種體硅鰭型場效應晶體管的制備方法。
背景技術(shù)：
隨著集成電路產(chǎn)業(yè)按照Moore定律持續(xù)向前發(fā)展，CMOS器件的特征尺寸持續(xù)縮小，平面體硅CMOS結(jié)構(gòu)器件遇到了嚴峻的挑戰(zhàn)。為了克服這些問題，各種新結(jié)構(gòu)器件應運而生。在眾多新結(jié)構(gòu)器件中，鰭型場效應晶體管(FinFET)被認為是最有可能替代平面體硅CMOS器件的新結(jié)構(gòu)器件之一，成為國際研究的熱點。FinFET結(jié)構(gòu)器件初期主要制備在SOI襯底上，エ藝較體硅襯底而言較為簡単。但是SOI FinFET存在制備成本高，散熱性差，存在浮體效應和自加熱效應等缺點。為了克服SOI FinFET存在的問題，研究人員開始研究采用體硅襯底來制備FinFET器件，即 BulkFinFET。基于Bulk FinFET的DRAM、SRAM等產(chǎn)品已經(jīng)取得了應用。但是一般的BulkFinFET結(jié)構(gòu)器件較SOI FinFET器件而言仍然具有以下缺點SCE效應抑制效果不十分理想；溝道底部的鰭片內(nèi)仍然會形成泄漏電流路徑造成泄漏電流較大。為了克服以上問題，推動FinFET結(jié)構(gòu)器件盡快獲得應用，需要進ー步開展這方面的研究工作。這對于FinFET結(jié)構(gòu)器件的應用以及半導體產(chǎn)業(yè)的發(fā)展具有重要意義。

發(fā)明內(nèi)容
本發(fā)明目的在于提供ー種新的、易于集成的、與平面CMOSエ藝兼容性好的體硅鰭型場效應晶體管的制備方法，能夠克服SOIFinFET和一般Bulk FinFET器件的缺點。為了實現(xiàn)上述目的，本發(fā)明的主要步驟包括在半導體襯底上形成Ω形鰭片；在所述Ω形鰭片的頂部及側(cè)面形成柵堆疊結(jié)構(gòu)；在所述柵堆疊結(jié)構(gòu)兩側(cè)的Ω形鰭片中形成源/漏結(jié)構(gòu)；金屬化。其中，除所述Ω形鰭片底部通過較窄的硅條與半導體襯底相連以外，其余柵堆疊結(jié)構(gòu)部分與半導體襯底之間通過隔離介質(zhì)層隔離開。優(yōu)選地，在半導體襯底上形成Ω形鰭片的步驟包括在半導體襯底上形成介質(zhì)層；刻蝕所述介質(zhì)層及半導體襯底以嵌入所述半導體襯底形成至少兩個凹槽，所述凹槽之間形成鰭片；在所述鰭片的側(cè)壁形成側(cè)墻；進一步刻蝕所述凹槽及鰭片底部的半導體襯底形成Ω形鰭片；在所述Ω形鰭片的下方和凹槽的底部形成隔離介質(zhì)層。優(yōu)選地,所述介質(zhì)層包括Si02、TEOS或Si3N4。優(yōu)選地，所述鰭片的寬度為10_60nm。優(yōu)選地，所述在鰭片的側(cè)壁形成側(cè)墻的步驟包括在所述半導體襯底上形成第二介質(zhì)層；刻蝕所述第二介質(zhì)層以形成側(cè)墻。優(yōu)選地，所述刻蝕凹槽及鰭片底部的半導體襯底形成Ω形鰭片的步驟包括采用各向同性的刻蝕方法進ー步刻蝕所述凹槽以使所述凹槽進ー步延伸到所述半導體襯底中，同時凹槽向鰭片底部延伸，控制刻蝕エ藝以保證在鰭片底部仍保留一部分襯底不被刻蝕，在鰭片底部形成一部分較窄的硅條，最終形成Ω形鰭片。
優(yōu)選地，所述隔離介質(zhì)層包括填充介質(zhì)層，所述在所述Ω形鰭片和凹槽的下方的形成隔離介質(zhì)層的步驟包括在半導體襯底上形成填充介質(zhì)層；進ー步CMP和回刻填充介質(zhì)層將Ω形鰭片完全露出，在凹槽的底部留有ー層填充介質(zhì)層形成隔離介質(zhì)層；所述隔離介質(zhì)層的厚度為50-300nm。優(yōu)選地，所述Ω形鰭片的頂部和側(cè)面形成柵堆疊結(jié)構(gòu)的步驟包括在Ω形鰭片的頂部和側(cè)面形成柵介質(zhì)層和柵電極材料；光刻、刻蝕形成柵電極堆疊結(jié)構(gòu)；在本發(fā)明的優(yōu)選實施例中，在所述柵堆疊結(jié)構(gòu)兩側(cè)的Ω形鰭片中形成源/漏結(jié)構(gòu)之前，所述方法進ー步包括進行傾角離子注入和低能離子注入，以在所述Ω形鰭片中形成源/漏延伸區(qū)。優(yōu)選地，所述在柵堆疊結(jié)構(gòu)兩側(cè)的Ω形鰭片中形成源/漏結(jié)構(gòu)步驟包括在Ω形 鰭片的兩側(cè)形成側(cè)墻；離子注入并激活形成源漏摻雜區(qū)；形成源漏硅化物。在本發(fā)明的優(yōu)選實施例，所述半導體襯底為體硅襯底。從上述技術(shù)方案可以看出，本發(fā)明有以下有益效果I、本發(fā)明提供的這種制備鰭型結(jié)構(gòu)器件的方法，在體硅襯底上實現(xiàn)了鰭型場效應晶體管器件的制備，克服了 SOI FinFET器件存在的自加熱效應和浮體效應，降低了制備成本；2、本發(fā)明提供的這種制備鰭型結(jié)構(gòu)器件的方法，克服了一般Bulk FinFET器件存在的泄漏電流大，抑制SCE效應能力不十分理想等缺點；3、本發(fā)明提供的這種制備鰭型結(jié)構(gòu)器件的方法，制備エ藝簡單可行，易于集成，與平面CMOSエ藝兼容性好；可以避免采用SOI器件所采用源漏選擇性外延等方法來降低源漏的串連電阻，有利于進一歩降低對設備的依賴性，易于實現(xiàn)。


通過以下參照附圖對本發(fā)明實施例的描述，本發(fā)明的上述以及其他目的、特征和優(yōu)點將更為清楚，在附圖中圖1-9示出了根據(jù)本發(fā)明實施例的方法制備環(huán)柵場效應晶體管的流程中對應的各結(jié)構(gòu)剖面圖；附圖標記說明101，Si襯底;102，STI隔離；103，介質(zhì)層;104，凹槽結(jié)構(gòu);105，鰭片;106，側(cè)墻；107，填充介質(zhì)層；108，柵介質(zhì)層；109，柵電極；110，源/漏延伸區(qū)；111，柵側(cè)墻；112，源漏摻雜區(qū)；113，源漏硅化物。應當注意的是，本說明書附圖并非按照比例繪制，而僅為示意性的目的，因此，不應被理解為對本發(fā)明范圍的任何限制和約束。在附圖中，相似的組成部分以相似的附圖標號標識。
具體實施例方式以下，通過附圖中示出的具體實施例來描述本發(fā)明。但是應該理解，這些描述只是示例性的，而并非要限制本發(fā)明的范圍。此外，在以下說明中，省略了對公知結(jié)構(gòu)和技術(shù)的描述，以避免不必要地混淆本發(fā)明的概念。
在附圖中示出了根據(jù)本發(fā)明實施例的層結(jié)構(gòu)示意圖。這些圖并非是按比例繪制的，其中為了清楚的目的，放大了某些細節(jié)，并且可能省略了某些細節(jié)。圖中所示出的各種區(qū)域、層的形狀以及它們之間的相對大小、位置關(guān)系僅是示例性的，實際中可能由于制造公差或技術(shù)限制而有所偏差，并且本領域技術(shù)人員根據(jù)實際所需可以另外設計具有不同形狀、大小、相對位置的區(qū)域/層。圖I 9詳細示出了根據(jù)本發(fā)明實施例制備鰭片結(jié)構(gòu)的各步驟對應的結(jié)構(gòu)剖面圖。以下，將參照這些附圖來對根據(jù)本發(fā)明實施例的各個步驟予以詳細說明。首先參考圖1，在半導體襯底101上形成淺溝槽隔離(STI，Shallow TrenchIsolation) 102。具體地，所述半導體襯底101可以是半導體制造領域中常用的襯底材料，對于本發(fā)明的實施例，優(yōu)選采用體Si襯底。接著如圖2所示，在半導體襯底101上形成介質(zhì)層103。所述介質(zhì)層103可以包括Si02、TE0S、Si3N4或其他介質(zhì)材料，在本發(fā)明的實施例中優(yōu)選為SiO2，可以通過熱生長形成，厚度約為30-70nm，該介質(zhì)層103可以在后續(xù)的刻蝕過程中能夠有效地保護后續(xù)形成的鰭片。圖3A示出了沿半導體襯底101表面的示意圖，圖3B為圖3A中AA’方向的剖視圖。如圖3A、3B所示，對所述襯底101進行刻蝕以嵌入半導體襯底101中形成至少兩個凹槽104。圖中僅示出兩個凹槽，對于本領域的普通技術(shù)人員來說，可知可以有任意多的凹槽。刻蝕形成所述凹槽104的方法例如可以是采用電子束曝光正性抗蝕劑并反應離子刻蝕形成陡直的寬度約為200-400nm*200-400nm、間距為10_60nm的兩相鄰凹槽104。凹槽的形狀只是示例，本發(fā)明對此不做限制。在凹槽之間形成了鰭片105，所述鰭片105也稱為硅島(Silicon Island),鰭片的寬度可以根據(jù)實際需要選擇,例如10_60nm。圖4為圖3A所示方向的結(jié)構(gòu)在形成側(cè)墻106之后的示意圖。如圖4所示，在所述鰭片105的兩側(cè)形成側(cè)墻106。所述側(cè)墻106的結(jié)構(gòu)可以是單層或多層的，可以是“D”型側(cè)墻或“I”型側(cè)墻或其他形狀的側(cè)墻，本發(fā)明對此不做限制。側(cè)墻106的形成有利于保護鰭片105在后續(xù)的刻蝕過程中不被破壞。首先，在整個半導體結(jié)構(gòu)上覆蓋第二介質(zhì)層，例如可以是Si02、TEOS或其他介質(zhì)材料，在本發(fā)明的實施例中優(yōu)選為TE0S，可以通過化學氣相淀積、原子層淀積或其他方法形成，厚度約為20-60nm。接著對所述第二介質(zhì)層進行刻蝕，例如采用反應離子刻蝕(RIE, Reactive Ion Etch),從而形成了側(cè)墻106。 接著，參考圖5，在所述凹槽104及鰭片105底部的半導體襯底形成Ω形鰭片(105和105’ )。具體地,進ー步刻蝕所述凹槽104以使所述凹槽104進ー步延伸到所述半導體襯底101中，所述凹槽104延伸的部分増大，同時凹槽104向鰭片105底部延伸，控制刻蝕エ藝以保證在鰭片105底部仍保留一部分半導體襯底101不被刻蝕，在鰭片105底部形成一部分較窄的硅條105’，最終形成底部延伸的凹槽104’和Ω形鰭片(105和105’)。進一歩刻蝕凹槽104的方法可以采用各向同性的干法或濕法刻蝕，優(yōu)選地可以采用干法進ー步刻蝕所述凹槽104進入到鰭片105底部所在平面下方的襯底101中100-300nm的深度，或者也可以采用濕法腐蝕的方法進行刻蝕?？涛g過程中應當根據(jù)所述鰭片105的厚度控制腐蝕的速度和時間以保證腐蝕過程中鰭片底部的硅襯底不會被全部橫向腐蝕掉，以便在鰭片105底部形成硅條105’。由于該Ω形鰭片(105和105’ )在底部有窄硅條105’與半導體襯底101相連，且硅的散熱能力遠大于隔離介質(zhì)層，因此保證了該結(jié)構(gòu)鰭型場效應晶體管也具有較好的散熱能力，克服了 SOI FinFET散熱不好的缺點；同時由于該硅條105’的尺寸比較小，有效的減少了泄漏電流路徑，避免了采用離子注入形成穿通阻止層(PTS :PunchthroughStopper)帶來的雜質(zhì)剖面難以控制問題,有效地克服了一般BulkFinFET器件泄漏電流大的缺點。接著參考圖6、圖7，在所述凹槽104’底部的半導體襯底形成隔離介質(zhì)層107’。具體地，首先，如圖6所示在半導體襯底上淀積ー層填充介質(zhì)層107，將整個凹槽104’全部填滿。所述填充介質(zhì)層107可以包括Si02、TE0S、低溫氧化物(LTO, low temperature oxide)或其他介質(zhì)材料，在本發(fā)明的實施例中優(yōu)選為TE0S，可以通過化學氣相淀積(CVD)形成，厚度約為250-500nm。接著，如圖7所示進ー步回刻填充介質(zhì)層107將鰭片105完全露出而窄硅條105’仍被填充介質(zhì)層107包裹，在凹槽的底部留有ー層填充介質(zhì)層做為器件與襯底之間的隔離介質(zhì)層107’。該隔離介質(zhì)層107’有利于抑制底部寄生晶體管，降低器件的寄生電容，提高器件的性能?；乜痰倪^程中同時將鰭片105頂部的介質(zhì)層以及兩側(cè)的側(cè)墻同時去除。這樣就形成了根據(jù)本發(fā)明的實施例得到的Ω形鰭片結(jié)構(gòu)。接著如圖8所示，在整個襯底上形成柵介質(zhì)層材料108和柵電極材料109，然后刻蝕形成柵電極疊層結(jié)構(gòu)。所述柵介質(zhì)層材料108可以是普通柵介質(zhì)材料，例如SiO2，或者是其他的高k介質(zhì)材料，例如SiON和HfA10N、HfTa0N、HfSiON、Al2O3等，在本發(fā)明地實施例中優(yōu)選HfSiON，可通過低壓化學氣相沉積、金屬有機化學氣相沉積或者原子層淀積等方法形成，柵介質(zhì)的等效氧化層厚度為5至100 A。所述柵電極材料109可以是難熔金屬W，Ti，Ta，Mo和金屬氮化物，例如TiN，TaN, HfN, MoN等或其他材料，柵電極材料可采用低壓化學氣相淀積，金屬有機化學氣相沉積、原子層淀積或其他方法形成，厚度可選為2000至3000 A?？蛇x地，在形成柵堆疊結(jié)構(gòu)之后，所述方法進ー步包括進行傾角離子注入和低能離子注入，以在所述鰭片中形成源/漏延伸區(qū)110。接著，可以在柵堆疊的側(cè)壁上形成柵側(cè)墻111。柵側(cè)墻的形成可以參照常規(guī)技木，這里不再贅述。接著，如圖9所示在柵堆疊兩側(cè)的半導體襯底中進行離子注入和激活形成源/漏摻雜區(qū)112并形成源漏硅化物113。圖9A示出了沿半導體襯底101表面的示意圖，圖9B為圖9A中AA’方向的剖視圖。最后，金屬化形成互連結(jié)構(gòu)將電極引出。金屬化的形成可以參照常規(guī)技木，這里不再贅述。此外，本發(fā)明的實施例能夠在體硅襯底上實現(xiàn)了鰭型場效應晶體管器件的制備。該方法采用傳統(tǒng)的基于準平面的自頂向下エ藝，制備エ藝簡單可行，與CMOS平面エ藝具有良好的兼容性，并且易于集成。在以上的描述中，對于各層的構(gòu)圖、刻蝕等技術(shù)細節(jié)并沒有做出詳細的說明。但是本領域技術(shù)人員應當理解，可以通過現(xiàn)有技術(shù)中的各種手段，來形成所需形狀的層、區(qū)域等。另外，為了形成同一結(jié)構(gòu)，本領域技術(shù)人員還可以設計出與以上描述的方法并不完全相同的方法。
以上參照本發(fā)明的實施例對本發(fā)明予以了說明。但是，這些實施例僅僅是為了說明的目的，而并非為了限制本發(fā)明的范圍。本發(fā)明的范圍由所附權(quán)利要求及其等價物限定。不脫離本發(fā)明的范圍，本領域技術(shù)人員可以做出多種替換和修改，這些替換和修改都應落在本發(fā)明的范圍之內(nèi) 。
權(quán)利要求
1.一種鰭型場效應晶體管的制備方法，包括 在半導體襯底上形成Q形鰭片； 在所述Q形鰭片的頂部及側(cè)面形成柵堆疊結(jié)構(gòu)； 在所述柵堆疊結(jié)構(gòu)兩側(cè)的Q形鰭片中形成源/漏結(jié)構(gòu)； 金屬化； 其中，除所述Q形鰭片底部通過較窄的硅條與半導體襯底相連以外，其余柵堆疊結(jié)構(gòu)部分與半導體襯底之間通過隔離介質(zhì)層隔離開。
2.根據(jù)權(quán)利要求I所述的方法，其中，在半導體襯底上形成Q形鰭片的步驟包括 在半導體襯底上形成介質(zhì)層； 刻蝕所述介質(zhì)層及半導體襯底以嵌入所述半導體襯底形成至少兩個凹槽，所述凹槽之間形成鰭片； 在所述鰭片的側(cè)壁形成側(cè)墻； 進ー步刻蝕所述凹槽及鰭片底部的半導體襯底形成Q形鰭片； 在所述Q形鰭片的下方和凹槽的底部形成隔離介質(zhì)層。
3.根據(jù)權(quán)利要求2所述的方法，其中，所述介質(zhì)層包括Si02、TEOS或Si3N4。
4.根據(jù)權(quán)利要求2所述的方法，其中，所述鰭片的寬度為10-60nm。
5.根據(jù)權(quán)利要求2所述的方法，其中，所述在鰭片的側(cè)壁形成側(cè)墻的步驟包括 在所述半導體襯底上形成第二介質(zhì)層； 刻蝕所述第二介質(zhì)層以形成側(cè)墻。
6.根據(jù)權(quán)利要求2所述的方法，所述刻蝕凹槽及鰭片底部的半導體襯底形成Q形鰭片的步驟包括 采用各向同性的刻蝕方法進ー步刻蝕所述凹槽以使所述凹槽進ー步延伸到所述半導體襯底中，同時凹槽向鰭片底部延伸，控制刻蝕エ藝以保證在鰭片底部仍保留一部分襯底不被刻蝕，在鰭片底部形成一部分較窄的硅條，最終形成Q形鰭片。
7.根據(jù)權(quán)利要求2所述的方法，所述隔離介質(zhì)層包括填充介質(zhì)層，所述在Q形鰭片和凹槽的下方的形成隔離介質(zhì)層的步驟包括 在半導體襯底上形成填充介質(zhì)層； 進ー步CMP和回刻填充介質(zhì)層將Q形鰭片完全露出，在凹槽的底部留有ー層填充介質(zhì)層形成隔離介質(zhì)層。
8.根據(jù)權(quán)利要求7所述的方法，其中，所述隔離介質(zhì)層的厚度為50-300nm。
9.根據(jù)權(quán)利要求I所述的方法，所述Q形鰭片的頂部和側(cè)面形成柵堆疊結(jié)構(gòu)的步驟包括 在Q形鰭片的頂部和側(cè)面形成柵介質(zhì)層和柵電極材料； 光刻、刻蝕形成柵電極堆疊結(jié)構(gòu)。
10.根據(jù)權(quán)利要求I所述的方法，在所述柵堆疊結(jié)構(gòu)兩側(cè)的Q形鰭片中形成源/漏結(jié)構(gòu)之前，所述方法進ー步包括 進行傾角離子注入和低能離子注入，以在所述Q形鰭片中形成源/漏延伸區(qū)。
11.根據(jù)權(quán)利要求I所述的方法，所述在柵堆疊結(jié)構(gòu)兩側(cè)的Q形鰭片中形成源/漏結(jié)構(gòu)步驟包括在Q形鰭片的兩側(cè)形成側(cè)墻；離子注入并激活形成源漏摻雜區(qū)；形成源漏硅化物。
12.根據(jù)權(quán)利要求I至11中任一項所述的方法，其中，所述半導體襯底為體硅襯底。
全文摘要
本發(fā)明公開了一種鰭型場效應晶體管的制造方法，包括在半導體襯底上形成Ω形鰭片；在所述Ω形鰭片的頂部及側(cè)面形成柵堆疊結(jié)構(gòu)；在所述柵堆疊結(jié)構(gòu)兩側(cè)的Ω形鰭片中形成源/漏結(jié)構(gòu)；金屬化。其中，除所述Ω形鰭片底部通過較窄的硅條與半導體襯底相連以外，其余柵堆疊結(jié)構(gòu)部分與半導體襯底之間通過隔離介質(zhì)層隔離開。本發(fā)明消除了SOI器件存在的自加熱效應和浮體效應，具有更低的成本；克服了一般體硅鰭型場效應晶體管(Bulk FinFET)泄漏電流大的缺點，具有更好的短溝道效應(SCE)特性；與CMOS平面工藝的良好兼容，易于集成。
文檔編號H01L21/336GK102651320SQ20111004678
公開日2012年8月29日 申請日期2011年2月25日 優(yōu)先權(quán)日2011年2月25日
發(fā)明者周華杰, 宋毅, 徐秋霞 申請人:中國科學院微電子研究所