專利名稱：具有柵極堆疊應(yīng)力源的多重方向納米線的制作方法
技術(shù)領(lǐng)域：
本發(fā)明的示例性和非限制性實施例通常涉及諸如晶體管之類的電子器件及其制造，這些器件可能形成在半導(dǎo)體晶片或芯片上。
背景技術(shù)：
本部分意在提供權(quán)利要求中記載的本發(fā)明的背景或內(nèi)容。說明書在此可能包括那些可以被遵循的概念，但是不必是先前已考慮或遵循過的概念。因此，除非在本文中另有指示，否則本部分中所描述的內(nèi)容不構(gòu)成本申請說明書和權(quán)利要求書的現(xiàn)有技術(shù)，并且不因包含于本部分而被承認其為現(xiàn)有技術(shù)。傳統(tǒng)的晶體管包括溝道與柵極，溝道在源極與漏極之間傳導(dǎo)電流，而柵極控制流經(jīng)該溝道的電流。晶體管一般也稱為場效晶體管或FET。基于晶體管制造中所使用的摻雜劑類型有兩種主要類型n_FET與p-FET。盡管具有可應(yīng)用于任一類型的許多變體，包括增加溝道中電子與空穴遷移率的FinFET、以及較好地控制電流的多柵極結(jié)構(gòu)，但是此一般范例對其皆適用。隨著晶體管的尺寸變得更小且其傳遞的電流也等量地變小，通過不止如早期晶體管那樣簡單地在溝道頂表面上配置柵極來控制經(jīng)由位于溝道下方的半導(dǎo)體襯底的電流泄露變得更為重要。因此，最有效的柵極控制是將柵極完全配置在溝道的截面輪廓周圍。這在圖IA中示出。溝道10顯示為直徑約為數(shù)十納米或更小的納米線。溝道10由多晶硅柵極14完全包圍，在溝道10和多晶硅柵極14之間具有柵極氧化物的中間層12，以增強柵極材料14對溝道10的電性耦合。圖IB為顯微照片，顯示了作為同一溝道的部分的多個束的截面圖。圖IC為顯微照片，顯示了標示有源極、柵極與漏極的晶體管的平面圖，其中電流從源極通過位于所示柵極下方的溝道流至漏極。圖ID是通過圖IC中顯微照片中柵極的截面圖。顯示了溝道10，并且柵極電介質(zhì)與柵極顯示為組合的柵極堆疊16。需要注意的是，形成晶體管溝道10的線并不限于如圖IA至圖ID中所示的圓形的常規(guī)線；經(jīng)常使用具有明確側(cè)壁、頂表面和底表面的直線形溝道，其中柵極與柵極氧化物靠該側(cè)壁、頂表面和底表面配置。這種直線形納米線的代表性但非限制性的尺寸為寬度與厚度約為20納米或以下。柵極長度將由納米線器件的應(yīng)用而決定，并且可以介于5納米至數(shù)微米之間。柵極氧化物或其它柵極電介質(zhì)配置成厚度最多約為數(shù)納米，并且柵極本身達到不超過100納米的厚度。這種尺寸可以供n-FET與p-FET器件這兩者運作。晶體管尺寸的持續(xù)降低導(dǎo)致需要更佳的柵極控制、以及需要更精確測量越來越小的電流。現(xiàn)正發(fā)展納米等級的溝道與柵極以滿足對更小的物理尺寸的需求。需要更有效率的溝道電導(dǎo)管以符合對速度和微小電流的日益嚴格的需求。

發(fā)明內(nèi)容
通過使用本發(fā)明的示例性實施例來克服前述與其它一些問題，并實現(xiàn)其它一些優(yōu)
點ο在本發(fā)明的第一示例性方面中，提供了一種電子器件，包括導(dǎo)電溝道，限定了晶體結(jié)構(gòu)并且具有長度與厚度t。；以及具有厚度tg的電介質(zhì)膜，其與溝道的表面接觸。電介質(zhì)膜具有厚度te，使得te/t。之比大于或等于0. 1。此外，該膜包含在溝道的接觸表面上施加壓縮力或張力其中之一的材料，使得沿該溝道長度的電荷載流子(電子或空穴)的電遷移率因基于溝道長度相對于晶體結(jié)構(gòu)的排列的壓縮力或拉伸力而增加。在本發(fā)明的第二示例性方面中，提供了一種半導(dǎo)體芯片，包括第一 η型晶體管和第二 P型晶體管。該第一 Π型晶體管具有第一溝道以及與該第一溝道的表面接觸的第一柵極堆疊。該第一溝道具有厚度ta以及沿該半導(dǎo)體芯片的晶體結(jié)構(gòu)的第一定向的長度Ip 該第二P型晶體管具有第二溝道以及與該第二溝道的表面接觸的第二柵極堆疊。該第二溝道具有厚度t。2以及沿該半導(dǎo)體芯片的晶體結(jié)構(gòu)的第二定向的長度12。該第一柵極堆疊在該第一溝道的接觸表面上施加拉伸力，使得電荷載流子(在此例中為電子)沿第一溝道長度I1的電遷移率因基于第一定向的拉伸力而增加。此外，該第二柵極堆疊在該第二溝道的接觸表面上產(chǎn)生壓縮力，使得電荷載流子(在此例中為空穴)沿第二溝道長度I2的電遷移率因基于第二定向的壓縮力而增加。在本發(fā)明的第三示例性方面中，提供了一種方法，包括在半導(dǎo)體襯底上形成用于 n-FET器件的納米線第一溝道，該納米線第一溝道具有沿該第一溝道長度的第一晶體定向， 并且具有第一厚度ta。該方法進一步包括形成用于p-FET器件的納米線第二溝道，該納米線第二溝道具有沿著該第二溝道長度的第二晶體定向，并且具有第二厚度t。2。這些納米線可能同時或以任何次序分別形成。此外，該方法包括在該第一納米線的表面上配置柵極電介質(zhì)與柵極，該柵極具有厚度tei且由選擇為在該第一納米線的表面上施加凈拉伸力的材料構(gòu)成。該方法也包括在該第二納米線的表面上配置柵極電介質(zhì)與柵極，該柵極具有厚度 tG2且由選擇為在該第二納米線的表面上產(chǎn)生凈壓縮力的材料構(gòu)成。這些配置步驟可能同時進行或以任何次序來進行。選擇該第一晶體定向使得該凈拉伸力操作為增加電荷載流子 (在此例中為電子)沿該第一納米線長度的電遷移率。同樣的，選擇該第二晶體定向使得該凈壓縮力操作為增加電荷載流子(在此例中為空穴)沿該第二納米線長度的電遷移率?？梢酝ㄟ^對相應(yīng)溝道長度施加電壓來容易地測量該遷移率增加。


圖IA為納米線的示意截面圖。圖IB為若干納米線的顯微照片，該若干納米線(并聯(lián))連接以形成一個溝道。圖IC為具有單一柵極的納米線晶體管的顯微照片。圖ID為通過圖IC中柵極與若干納米線的截面另一顯微照片。圖2A為一組示意圖，其顯示傳統(tǒng)密勒指數(shù)定向。圖2B為顯示形成于半導(dǎo)體襯底上且具有不同密勒指數(shù)定向的示例性n-FET與 P-FET的示意圖。
圖3為根據(jù)本發(fā)明的兩個示例性實施例、具有柵極堆疊電極的n-FET與p_FET的示意截面圖。圖4A為顯示納米線厚度對相對應(yīng)變影響的圖表，而圖4B為應(yīng)變對柵極電介質(zhì)與溝道厚度比的關(guān)系圖。圖5A為列出具有<110>定向的體硅納米線的壓電系數(shù)的表。圖5B為列出具有<100>定向的體硅納米線的壓電系數(shù)的表。圖5C為在20納米X20納米的方形溝道中應(yīng)變的數(shù)值模擬。圖6A說明<110>定向的納米線溝道的不同表面以及用于計算電子/空穴遷移率變化的等式。圖6B說明<100>定向的納米線溝道的不同表面以及用于計算電子/空穴遷移率變化的等式。圖7為對<100>與<110>定向的n_FET與p_FET的定量分析，其顯示因依照本發(fā)明實施例的壓縮性膜的柵極堆疊所導(dǎo)致的電子/空穴遷移率變化。圖8為對<100>與<110>定向的n_FET與p_FET的定量分析，其顯示因依照本發(fā)明實施例的拉伸性膜的柵極堆疊所導(dǎo)致的電子/空穴遷移率變化。圖9A至圖9L說明用于制造根據(jù)本發(fā)明示例性實施例的具有n_FET和p_FET的半導(dǎo)體芯片的選擇工藝步驟。
具體實施例方式在討論像納米線器件這類的小尺度半導(dǎo)體時，使用基于晶格排列的方向性約定會比一般的x-y-z笛卡兒系統(tǒng)更為方便。一種基于下方材料的晶格排列的熟知約定使用密勒指數(shù)(Miller indices)。為避免密勒指數(shù)與在此針對附圖所使用的附圖標記之間產(chǎn)生混淆，在本文中密勒指數(shù)以標注于括號0或 內(nèi)來表示。圖2A為一組示意圖，其顯示常規(guī)的密勒指數(shù)定向。晶體結(jié)構(gòu)可以見于200處，其中由晶面所定義的平面為晶體的(110)平面。一般而言并且如圖2A所示，對于諸如存在于硅和多種硅化合物(SiGe、Sife1等)中的直線形/立方晶格結(jié)構(gòu)而言，(010)方向與立方晶格的多個面中一個對準，(100)方向垂直于(010)方向，并且與立方晶格的一個不同的面對準，而(111)方向與晶格的(010)面和 (100)面的對角偏移45度。不同于具有原點和正/負方向的笛卡兒類型系統(tǒng)，在密勒指數(shù)范例中并沒有原點或正/負方向，因此密勒指數(shù)所標識的每一方向都是一系列的平行平面。圖2B示出了形成于硅晶片210上的兩種類型的FET 212、FET214。舉例而言，切割通常使用的晶片以產(chǎn)生晶片平面的(100)晶向、以及彼此相差45度的(100)等效方向和 (110)等效方向。對于n-FET 212而言，源極S與漏極D之間的溝道212A與(110)方向?qū)?。對于p-FET 214，源極S與漏極D之間的溝道214A與(100)對準。在圖3中顯示了本發(fā)明的兩個特定具體實施例，其均顯示給定方向中圖2B中所示類型的晶體管的納米線溝道300的截面，其中在柵極所有側(cè)部周圍配置有柵極氧化物與柵極。盡管顯示的是方形溝道300，但是這并非限制，而是如下文所詳細敘述的那樣為了便于數(shù)學(xué)上說明本發(fā)明如何提升溝道中的遷移率的一種方式。并非必須使柵極完全配置在溝道周圍；僅在溝道300的一側(cè)或兩側(cè)或更多側(cè)上配置柵極也可以獲得優(yōu)勢，盡管可以看出在溝道300的最大表面區(qū)域上配置柵極使通過溝道的電子/空穴遷移率得到較大程度的提升。對于n-FET器件310而言，當包括柵極氧化物312與柵極314的電極柵極堆疊對溝道300施加拉伸力時，溝道300中的電子遷移率便會增加。因此，柵極氧化物/柵極電介質(zhì)312與柵極314為拉伸性膜。n-FET實施例中柵極電介質(zhì)312的示例性但非限制性材料包括拉伸性氮氧化物與氧化鉿(HfO2)。n-FET實施例中柵極314的示例性但非限制性材料包括氮化鈦(TiN)、氮化鉭(TaN)以及拉伸性多晶硅。在一個示例性實施例中，柵極堆疊包括上述拉伸性柵極電介質(zhì)材料的至少一種以及上述拉伸性柵極材料的至少一種。對于p-FET器件320而言，當電極柵極堆疊(柵極氧化物322與柵極324)對溝道 300施加壓縮力時，溝道300中的空穴遷移率便會增加。因此柵極氧化物/柵極電介質(zhì)322 與柵極324為壓縮性膜。p-FET實施例中的柵極電介質(zhì)322的示例性但非限制性材料包括標準熱氧化物和壓縮性氮氧化物。P-FET實施例中的柵極324的示例性但非限制性材料包括多晶硅。在示例性實施例中，柵極堆疊包括上述壓縮性柵極電介質(zhì)材料的至少一種以及上述壓縮性柵極材料的至少一種。如以下將定量說明的那樣，正是柵極堆疊施加于溝道上的拉伸力或壓縮力使得溝道的傳導(dǎo)性提升。因此所含的材料厚度的比例(溝道對柵極堆疊)將對此效應(yīng)如何變得顯著具有直接影響；相對大的溝道可以由柵極堆疊施加的壓縮力或拉伸力而在溝道表面產(chǎn)生在某一可忽略的程度上的收縮或擴張，但是由于壓縮力或拉伸力所導(dǎo)致的遷移率差異 (如果可以完全測得)與大的溝道300相比可以忽略，這是因為沿該溝道300的截面中的大部分材料都仍保持不受來自柵極堆疊的壓縮力/拉伸力的影響。這正是在現(xiàn)有技術(shù)中 CMOS (互補型金屬氧化物半導(dǎo)體)和finFET器件的配置方式；即便是寬度為1微米，溝道對于來自現(xiàn)有技術(shù)的柵極堆疊(厚度約1-2納米)的外部壓縮力或拉伸力而言都過于龐大， 以致難于產(chǎn)生影響。發(fā)生在這種配置方式中、從柵極傳遞至溝道的任何壓縮力/拉伸力對于相對較龐大的溝道而言都過于輕微，以致無法對電子/空穴遷移率產(chǎn)生影響。這顯示在圖4A中相較于較狹窄的納米線而言，厚度較大的納米線會呈現(xiàn)出較小的相對彈性應(yīng)變。因此，一種將由于柵極堆疊施加的壓縮力/拉伸力所導(dǎo)致的溝道間電子/空穴遷移率提高到大于可忽略的量的考慮是控制溝道體與柵極堆疊體的比例。在上面交叉引用和并入的申請中詳細說明了控制此比例的進一步細節(jié)。溝道300具有長度1(見圖2B)和厚度t。，而柵極堆疊可以被認為具有厚度te。溝道的厚度是垂直于來自柵極電介質(zhì)/柵極的拉伸力或壓縮力所施加的表面加以測量的。就圖IA中的圓形溝道300的情形而言，溝道厚度、可以被認為是直徑(或者在非正圓的情形中為平均直徑)。在示例性實施例中，柵極堆疊(或僅柵極電介質(zhì))與溝道厚度的比例te/tc約為 0. 1或更高，而在一個優(yōu)選實施例中，該比例約為0. 4或0. 8或以上。這些比例的結(jié)果顯示于圖4B，其繪示出SiO2 (示例性柵極電介質(zhì)膜)與Si (溝道的示例性材料)的各種比例的相對拉伸力。由圖可知，當柵極電介質(zhì)厚度與溝道厚度的比例較高時相對拉伸力最為顯著。 隨著納米線變得較厚(圖4A)或該比例變得較小(圖4B)，效應(yīng)減小。盡管圖4B所示僅為柵極電介質(zhì)材料而非整個柵極堆疊，但是壓縮性或拉伸性柵極材料僅會增加由柵極電介質(zhì)對溝道所施加的壓縮力或拉伸力。從納米線溝道的觀點而言，無論施加于其上的壓縮力/ 拉伸力是來自單一柵極電介質(zhì)層還是來自整個柵極堆疊都不緊要。從設(shè)計的觀點而言，柵極堆疊是相關(guān)的考慮，這是因為整個堆疊對溝道施加凈壓縮力或凈拉伸力；例如壓縮性電介質(zhì)與拉伸性柵極將對溝道施加這兩種力的凈力。由圖4A至圖4B可知，CMOS技術(shù)中的進展已經(jīng)能夠?qū)崿F(xiàn)制造出約數(shù)十納米的溝道， 而柵極堆疊厚度仍未如此積極縮減，因此溝道不再具有足夠大小以緩和表面壓縮力與拉伸力；現(xiàn)在這些表面力則更進一步滲入溝道的厚度中達一定百分比程度，并且該表面力對于電子/空穴遷移率的影響在下方溝道具有這樣的減小截面時更為顯著。此外，單純經(jīng)由柵極堆疊對溝道300施加壓縮力或拉伸力已不足以使遷移率適當增加。如圖7中關(guān)于不同p-FET實施例所示，在沒有適當晶體排列(密勒指數(shù))情況下，如此進行實際上會降低電子/空穴遷移率。通過圖5至圖8所示的處理即可得知這些具體結(jié)論。壓電效應(yīng)是不同材料在機械形變下產(chǎn)生電勢的能力。在應(yīng)力下可以產(chǎn)生多少電勢的一種量度稱為壓電系數(shù)，有時稱為壓電常數(shù)。壓電系數(shù)的單位為帕斯卡(pascal)的倒數(shù) (帕斯卡是一種壓力單位)。半導(dǎo)體材料傳統(tǒng)上具有小的壓電系數(shù)。但是在考慮納米等級的溝道時，即便是對于晶體結(jié)構(gòu)的微小形變都可產(chǎn)生大的遷移率變化，因為在這些小的結(jié)構(gòu)中的相對應(yīng)力的量是大的。因為硅的分子結(jié)構(gòu)為晶體性的而非無規(guī)則的，因此壓電系數(shù)隨不同的晶體方向而有差異。圖5A給出了由體硅形成的、溝道長度在<110>方向?qū)实臏系?00的壓電常數(shù)， 例如圖2B所示的n-FET212。納米線溝道的不同表面針對三種不同方向具有三種不同系數(shù) JIL是沿<110>定向的長度方向形變的壓電常數(shù)；η ν是沿垂直于<001>定向的長度方向垂直形變的壓電常數(shù)；而^是沿<110>定向的橫向方向形變的壓電常數(shù)。圖6A至圖6B示出了表面與方向，其中笛卡兒坐標被對準為Z軸沿長度方向、X軸沿橫向方向并且Y軸沿垂直方向(與密勒方向無關(guān))。圖5B與圖5A相似，但顯示了當溝道的長度與<100>定向?qū)什⑶乙虼碎L度與 <110>定向?qū)省⒋怪狈较蚺c<001>定向?qū)?、橫向方向與<110>定向?qū)蕰r的壓電系數(shù)。 圖5A至圖5B中的數(shù)據(jù)會因溝道不由Si所制成而有所變化。在圖5A與圖5B中，負值表示壓縮形變，而正值代表拉伸/擴張形變。在圖6A中顯示了長度定向為<110>方向的溝道300(諸如圖2C所示的n-FET 212) 的遷移率定量變化，以及因此圖4A的壓電系數(shù)為其相關(guān)壓電系數(shù)。整個等式為δ μ/μ = - jitot-jivov-jilol[1]其說明了遷移率的變化(無量綱(dimensionless)) δ μ/μ是應(yīng)力σ (單位為 MPa)與各方向T、V、L (在任何個別FET實施例中其與圖6A與圖6B所示的笛卡兒坐標中X 軸、Y軸、Z軸對準)的壓電系數(shù)π的乘積的總和。此變化反映了受應(yīng)力的納米線相對未受應(yīng)力的納米線的變化。圖6Β與圖6Α類似，但其顯示了長度沿<100>方向定向的納米線的排列與密勒指數(shù)，并且就計算而言在圖4Β處提供的壓電系數(shù)為相關(guān)的。圖7總結(jié)了在度量為20納米X20納米的截面中整個納米線的遷移率總變化?？傋兓渴轻槍λ膫€表面中每一個表面都進行上述等式[1]的計算并將四個結(jié)果加總而得。 由于頂表面與底表面Τ/Β方向相同，因而它們是相等的，并且納米線截面為方形，因而僅需要明確計算一個，即可同樣應(yīng)用至同一納米線的左表面/右表面L/R。用于找出受應(yīng)力對未受應(yīng)力的20X20納米線的遷移率變化的等式則為δ μ 20χ2(| = 0. 5( δ μ Τ/Β+ δ μ L/R) · [2]利用圖5Α的針對<110>定向的值以及圖5Β的針對<100>定向的值得到如圖7所示的當柵極堆疊為壓縮性時關(guān)于n-FET實施例的結(jié)果以及關(guān)于p-FET實施例的結(jié)果。應(yīng)力值來自諸如圖5C所示的20納米X20納米的納米線樣本的應(yīng)力模型。注意對于n-FET實施例而言，遷移率相比于未受應(yīng)力的納米線降低。而對于P-FET實施例而言，當溝道長度定向為如圖2B中214所示的<100>方向時遷移率稍微降低，但當溝道長度定向為如圖2B中 212所示的<110>方向時遷移率增加。因此選擇p-FET柵極堆疊以對長度定向為<110>方向的納米線溝道施加壓縮力會增加遷移率。利用圖5A的針對<110>定向的值以及圖5B的針對<100>定向的值、以及圖5C的應(yīng)力值得到如圖8所示的當柵極堆疊為拉伸性時關(guān)于n-FET實施例的結(jié)果以及關(guān)于p-FET 實施例的結(jié)果。注意對于n-FET實施例而言，兩個定向中的遷移率都增加，其與圖7的壓縮性膜的效果相反。而對于P-FET實施例而言，當溝道長度定向為如圖2B中214所示的 <100>方向時遷移率會稍微增加，但當溝道長度定位為如圖2B中212所示的<110>方向時遷移率則大幅降低。因此拉伸性膜的最大遷移率增益發(fā)生于當選擇n-FET柵極堆疊以對長度定向為<100>方向的納米線溝道施加拉伸力的情形。針對溝道長度定向為<110>方向的相同n-FET同樣實現(xiàn)合理的增加。一般而言，單獨的半導(dǎo)體芯片包括了成千上萬的晶體管與其它CMOS器件。如何在芯片上相對于彼此布置這些器件包含了許多考慮因素，不僅僅只為了實現(xiàn)高密度以降低制造成本，也必須考慮到在單一芯片上同時利用上述n-FET與p-FET遷移率增加量的其它可能沖突因素。因此在本發(fā)明示例性實施例中提供一種電子器件，其包括導(dǎo)電溝道，限定了晶體結(jié)構(gòu)并且具有長度與厚度t。；以及電介質(zhì)膜，與該溝道的表面接觸。該電介質(zhì)膜具有厚度 te，從而使得te/tc的比例大于或等于0. 1。該膜由在溝道的接觸表面上施加壓縮力或拉伸力之一的材料(或具有組合效應(yīng)的一種以上的材料)所制成，從而使得當跨溝道施加電壓時，沿該溝道長度的的電遷移率(空穴和電子)因基于溝道長度相對于該晶體結(jié)構(gòu)的排列的壓縮力或拉伸力而增加。在上面一些特定示例中，這種電子器件為晶體管，電介質(zhì)膜包括柵極堆疊，該柵極堆疊至少具有柵極電介質(zhì)；并且導(dǎo)電溝道包括納米線，溝道厚度、小于或等于約20納米。對于晶體管為n-FET類型的情形而言，溝道長度基本上與晶體結(jié)構(gòu)的<100>密勒指數(shù)對準，柵極堆疊對溝道的接觸表面施加拉伸力，柵極電介質(zhì)包括拉伸性氮氧化物、氧化鉿(HfO2)中至少一種，和/或柵極堆疊的柵極包括氮化鈦(TiN)、氮化鉭(TaN)與拉伸性多晶硅中至少一種。對于晶體管為p-FET類型的情形而言，溝道長度基本上與晶體結(jié)構(gòu)的<110>密勒指數(shù)對準，柵極堆疊對溝道的接觸表面施加壓縮力，柵極電介質(zhì)包括熱氧化物和壓縮性氮氧化物中至少一種，和/或柵極堆疊的柵極至少包括多晶硅。為獲得更顯著的效果，示例顯示了將柵極配置在溝道截面的整個外部表面周圍， 但本發(fā)明可以實踐為僅接觸溝道的一個表面(例如頂表面)、或兩個表面或三個表面。在溝道可能不是方形的情形中，更一般而言，當溝道與電介質(zhì)膜接觸的表面遍及溝道截面的外部表面的至少50%時，可以得到明顯的效果。如上所述，n-FET及p_FET實施例都可以應(yīng)用于單一的半導(dǎo)體芯片上。在一個示例性實施例中，該芯片包括第一 η型晶體管，該第一 η型晶體管具有第一溝道以及與該第一溝道的表面接觸的第一柵極堆疊，其中該第一溝道具有沿半導(dǎo)體芯片的晶體結(jié)構(gòu)的第一定向的長度I1并且具有厚度ta ；并且該芯片還具有第二 ρ型晶體管，該第二 ρ型晶體管具有第二溝道以及與該第二溝道的表面接觸的第二柵極堆疊，該第二溝道具有沿該半導(dǎo)體芯片的晶體結(jié)構(gòu)的第二定向的長度I2并且具有厚度t。2。在這種芯片的實施例中，第一柵極堆疊對第一溝道的接觸表面施加拉伸力，從而使得當跨第一溝道施加電壓時，沿第一溝道長度 I1的電遷移率因基于第一定向的拉伸力而增加。此外，在該同一示例性芯片實施例中，第二柵極堆疊對第二溝道的接觸表面施加壓縮力，從而使得當跨第二溝道施加電壓時，沿第二溝道長度I2的電遷移率因基于第二方向的壓縮力而增加。這種示例性半導(dǎo)體芯片可以具有由(體)硅所制成的半導(dǎo)體芯片、第一溝道與第二溝道，和/或第一定向基本上沿著<100>密勒指數(shù)而第二定向基本上沿著<110>密勒指數(shù)?，F(xiàn)在參照圖9A至圖9T來說明根據(jù)這些教導(dǎo)在單一芯片上制造n-FET和p_FET的示例性工藝。注意根據(jù)這些相同的細節(jié)也可以單獨地僅制造n-FET或僅制造p-FET、或制造特定類型的晶體管組而不制造其它晶體管類型。在這些圖中，同一工藝步驟的頂視圖與側(cè)視圖都分別顯示在圖中頂部與底部的位置。如圖中所示，n-FET位于左方而p-FET位于右方。盡管僅針對一個n-FET與一個p-FET詳細描述工藝，但是可以理解也可以在相同的處理步驟中針對在同一芯片上并且優(yōu)選在同一晶片的所有芯片上的多個n-FET與p-FET同時進行類似的處理。圖9A開始于在掩埋氧化物BOX層901上配置納米線900，在其間具有腔902。BOX 層901疊置于體硅層上方。可以形成納米線并繼而在濕式或干式氫氟酸(HF)中從BOX部分地釋出該納米線。在圖9B中，在n-FET與p-FET兩者上方都沉積保形氧化物903(例如經(jīng)由低溫氧化LT0、化學(xué)氣相沉積CVD、等離子增強CVD、旋涂玻璃)，并且繼而在保形層903 上方配置光致抗蝕劑層904，其位于n-FET上方并使得p_FET光刻地開放/曝光。繼而利用濕式或干式HF移除p-FET上方的氧化物，從而完全釋出納米線900。由于光致抗蝕劑層 904，因此HF不影響n-FET。在圖9C中可見，從n-FET移除光致抗蝕劑，并在p_FET的納米線900周圍配置壓縮性柵極電介質(zhì)材料905。這可通過生長(例如熱氧化物、氮氧化物)或沉積而完成。在 n-FET與p-FET上方都沉積壓縮性材料層，沉積光致抗蝕劑材料904以定義出p-FET上方的柵極910，并且在圖9D中，除了位于光致抗蝕劑904下方的部分之外，蝕刻移除所有的壓縮性材料905。這形成了 p-FET柵極910。繼而移除柵極上方的光致抗蝕劑904。在圖9E中，通過在p-FET上沉積光致抗蝕劑層而開始形成n_FET，以便開放n_FET 以供處理。該光致抗蝕劑層在后續(xù)移除硅氧化物/氮化物層903時防止p-FET脫離襯底。 硅氧化物/氮化物層903仍疊置于n-FET上，從而在從p-FET剝除光致抗蝕劑904之前移除層903。由此開始，在圖9F中，在n-FET與p-FET兩者上方都沉積另一保形氧化物或氮化物層903。在先前步驟中優(yōu)選氧化物，而在此步驟中則優(yōu)選氮化物。在圖9G中，另一光致抗蝕劑層904配置于p_FET上方，以進行n_FET的處理，該處理繼而包括從n-FET移除氮化物層903。在圖9H中，移除ρ-FET上方的光致抗蝕劑，并且在p-FET納米線溝道上配置拉伸性柵極電介質(zhì)材料911(例如生長諸如拉伸性氮氧化物或諸如沉積Hf02)。在圖91中，在n-FET與p-FET上方都沉積拉伸性材料層912，在所有結(jié)構(gòu)上沉積光致抗蝕劑層904，然后除了用于在n-FET上方定義柵極的部分光致抗蝕劑之外，移除所有的光致抗蝕劑。在圖9J中，除了受剩余光致抗蝕劑904保護的部分之外，剝除所有的拉伸性材料 912。在圖9K中，在n-FET與p-FET上方都沉積光致抗蝕劑層，并且繼而移除p_FET上方的光致抗蝕劑，之后從P-FET移除氮化物層903。如果該層903為氮化物，則作為在此沉積的光致抗蝕劑層的替代，可以在保形氧化物/氮化物的頂部上使用諸如氧化物之類的硬掩模而非抗蝕劑堆疊(提供選擇性)。圖9L顯示了在移除光致抗蝕劑/掩模層904之后的最終芯片。該圖顯示了 n_FET 與P-FET柵極堆疊可能具有不同高度，其可能為適配應(yīng)力或僅為應(yīng)對不同類型的柵極材料。總結(jié)而言，圖9L顯示了具有壓縮性柵極電介質(zhì)905與壓縮性柵極910的p-FET納米線 900，以及具有拉伸性柵極電介質(zhì)911與拉伸性柵極912的n-FET納米線900。上面的器件和方法僅為示例，并且不作為對隨后的權(quán)利要求的限制。當相關(guān)領(lǐng)域的技術(shù)人員參考結(jié)合所附附圖來閱讀前面的描述時，對于本發(fā)明的前面的示例性實施例的各種修改和調(diào)整可以變得顯然。然而，任何及所有修改仍均落入本發(fā)明的非限制和示例性實施例的范圍內(nèi)。此外，本發(fā)明的各種非限制性及示例性實施例的一些特征可以在未對應(yīng)使用其它特征的情形下使用以獲利。就此而言，前述說明應(yīng)該被認為僅用于描述本發(fā)明的原理、教導(dǎo)以及示例性實施例，而非對其進行限制。
1權(quán)利要求
1.一種電子器件，包含導(dǎo)電溝道，其限定晶體結(jié)構(gòu)并且具有長度與厚度t。；以及電介質(zhì)膜，其與所述溝道的表面接觸，其中所述電介質(zhì)膜具有厚度te，從而使得te/tc 的比例大于或等于0. 1 ；并且所述膜包括在所述溝道的接觸表面上施加壓縮力或拉伸力其中之一的材料，從而使得載流子沿該溝道長度的電遷移率因基于所述溝道長度相對于所述晶體結(jié)構(gòu)的排列的壓縮力或拉伸力而增加。
2.根據(jù)權(quán)利要求1所述的電子器件，其中，所述電子器件包括晶體管，所述電介質(zhì)膜包括柵極堆疊，所述柵極堆疊至少具有柵極電介質(zhì)，并且所述導(dǎo)電溝道包括納米線，所述納米線具有小于或等于約20納米的厚度、。
3.根據(jù)權(quán)利要求2所述的電子器件，其中，所述晶體管包括n-FET，并且所述溝道長度基本上與晶體結(jié)構(gòu)的<100>密勒指數(shù)對準。
4.根據(jù)權(quán)利要求3所述的電子器件，其中，所述柵極堆疊在所述溝道的接觸表面上施加拉伸力。
5.根據(jù)權(quán)利要求4所述的電子器件，其中，所述柵極電介質(zhì)包含拉伸性氮氧化物或氧化鉿(HfO2)中至少一種。
6.根據(jù)權(quán)利要求4所述的電子器件，其中，所述柵極堆疊包括柵極電介質(zhì)和柵極，并且其中所述柵極包括氮化鈦(TiN)、氮化鉭(TaN)與拉伸性多晶硅中至少一種。
7.根據(jù)權(quán)利要求2所述的電子器件，其中，所述晶體管包括p-FET，并且所述溝道長度基本上與晶體結(jié)構(gòu)的<110>密勒指數(shù)對準。
8.根據(jù)權(quán)利要求7所述的電子器件，其中，所述柵極堆疊在所述溝道的接觸表面上施加壓縮力。
9.根據(jù)權(quán)利要求8所述的電子器件，其中，所述柵極電介質(zhì)包括熱氧化物與壓縮性氮氧化物中至少一種。
10.根據(jù)權(quán)利要求8所述的電子器件，其中，所述柵極堆疊包括柵極電介質(zhì)和柵極，并且其中所述柵極至少包括多晶硅。
11.根據(jù)權(quán)利要求1所述的電子器件，其中，所述溝道的被所述電介質(zhì)膜接觸的表面遍及所述溝道的截面的外表面的至少50%。
12.—種半導(dǎo)體芯片，包括第一 η型晶體管，具有第一溝道以及與所述第一溝道的表面接觸的第一柵極堆疊，所述第一溝道具有沿所述半導(dǎo)體芯片的晶體結(jié)構(gòu)的第一定向的長度I1并且具有厚度ta ；以及第二 P型晶體管，具有第二溝道以及與所述第二溝道的表面接觸的第二柵極堆疊，所述第二溝道具有沿所述半導(dǎo)體芯片的晶體結(jié)構(gòu)的第二定向的長度I2并且具有厚度tC2 ；其中所述第一柵極堆疊對所述第一溝道的接觸表面施加拉伸力，從而使得載流子的沿所述第一溝道長度I1的電遷移率因基于所述第一定向的拉伸力而增加；以及所述第二柵極堆疊對所述第二溝道的接觸表面施加壓縮力，從而使得載流子的沿所述第二溝道長度I2的電遷移率因基于所述第二定向的壓縮力而增加。
13.根據(jù)權(quán)利要求12所述的半導(dǎo)體芯片，其中，所述半導(dǎo)體芯片、所述第一溝道與所述第二溝道包括硅。
14.根據(jù)權(quán)利要求13所述的半導(dǎo)體芯片，其中，所述第一定向基本上沿<100>密勒指數(shù)，并且所述第二定向基本上沿<110>密勒指數(shù)。
15.根據(jù)權(quán)利要求14所述的半導(dǎo)體芯片，其中，所述第一柵極堆疊包括柵極電介質(zhì)膜與柵極，其中為下列項中至少之一所述柵極電介質(zhì)選自{拉伸性氮氧化物和氧化鉿}的集合；以及所述柵極選自{氮化鈦、氮化鉭和拉伸性多晶硅}的集合。
16.根據(jù)權(quán)利要求15所述的半導(dǎo)體芯片，其中，所述第二柵極堆疊包括柵極電介質(zhì)膜與柵極，其中為下列項中至少之一所述柵極電介質(zhì)選自{熱氧化物和壓縮性氮氧化物}的集合；以及該柵極包括多晶硅。
17.一種方法，包括在半導(dǎo)體襯底上形成用于n-FET器件的納米線第一溝道，所述納米線第一溝道具有沿著所述第一溝道的長度的第一晶向并且具有第一厚度ta ；形成用于P-FET器件的納米線第二溝道，所述納米線第二溝道具有沿著所述第二溝道的長度的第二晶向并且具有第二厚度tC2 ；在所述第一納米線的表面上配置柵極電介質(zhì)和柵極，所述柵極具有厚度tei并且由選擇為在所述第一納米線的表面上施加凈拉伸力的材料制成；以及在該第二納米線的表面上配置柵極電介質(zhì)與柵極，所述柵極具有厚度te2并且由選擇為在所述第二納米線的表面上施加凈壓縮力的材料制成；其中，選擇所述第一晶向使得所述凈拉伸力操作成增加電荷載流子的沿所述第一納米線的長度的遷移率；并且其中，選擇所述第二晶向使得所述凈壓縮力操作成增加電荷載流子的沿所述第二納米線的長度的遷移率。
18.根據(jù)權(quán)利要求17所述的方法，其中，所述第一定向基本上沿<100>密勒指數(shù)，并且所述第二定向基本上沿<110>密勒指數(shù)。
19.根據(jù)權(quán)利要求17所述的方法，其中，配置在所述第一納米線上方的所述柵極電介質(zhì)基本上包圍所述第一納米線的截面，并且配置在所述第二納米線上方的所述柵極電介質(zhì)基本上包圍所述第二納米線的截面。
20.根據(jù)權(quán)利要求17所述的方法，其中，所述第一厚度ta和所述第二厚度t。2均小于約20納米；并且比例tG1/tcl和tG2/tC2均大于或等于約0. 1。
全文摘要
一種電子器件，包括導(dǎo)電溝道，其限定晶體結(jié)構(gòu)并且具有長度與厚度tC；以及厚度為tg的柵極堆疊，其與該溝道的表面接觸。此外，柵極堆疊包括在溝道的接觸表面上施加壓縮力或拉伸力其中之一的材料，從而使得電荷載流子(電子或空穴)的沿溝道長度的電遷移率因基于溝道長度相對于晶體結(jié)構(gòu)的排列的壓縮力或拉伸力而增加。提供了針對在不同晶體管中增加空穴與電子遷移率的芯片的實施例，以及制造這種晶體管或芯片的方法。
文檔編號H01L29/775GK102473722SQ201080032249
公開日2012年5月23日 申請日期2010年7月13日 優(yōu)先權(quán)日2009年7月20日
發(fā)明者D·齊達姆巴拉奧, L·塞卡里克, X·H·劉 申請人:國際商業(yè)機器公司