專利名稱：一種放置在劃片槽內(nèi)的改進(jìn)型可尋址測(cè)試芯片及制作方法
技術(shù)領(lǐng)域：
本發(fā)明屬于半導(dǎo)體制造技術(shù)領(lǐng)域，具體涉及一種用于測(cè)試半導(dǎo)體生產(chǎn)工藝缺陷的放置在劃片槽內(nèi)的改進(jìn)型可尋址測(cè)試芯片。
背景技術(shù)：
傳統(tǒng)半導(dǎo)體制造通過短程測(cè)試芯片來(lái)測(cè)試獲取生產(chǎn)工藝的缺陷率和成品率，根據(jù)在晶圓內(nèi)放置位置的不同，可分為兩類獨(dú)立測(cè)試芯片和放置在劃片槽內(nèi)的測(cè)試芯片。獨(dú)立測(cè)試芯片面積較大，需要占據(jù)一個(gè)芯片的位置，這樣就相當(dāng)于半導(dǎo)體制造廠商需要支付這一部分面積掩模的制造費(fèi)用。劃片槽是晶圓上為切割芯片時(shí)預(yù)留的空間，將測(cè)試芯片放置于劃片槽，可以不占據(jù)芯片的位置，這使半導(dǎo)體制造廠商就不需要承擔(dān)昂貴的掩模費(fèi)用，節(jié)省了大量的成本。但是短程測(cè)試芯片需要將測(cè)試單元單獨(dú)的連接到PAD (焊盤)上，每個(gè)測(cè)試結(jié)構(gòu)需要兩個(gè)或多個(gè)PAD，這造成了短程測(cè)試芯片的面積利用率很低?；谶@個(gè)考慮，普通可尋址測(cè)試芯片通過引入類似于靜態(tài)記憶體芯片的地址譯碼電路，大大減少了 PAD的數(shù)量，相對(duì)提高了測(cè)試芯片的面積利用率。如圖1所示，普通可尋址測(cè)試芯片中包括行列地址譯碼電路，信號(hào)選擇電路以及測(cè)試單元。行譯碼電路的任務(wù)是從測(cè)試單元陣列諸多行中選中所需的行，列譯碼電路的任務(wù)是產(chǎn)生列選信號(hào)，從選中行所對(duì)應(yīng)的某個(gè)測(cè)試單元中選出所需要的某個(gè)測(cè)試結(jié)構(gòu)。信號(hào)選擇電路由與信號(hào)線相連的行通導(dǎo)管和列通導(dǎo)管串聯(lián)而成的，并分別由行列地址譯碼電路產(chǎn)生的行列選信號(hào)來(lái)控制。當(dāng)行列選信號(hào)均為高電平時(shí)，對(duì)應(yīng)的行列通導(dǎo)管均導(dǎo)通，信號(hào)線上的測(cè)試信號(hào)就可以單獨(dú)地進(jìn)入到選中的測(cè)試結(jié)構(gòu)，進(jìn)行相應(yīng)的測(cè)試。例如，當(dāng)有m個(gè)PAD 作為行地址位，η個(gè)PAD作為列地址位，4個(gè)PAD作為信號(hào)線，那么通過(m+n+4)個(gè)PAD，可以控制(2mX2n)個(gè)測(cè)試結(jié)構(gòu)。但由于普通可尋址測(cè)試芯片的測(cè)試單元中的測(cè)試結(jié)構(gòu)采用了平鋪式的擺放方式， 并且PAD所占據(jù)的區(qū)域是不允許有測(cè)試單元的，使得測(cè)試芯片的面積相對(duì)較大且利用率很低。這給測(cè)試芯片放置于劃片槽內(nèi)帶來(lái)了極大的難度，因?yàn)閯澠鄣目臻g很小，寬度通常在 60um SOum之間，對(duì)于普通可尋址測(cè)試芯片，布局空間實(shí)在太小，從而給繞線帶來(lái)了很大的挑戰(zhàn)。同時(shí)，普通可尋址測(cè)試芯片的測(cè)試單元中的每個(gè)測(cè)試結(jié)構(gòu)只與兩個(gè)信號(hào)選擇電路相連，所以測(cè)試結(jié)構(gòu)多為二端via-chain結(jié)構(gòu)。當(dāng)遇到如combsnake這樣的多端測(cè)試結(jié)構(gòu)， 其每個(gè)測(cè)試結(jié)構(gòu)需與四個(gè)信號(hào)選擇電路相連，測(cè)試芯片就需要進(jìn)行一定的調(diào)整來(lái)擴(kuò)充面積，這使得普通可尋址測(cè)試芯片放置于劃片槽內(nèi)，是根本無(wú)法實(shí)現(xiàn)的。因此，普通可尋址測(cè)試芯片要同時(shí)進(jìn)行短路、斷路等多種電特性測(cè)量就無(wú)能為力了。

發(fā)明內(nèi)容
本發(fā)明提供了一種放置在劃片槽內(nèi)的改進(jìn)型可尋址測(cè)試芯片，該測(cè)試芯片結(jié)合了靜態(tài)記憶體芯片和短程測(cè)試芯片的設(shè)計(jì)結(jié)構(gòu)，并采用了重疊擺放式的測(cè)試單元，縮小了可尋址測(cè)試芯片的面積，大大提高了其面積的利用率。一種放置在劃片槽內(nèi)的改進(jìn)型可尋址測(cè)試芯片，包括周圍地址譯碼電路、若干信號(hào)選擇電路和若干測(cè)試單元。所述的周圍地址譯碼電路用于產(chǎn)生輸出行選信號(hào)和列選信號(hào)，為每次測(cè)試唯一地確定一個(gè)測(cè)試結(jié)構(gòu)，其由行地址譯碼電路和列地址譯碼電路組成。所述的行地址譯碼電路的輸入端與m個(gè)PAD行地址位相連，其輸出端由2m條行地址線組成，所述的列地址譯碼電路的輸入端與η個(gè)PAD列地址位相連，其輸出端由2n+l條列地址線組成，所述的任一條行地址線可以連接有2n+l個(gè)信號(hào)選擇電路，所述的每條行地址線連有的2n+l個(gè)信號(hào)選擇電路分別與2n+l條列地址線一一連接，因此，所述的任一條列地址線可以連接有2m個(gè)信號(hào)選擇電路，m和η為自然數(shù)。所述的信號(hào)選擇電路是用于控制測(cè)試信號(hào)進(jìn)入測(cè)試結(jié)構(gòu)的開關(guān)電路，其由一個(gè)與門和兩個(gè)NMOS管構(gòu)成，所述信號(hào)選擇電路的輸出端與第一 NMOS管的一端和第二 NMOS管的一端相連，第一 NMOS管的另端和第二 NMOS管的另端分別與對(duì)應(yīng)的傳輸測(cè)試信號(hào)的信號(hào)線相連，所述與門的輸出端與第一 NMOS管的柵極和第二 NMOS管的柵極相連，與門的兩個(gè)輸入端分別與對(duì)應(yīng)的行地址線和列地址線相連。根據(jù)布局需要，若干個(gè)信號(hào)選擇電路并排緊密排列形成信號(hào)選擇電路組。所述的測(cè)試單元由若干測(cè)試結(jié)構(gòu)組成，通過重疊擺放技術(shù)，測(cè)試單元縱向上擺放多個(gè)大小相同、層次不同、用于監(jiān)測(cè)半導(dǎo)體生產(chǎn)工藝缺陷的測(cè)試結(jié)構(gòu)，每個(gè)測(cè)試結(jié)構(gòu)與兩個(gè)或多個(gè)信號(hào)選擇電路相連(由測(cè)試結(jié)構(gòu)引腳個(gè)數(shù)決定)，因?yàn)槊總€(gè)測(cè)試結(jié)構(gòu)都需要有一個(gè)信號(hào)回路，當(dāng)一個(gè)兩端測(cè)試結(jié)構(gòu)的第一引腳對(duì)應(yīng)的信號(hào)選擇電路導(dǎo)通時(shí)，其第二引腳對(duì)應(yīng)的信號(hào)選擇電路也應(yīng)該導(dǎo)通，換句話說，一個(gè)行選信號(hào)和一個(gè)列選信號(hào)能唯一地導(dǎo)通一個(gè)兩端測(cè)試結(jié)構(gòu)對(duì)應(yīng)的兩個(gè)信號(hào)選擇電路。本發(fā)明放置在劃片槽內(nèi)的改進(jìn)型可尋址測(cè)試芯片的工作原理是采用了類似靜態(tài)記憶體芯片的周圍地址譯碼電路和重疊擺放式的測(cè)試單元。所述的每個(gè)測(cè)試單元縱向重疊擺放多個(gè)用于監(jiān)測(cè)半導(dǎo)體生產(chǎn)工藝缺陷的測(cè)試結(jié)構(gòu)，所述的周圍地址譯碼電路為每次測(cè)試唯一地確定一個(gè)測(cè)試結(jié)構(gòu)，測(cè)試信號(hào)通過尋址，進(jìn)入對(duì)應(yīng)的測(cè)試結(jié)構(gòu)進(jìn)行測(cè)量。該尋址方式就是在傳輸測(cè)試信號(hào)的信號(hào)線與測(cè)試結(jié)構(gòu)之間加入信號(hào)選擇電路作為開關(guān)電路，而周圍地址譯碼電路產(chǎn)生的行列選信號(hào)則用于控制該開關(guān)電路的導(dǎo)通或關(guān)斷，當(dāng)信號(hào)選擇電路兩輸入端連接的行地址線和列地址線，同時(shí)分別有高電平的行選信號(hào)和列選信號(hào)輸入通過時(shí)，信號(hào)選擇電路導(dǎo)通，測(cè)試信號(hào)方能進(jìn)入測(cè)試結(jié)構(gòu)進(jìn)行測(cè)量。測(cè)試芯片的頂層排布有若干 PAD，周圍地址譯碼電路的輸入端以及傳輸測(cè)試信號(hào)的信號(hào)線都需要連到相應(yīng)的PAD上，以便測(cè)量。優(yōu)選的技術(shù)方案中，所述的周圍地址譯碼電路采用二級(jí)譯碼，包含預(yù)譯碼器和二級(jí)譯碼器，能夠減少譯碼電路中晶體管的數(shù)目以及傳輸延遲。優(yōu)選的技術(shù)方案中，所述的測(cè)試單元包含有若干偽終端，所述的偽終端是測(cè)試單元中，人為設(shè)計(jì)的與信號(hào)選擇電路對(duì)應(yīng)的金屬塊。其設(shè)置在測(cè)試單元中每個(gè)測(cè)試結(jié)構(gòu)的每個(gè)引腳與對(duì)應(yīng)的信號(hào)選擇電路輸出端之間，一個(gè)偽終端對(duì)應(yīng)一個(gè)信號(hào)選擇電路，能使測(cè)試單元的設(shè)計(jì)與外圍信號(hào)選擇電路的設(shè)計(jì)分離，保證了外圍信號(hào)選擇電路的穩(wěn)定性，簡(jiǎn)化了繞線任務(wù)。優(yōu)選的技術(shù)方案中，所述的測(cè)試單元中相鄰的兩個(gè)測(cè)試結(jié)構(gòu)共用一個(gè)信號(hào)選擇電路，能有效節(jié)省測(cè)試芯片面積，提高芯片的面積利用率。優(yōu)選的技術(shù)方案中，所述的改進(jìn)型可尋址測(cè)試芯片采用長(zhǎng)條型的結(jié)構(gòu)布局放置于劃片槽內(nèi)，可節(jié)省芯片占據(jù)的位置空間，降低了大量的掩模費(fèi)用和成本。一種放置在劃片槽內(nèi)的改進(jìn)型可尋址測(cè)試芯片的制作方法，包括如下步驟(1)測(cè)試結(jié)構(gòu)版圖設(shè)計(jì)測(cè)試結(jié)構(gòu)的類型是由芯片的測(cè)試目的決定的，如果芯片的測(cè)試目的是測(cè)試生產(chǎn)線各個(gè)工藝模塊的缺陷率，則測(cè)試單元應(yīng)包含用于測(cè)試缺陷率的測(cè)試電路結(jié)構(gòu)；如果是OPC 和LITH0，則應(yīng)包含OPC和LITHO的測(cè)試版圖。(2)測(cè)試單元設(shè)計(jì)測(cè)試單元包含有若干測(cè)試結(jié)構(gòu)及偽終端，因此測(cè)試單元設(shè)計(jì)分三個(gè)步驟1.放置測(cè)試結(jié)構(gòu)選擇多個(gè)大小基本相同，層次不同的測(cè)試結(jié)構(gòu)，采用重疊擺放的方式，在測(cè)試單元縱向類似于搭積木一樣放置測(cè)試結(jié)構(gòu)。然而有些測(cè)試單元會(huì)與PAD重疊，而有些的測(cè)試單元?jiǎng)t位于PAD之間，位于PAD之間的測(cè)試單元理論上可以將測(cè)試結(jié)構(gòu)擺放到芯片頂層金屬所在的層，而與PAD重疊的測(cè)試單元?jiǎng)t受到PAD的限制，比如PAD占用了第五層金屬以上的層，那么這些測(cè)試單元只能放置占用第五層金屬以下的四層金屬層的測(cè)試結(jié)構(gòu)。實(shí)際中，為了使芯片的面積利用率得到提高，只需將PAD的底層金屬挖掉，PAD占據(jù)的區(qū)域也可以得到有效的利用。2.放置偽終端當(dāng)在測(cè)試單元中完成測(cè)試結(jié)構(gòu)的放置后，需要根據(jù)所有測(cè)試結(jié)構(gòu)引腳的數(shù)量來(lái)布置偽終端，嚴(yán)格來(lái)講，一個(gè)測(cè)試結(jié)構(gòu)引腳對(duì)應(yīng)一個(gè)偽終端。當(dāng)某一行地址線有高電平的行選信號(hào)流經(jīng)后，主要是通過列選信號(hào)來(lái)確定需要激活的偽終端(一個(gè)行選信號(hào)能確定一個(gè)測(cè)試單元中包含的所有測(cè)試結(jié)構(gòu)，一個(gè)列選信號(hào)則在這幾個(gè)測(cè)試結(jié)構(gòu)中選中一個(gè)，即導(dǎo)通選中的測(cè)試結(jié)構(gòu)所對(duì)應(yīng)的信號(hào)選擇電路)。實(shí)際中，為了節(jié)省測(cè)試芯片的面積， 可以讓一個(gè)測(cè)試單元中相鄰的兩個(gè)測(cè)試結(jié)構(gòu)共用一個(gè)偽終端(或信號(hào)選擇電路)。為了方便布線，偽終端會(huì)被放置在測(cè)試結(jié)構(gòu)的左右兩邊。3.對(duì)測(cè)試結(jié)構(gòu)和偽終端進(jìn)行布線由于偽終端放置在測(cè)試結(jié)構(gòu)的左右兩邊，增加了布線的靈活性。對(duì)于尺寸較大的測(cè)試結(jié)構(gòu)，可以采取穿越式的布線方式，即測(cè)試結(jié)構(gòu)的引腳通過左右兩排偽終端與外圍信號(hào)選擇電路相連；當(dāng)測(cè)試結(jié)構(gòu)尺寸較小時(shí)，可以采取單排式的布線方式，即測(cè)試結(jié)構(gòu)的引腳通過同一排的偽終端與外圍信號(hào)選擇電路相連。因此，通過對(duì)測(cè)試結(jié)構(gòu)和偽終端靈活的布局、布線，可以避免復(fù)雜的走線問題。(3)信號(hào)選擇電路設(shè)計(jì)測(cè)試單元設(shè)計(jì)階段已經(jīng)確定了偽終端的個(gè)數(shù)，由于偽終端的個(gè)數(shù)與信號(hào)選擇電路的個(gè)數(shù)是相同的，因此，每個(gè)測(cè)試單元周圍的信號(hào)選擇電路的個(gè)數(shù)也就能確定了，并與偽終端一一對(duì)應(yīng)緊密放置成雙排結(jié)構(gòu)，形成雙排信號(hào)選擇電路組。同時(shí)雙排電路組中每個(gè)信號(hào)選擇電路的間距應(yīng)與對(duì)應(yīng)的每個(gè)偽終端的間距相同，以便與對(duì)應(yīng)的測(cè)試單元整合時(shí)，偽終端和信號(hào)選擇電路輸出端可以直接相連。最后，將設(shè)計(jì)好的測(cè)試單元放置于兩排信號(hào)選擇電路組之間，并將信號(hào)選擇電路與測(cè)試單元整合在一起，稱之為單元結(jié)構(gòu)。(4)譯碼電路設(shè)計(jì)
測(cè)試芯片的譯碼電路和記憶體芯片的譯碼電路相似，其主要組成部分為行地址譯碼電路和列地址譯碼電路。行列地址譯碼電路實(shí)際上是一般的組合邏輯電路，其地址位個(gè)數(shù)的多少?zèng)Q定了整個(gè)測(cè)試芯片中可控制的信號(hào)選擇電路個(gè)數(shù)的多少。比如譯碼電路的輸入端與(m+n)個(gè)PAD相連，m作為行地址位個(gè)數(shù)，η作為列地址位個(gè)數(shù)，其輸出端就由2m條行地址線和2n+l條列地址線組成，任一條行地址線可以連接有2n+l個(gè)信號(hào)選擇電路，每條行地址線連有的2n+l個(gè)信號(hào)選擇電路分別與2n+l條列地址線一一連接，因此，任一條列地址線可以連接有2m個(gè)信號(hào)選擇電路，譯碼電路最多能控制(2mXQn+l))個(gè)信號(hào)選擇電路。為了減少譯碼電路中晶體管的數(shù)目以及傳輸延遲，往往采用二級(jí)譯碼。(5)整合測(cè)試芯片完成了單元結(jié)構(gòu)和譯碼電路的設(shè)計(jì)后，需要對(duì)其進(jìn)行布局。測(cè)試芯片是放置于劃片槽內(nèi)的，因此，采用短程測(cè)試芯片的長(zhǎng)條型布局方式；接著，完成譯碼電路的輸出端與單元結(jié)構(gòu)中的信號(hào)選擇電路的布線，就基本完成了整個(gè)測(cè)試芯片的設(shè)計(jì)。最后在芯片之上放置指定個(gè)數(shù)的PAD，并將譯碼電路的輸入端以及傳輸測(cè)試信號(hào)的信號(hào)線連接到相應(yīng)的PAD 上。(6)測(cè)試芯片的測(cè)量生產(chǎn)完成之后，要對(duì)測(cè)試芯片中的測(cè)試結(jié)構(gòu)進(jìn)行測(cè)量，探針直接打到作為地址位的PAD上，探針不需要進(jìn)行移動(dòng)，只需要進(jìn)行信號(hào)的順序變化，每次測(cè)量選中一個(gè)測(cè)試結(jié)構(gòu)，然后在作為信號(hào)線的PAD上輸入在短程測(cè)試芯片測(cè)量時(shí)相同的測(cè)試信號(hào)，就能獲得測(cè)量的數(shù)據(jù)。被閑置掉的測(cè)試單元或結(jié)構(gòu)可以跳過測(cè)量，不同測(cè)試結(jié)構(gòu)測(cè)得屬于同一個(gè)測(cè)試單元的數(shù)據(jù)要存儲(chǔ)到一起。本發(fā)明放置在劃片槽內(nèi)的改進(jìn)型可尋址測(cè)試芯片具有以下優(yōu)點(diǎn)(1)通過在測(cè)試單元內(nèi)對(duì)測(cè)試結(jié)構(gòu)進(jìn)行重疊擺放的方式，可以有效地縮小測(cè)試芯片的面積，提高芯片的面積利用率。(2)通過引入偽終端，可以使信號(hào)選擇電路與測(cè)試單元得以分離，使測(cè)試單元的布線獨(dú)立于外圍信號(hào)選擇電路，這既保證了外圍信號(hào)選擇電路的穩(wěn)定性，同時(shí)也降低了測(cè)試單元布線的難度。(3)通過將偽終端與信號(hào)選擇電路放置成雙排結(jié)構(gòu)，可以產(chǎn)生很多不同的布線方法，能使測(cè)試芯片適應(yīng)于各種不同的測(cè)試結(jié)構(gòu)，使規(guī)劃走線更加輕松、靈活。(4)通過讓同個(gè)測(cè)試單元中相鄰的兩個(gè)測(cè)試結(jié)構(gòu)共用一個(gè)信號(hào)選擇電路的方式， 能有效節(jié)省測(cè)試芯片面積，提高芯片的面積利用率。(5)本發(fā)明測(cè)試芯片通過采用長(zhǎng)條型的結(jié)構(gòu)布局放置于劃片槽內(nèi)，可節(jié)省芯片占據(jù)的位置空間，降低了大量的掩模費(fèi)用和成本。


圖1是普通可尋址測(cè)試芯片原理示意圖。圖2是本發(fā)明測(cè)試芯片原理示意圖。圖3是本發(fā)明測(cè)試芯片的制作方法流程示意圖。圖4是via-chain測(cè)試結(jié)構(gòu)示意圖。圖5是combsnake測(cè)試結(jié)構(gòu)示意圖。
圖6是本發(fā)明測(cè)試芯片的測(cè)試單元示意圖。圖7是基于3個(gè)列地址位控制的由4個(gè)via-chain結(jié)構(gòu)組成的測(cè)試單元示意圖。圖8是基于2個(gè)測(cè)試單元合并的由4個(gè)combsnake結(jié)構(gòu)組成的測(cè)試單元示意圖。圖9是基于測(cè)試結(jié)構(gòu)單排式布線的測(cè)試單元示意圖。圖10是本發(fā)明測(cè)試芯片的信號(hào)選擇電路示意圖。圖11是雙排信號(hào)選擇電路組布局示意圖。圖12是測(cè)試單元與周圍電路整合后的單元結(jié)構(gòu)示意圖。圖13是本發(fā)明測(cè)試芯片外觀示意圖。圖中1-偽終端2-測(cè)試結(jié)構(gòu)引腳與偽終端的互連線3-通過重疊擺放的測(cè)試結(jié)構(gòu) 4-行列地址信號(hào)線與測(cè)試信號(hào)線5-信號(hào)選擇電路組
具體實(shí)施例方式為了更為具體地描述本發(fā)明，下面結(jié)合附圖及具體實(shí)施方式
對(duì)本發(fā)明的技術(shù)方案和制作方法進(jìn)行詳細(xì)說明。如圖2所示，一種放置在劃片槽內(nèi)的改進(jìn)型可尋址測(cè)試芯片，包括用于產(chǎn)生輸出行列選信號(hào)的周圍地址譯碼電路、若干用于控制測(cè)試信號(hào)進(jìn)入測(cè)試結(jié)構(gòu)的信號(hào)選擇電路組和若干用于放置測(cè)試結(jié)構(gòu)的測(cè)試單元。如圖3所示，一種放置在劃片槽內(nèi)的改進(jìn)型可尋址測(cè)試芯片的制作方法包括如下步驟(1)測(cè)試結(jié)構(gòu)版圖設(shè)計(jì)測(cè)試結(jié)構(gòu)的類型是由芯片的測(cè)試目的決定的，如果芯片的測(cè)試目的是測(cè)試生產(chǎn)線各個(gè)工藝模塊的缺陷率，則測(cè)試單元應(yīng)包含用于測(cè)試缺陷率的測(cè)試電路結(jié)構(gòu)；如果是OPC 和LITH0，則應(yīng)包含OPC和LITHO的測(cè)試版圖。如圖4所示，以via-chain為例的測(cè)試結(jié)構(gòu)，是用于測(cè)量單一電特性的二端測(cè)試結(jié)構(gòu)。如圖5所示，以combsnake為例的測(cè)試結(jié)構(gòu)，是用于測(cè)量多種電特性的多端測(cè)試結(jié)構(gòu)，它可以進(jìn)行短路測(cè)試，也可以進(jìn)行斷路測(cè)試。本發(fā)明改進(jìn)型的測(cè)試芯片即適用于二端測(cè)試結(jié)構(gòu)測(cè)量，也適用于多端測(cè)試結(jié)構(gòu)測(cè)量。(2)測(cè)試單元設(shè)計(jì)如圖6所示，測(cè)試單元由若干測(cè)試結(jié)構(gòu)和若干偽終端組成，通過重疊擺放技術(shù)，測(cè)試單元縱向上擺放多個(gè)大小相同、層次不同、用于監(jiān)測(cè)半導(dǎo)體生產(chǎn)工藝缺陷的測(cè)試結(jié)構(gòu)， 每個(gè)測(cè)試結(jié)構(gòu)與兩個(gè)或多個(gè)信號(hào)選擇電路相連(由測(cè)試結(jié)構(gòu)引腳個(gè)數(shù)決定)，因?yàn)槊總€(gè)測(cè)試結(jié)構(gòu)都需要有一個(gè)信號(hào)回路，當(dāng)一個(gè)兩端測(cè)試結(jié)構(gòu)的第一引腳對(duì)應(yīng)的信號(hào)選擇電路導(dǎo)通時(shí)，其第二引腳對(duì)應(yīng)的信號(hào)選擇電路也應(yīng)該導(dǎo)通；偽終端設(shè)置在測(cè)試單元中每個(gè)測(cè)試結(jié)構(gòu)的每個(gè)引腳與對(duì)應(yīng)信號(hào)選擇電路輸出端之間，一個(gè)偽終端對(duì)應(yīng)一個(gè)信號(hào)選擇電路。如圖7所示，以一個(gè)由四個(gè)via-chain結(jié)構(gòu)組成的測(cè)試單元為例，完成了測(cè)試結(jié)構(gòu)版圖的設(shè)計(jì)后，將四個(gè)大小基本相同、層次不同、用于監(jiān)測(cè)半導(dǎo)體生產(chǎn)工藝缺陷的 via-chain測(cè)試結(jié)構(gòu)3，采用重疊擺放的方式，在測(cè)試單元縱向類似于搭積木一樣放置測(cè)試結(jié)構(gòu)3。然而，有些測(cè)試單元會(huì)與PAD重疊，而有些的測(cè)試單元?jiǎng)t位于PAD之間，位于PAD 之間的測(cè)試單元理論上可以將測(cè)試結(jié)構(gòu)擺放到芯片頂層金屬所在的層，而與PAD重疊的測(cè)試單元?jiǎng)t受到PAD的限制，比如PAD占用了第五層金屬以上的層，那么這些測(cè)試單元只能放置占用第五層金屬以下的四層金屬層的測(cè)試結(jié)構(gòu)。實(shí)際中，為了使芯片的面積利用率得到提高，只需將PAD的底層金屬挖掉，PAD占據(jù)的區(qū)域也可以得到有效的利用。當(dāng)在測(cè)試單元中完成測(cè)試結(jié)構(gòu)的放置后，需要根據(jù)所有測(cè)試結(jié)構(gòu)引腳的數(shù)量來(lái)布置偽終端，嚴(yán)格來(lái)講，一個(gè)測(cè)試結(jié)構(gòu)引腳對(duì)應(yīng)一個(gè)偽終端。當(dāng)某一行地址線有行選信號(hào)流經(jīng)后，主要是通過列選信號(hào)來(lái)確定需要激活的偽終端(一個(gè)行選信號(hào)能確定一個(gè)測(cè)試單元中包含的所有測(cè)試結(jié)構(gòu)，一個(gè)列選信號(hào)則在這幾個(gè)測(cè)試結(jié)構(gòu)中選中一個(gè)，即導(dǎo)通選中的測(cè)試結(jié)構(gòu)所對(duì)應(yīng)的信號(hào)選擇電路)。實(shí)際中，為了節(jié)省測(cè)試芯片的面積，可以讓一個(gè)測(cè)試單元中相鄰的兩個(gè)測(cè)試結(jié)構(gòu)共用一個(gè)偽終端(或信號(hào)選擇電路)，為了方便布線，偽終端會(huì)被放置在測(cè)試結(jié)構(gòu)的左右兩邊。如圖7所示，以一個(gè)由三個(gè)列地址位控制的測(cè)試單元為例，在這個(gè)單元中，行地址線相同，三個(gè)列地址位最多可以控制九個(gè)偽終端1，對(duì)于四個(gè)二端測(cè)試結(jié)構(gòu)3的via-chain， 最多需要八個(gè)偽終端1，所以當(dāng)行選信號(hào)確定該單元中的四個(gè)測(cè)試結(jié)構(gòu)3后，列選信號(hào)能控制信號(hào)選擇電路導(dǎo)通四個(gè)測(cè)試結(jié)構(gòu)3中任意一個(gè)。但當(dāng)測(cè)試結(jié)構(gòu)為多端測(cè)試結(jié)構(gòu)，或測(cè)試單元中測(cè)試結(jié)構(gòu)的個(gè)數(shù)較多，導(dǎo)致總的引腳數(shù)較多，僅僅通過九個(gè)信號(hào)選擇電路是無(wú)法控制導(dǎo)通每個(gè)測(cè)試結(jié)構(gòu)。如圖8所示，以一個(gè)由四個(gè)combsnake測(cè)試結(jié)構(gòu)組成的測(cè)試單元為例，comb snake 是一個(gè)四端測(cè)試結(jié)構(gòu)3，所以要控制導(dǎo)通測(cè)試單元中的任一測(cè)試結(jié)構(gòu)3，最多需要十六個(gè)信號(hào)選擇電路，最少需要十三個(gè)信號(hào)選擇電路(相鄰測(cè)試結(jié)構(gòu)3共用一個(gè)信號(hào)選擇電路)，僅使用三個(gè)列地址位是無(wú)法完成任務(wù)的，這時(shí)，可以將兩個(gè)基本單元合并成一個(gè)較大的測(cè)試單元。如圖8所示的測(cè)試單元有十八個(gè)偽終端1，它就是由兩個(gè)小的測(cè)試單元合并而成，上下兩部分的測(cè)試單元的行地址線是不同的，比如下半部分行地址線是1，上半部分行地址線是2，結(jié)合三個(gè)列地址位，可以控制十八個(gè)偽終端1。因此，當(dāng)一個(gè)測(cè)試單元的引腳數(shù)較多時(shí)，單靠幾個(gè)列地址位無(wú)法控制導(dǎo)通每個(gè)測(cè)試結(jié)構(gòu)，都可以采用這種方法進(jìn)行擴(kuò)展。測(cè)試結(jié)構(gòu)與偽終端的布線方式由測(cè)試結(jié)構(gòu)的大小決定。如圖7、8所示，當(dāng)測(cè)試結(jié)構(gòu)3較大時(shí)，采用穿越式的布線方式，即測(cè)試結(jié)構(gòu)3的引腳通過左右兩排偽終端1與外圍信號(hào)選擇電路相連。如圖9所示，當(dāng)測(cè)試結(jié)構(gòu)3較小時(shí)，這時(shí)可以采用單排式的布線方法，即將測(cè)試結(jié)構(gòu)3的引腳連于較近的一排偽終端1上。因此，對(duì)于不同的測(cè)試結(jié)構(gòu)，選擇不同的布線方式，可以使布線規(guī)劃更加合理，避免了復(fù)雜的走線問題，同時(shí)使用EDA工具進(jìn)行自動(dòng)布線，可以很好的保證布通率。(3)信號(hào)選擇電路的設(shè)計(jì)信號(hào)選擇電路是用于控制測(cè)試信號(hào)進(jìn)入測(cè)試結(jié)構(gòu)的開關(guān)電路，如圖10所示，其由一個(gè)與門和兩個(gè)NMOS管構(gòu)成，信號(hào)選擇電路的輸出端與第一 NMOS管的一端和第二 NMOS管的一端相連，第一 NMOS管的另端和第二 NMOS管的另端分別與對(duì)應(yīng)的傳輸測(cè)試信號(hào)的信號(hào)線相連，與門的輸出端與第一 NMOS管的柵極和第二 NMOS管的柵極相連，與門的兩個(gè)輸入端分別接對(duì)應(yīng)的行地址線和列地址線。由于每個(gè)測(cè)試單元由多個(gè)測(cè)試結(jié)構(gòu)構(gòu)成，所以每個(gè)測(cè)試單元需要通過與多個(gè)信號(hào)選擇電路相連，為了布線的靈活線，若干信號(hào)選擇電路布置于測(cè)試單元左右兩邊，并緊密排列形成雙排信號(hào)選擇電路組。測(cè)試單元設(shè)計(jì)階段已經(jīng)確定了偽終端的個(gè)數(shù)，由于偽終端的個(gè)數(shù)與信號(hào)選擇電路的個(gè)數(shù)是相同的，因此，每個(gè)測(cè)試單元周圍的信號(hào)選擇電路的個(gè)數(shù)也就能確定了。如圖11 所示，信號(hào)選擇電路5緊密排列，構(gòu)成雙排信號(hào)選擇電路組，分布于測(cè)試單元的兩邊，同時(shí)雙排電路組中每個(gè)信號(hào)選擇電路5的間距應(yīng)與對(duì)應(yīng)的每個(gè)偽終端1的間距相同，以便與對(duì)應(yīng)的測(cè)試單元整合時(shí)，偽終端1和信號(hào)選擇電路5輸出端可以直接相連。當(dāng)完成了測(cè)試單元外圍信號(hào)選擇電路5的布局之后，就可以與對(duì)應(yīng)的測(cè)試單元整合到一起。如圖12所示， 當(dāng)將測(cè)試單元放置于信號(hào)選擇電路組之間時(shí)，偽終端1會(huì)與對(duì)應(yīng)的信號(hào)選擇電路5輸出端連接，從而整合成一單元結(jié)構(gòu)。(4)譯碼電路的設(shè)計(jì)周圍地址譯碼電路用于產(chǎn)生輸出行選信號(hào)和列選信號(hào)，為每次測(cè)試唯一地確定一個(gè)測(cè)試結(jié)構(gòu)，其由行地址譯碼電路和列地址譯碼電路組成。行地址譯碼電路的輸入端與m 個(gè)PAD行地址位相連，其輸出端由2m條行地址線組成，列地址譯碼電路的輸入端與η個(gè)PAD 列地址位相連，其輸出端由2n+l條列地址線組成，任一條行地址線可以連接有2n+l個(gè)信號(hào)選擇電路，每條行地址線連有的2n+l個(gè)信號(hào)選擇電路分別與2n+l條列地址線一一連接，因此，任一條列地址線可以連接有2m個(gè)信號(hào)選擇電路，m和η為自然數(shù)。綜上可知，測(cè)試芯片的譯碼電路和記憶體芯片的譯碼電路相似，行列地址譯碼電路實(shí)際上是一般的組合邏輯電路，其地址位個(gè)數(shù)的多少?zèng)Q定了整個(gè)測(cè)試芯片中可控制的信號(hào)選擇電路個(gè)數(shù)的多少。比如譯碼電路的輸入端與六個(gè)PAD相連，三作為行地址位個(gè)數(shù)， 三作為列地址位個(gè)數(shù)，其輸出端就由八條行地址線和九條列地址線組成，任一條行地址線可以連接有九個(gè)信號(hào)選擇電路，每條行地址線連有的九個(gè)信號(hào)選擇電路分別與九條列地址線一一連接，因此，任一條列地址線可以連接有八個(gè)信號(hào)選擇電路，譯碼電路最多能控制七十二個(gè)信號(hào)選擇電路。為了減少譯碼電路中晶體管的數(shù)目以及傳輸延遲，往往采用二級(jí)譯碼。(5)將各單元整合成測(cè)試芯片完成了單元結(jié)構(gòu)和譯碼電路的設(shè)計(jì)后，需要對(duì)其進(jìn)行布局。測(cè)試芯片是放置于劃片槽內(nèi)的，因此，如圖13所示，一般采用短程測(cè)試芯片的長(zhǎng)條型布局方式；接著，完成譯碼電路的輸出端與單元結(jié)構(gòu)中的信號(hào)選擇電路的布線，就基本完成了整個(gè)測(cè)試芯片的設(shè)計(jì)。 最后在芯片之上放置指定個(gè)數(shù)的PAD (PAD的個(gè)數(shù)=行地址位數(shù)+列地址位數(shù)+測(cè)試信號(hào)線條數(shù))，并將譯碼電路的輸入端以及傳輸測(cè)試信號(hào)的信號(hào)線連接到相應(yīng)的PAD上。(6)測(cè)試芯片的測(cè)量生產(chǎn)完成之后，要對(duì)測(cè)試芯片中的測(cè)試結(jié)構(gòu)進(jìn)行測(cè)量，探針直接打到作為地址位的PAD上，探針不需要進(jìn)行移動(dòng)，只需要進(jìn)行信號(hào)的順序變化，每次測(cè)量選中一個(gè)測(cè)試結(jié)構(gòu)，然后在作為信號(hào)線的PAD上輸入在短程測(cè)試芯片測(cè)量時(shí)相同的測(cè)試信號(hào)，就能獲得測(cè)量的數(shù)據(jù)。被閑置掉的測(cè)試單元或結(jié)構(gòu)可以跳過測(cè)量，不同測(cè)試結(jié)構(gòu)測(cè)得屬于同一個(gè)測(cè)試單元的數(shù)據(jù)要存儲(chǔ)到一起。
權(quán)利要求
1.一種放置在劃片槽內(nèi)的改進(jìn)型可尋址測(cè)試芯片，包括周圍地址譯碼電路、若干信號(hào)選擇電路和若干測(cè)試單元，其特征在于所述的信號(hào)選擇電路是用于控制測(cè)試信號(hào)進(jìn)入測(cè)試結(jié)構(gòu)的開關(guān)電路，其由與門、第一 NMOS管和第二 NMOS管構(gòu)成，所述的第一 NMOS管的一端與第二 NMOS管的一端和信號(hào)選擇電路的輸出端相連，第一 NMOS管的另端和第二 NMOS管的另端分別與對(duì)應(yīng)的傳輸測(cè)試信號(hào)的信號(hào)線相連，所述與門的輸出端與第一 NMOS管的柵極和第二 NMOS管的柵極相連，與門的兩個(gè)輸入端分別與對(duì)應(yīng)的行地址線和列地址線相連；所述的測(cè)試單元由若干測(cè)試結(jié)構(gòu)組成，所述的若干個(gè)測(cè)試結(jié)構(gòu)沿縱向重疊擺放，每個(gè)測(cè)試結(jié)構(gòu)與兩個(gè)或多個(gè)信號(hào)選擇電路相連，其個(gè)數(shù)由測(cè)試結(jié)構(gòu)引腳個(gè)數(shù)決定。
2.根據(jù)權(quán)利要求1所述的放置在劃片槽內(nèi)的改進(jìn)型可尋址測(cè)試芯片，其特征在于所述的周圍地址譯碼電路采用二級(jí)譯碼，包含預(yù)譯碼器和二級(jí)譯碼器。
3.根據(jù)權(quán)利要求1所述的放置在劃片槽內(nèi)的改進(jìn)型可尋址測(cè)試芯片，其特征在于所述的測(cè)試單元包含有若干偽終端，其設(shè)置在測(cè)試單元中每個(gè)測(cè)試結(jié)構(gòu)的每個(gè)引腳與對(duì)應(yīng)的信號(hào)選擇電路輸出端之間。
4.根據(jù)權(quán)利要求1所述的放置在劃片槽內(nèi)的改進(jìn)型可尋址測(cè)試芯片，其特征在于所述的測(cè)試芯片采用長(zhǎng)條型的結(jié)構(gòu)布局放置于劃片槽內(nèi)。
5.一種放置在劃片槽內(nèi)的改進(jìn)型可尋址測(cè)試芯片的制作方法，包括如下步驟(1)根據(jù)芯片的測(cè)試目的，設(shè)計(jì)出與測(cè)試目的對(duì)應(yīng)的測(cè)試結(jié)構(gòu)版圖；(2)將測(cè)試結(jié)構(gòu)沿縱向重疊擺放于測(cè)試單元中，將偽終端設(shè)置在測(cè)試結(jié)構(gòu)的左右兩邊， 最后對(duì)測(cè)試結(jié)構(gòu)和偽終端進(jìn)行布線，完成測(cè)試單元的設(shè)計(jì)；(3)根據(jù)測(cè)試單元中的偽終端個(gè)數(shù)，確定信號(hào)選擇電路的個(gè)數(shù)，并與偽終端一一對(duì)應(yīng)并排緊密排列形成信號(hào)選擇電路組，安置在測(cè)試單元的左右兩邊，與測(cè)試單元整合成單元結(jié)構(gòu)；(4)設(shè)計(jì)出與靜態(tài)記憶體芯片譯碼電路相同的地址譯碼電路；(5)對(duì)測(cè)試芯片進(jìn)行整合，將單元結(jié)構(gòu)與譯碼電路排列成單排的長(zhǎng)條形結(jié)構(gòu)，并完成對(duì)每個(gè)信號(hào)選擇電路與對(duì)應(yīng)的行列地址線和信號(hào)線的連線；(6)對(duì)測(cè)試芯片進(jìn)行測(cè)量。
6.根據(jù)權(quán)利要求5所述的放置在劃片槽內(nèi)的改進(jìn)型可尋址測(cè)試芯片的制作方法，其特征在于所述的測(cè)試單元中相鄰的兩個(gè)測(cè)試結(jié)構(gòu)共用一個(gè)信號(hào)選擇電路。
7.根據(jù)權(quán)利要求5所述的放置在劃片槽內(nèi)的改進(jìn)型可尋址測(cè)試芯片的制作方法，其特征在于所述的測(cè)試結(jié)構(gòu)與偽終端采用穿越式和單排式的布線方式進(jìn)行連線。
8.根據(jù)權(quán)利要求5所述的放置在劃片槽內(nèi)的改進(jìn)型可尋址測(cè)試芯片的制作方法，其特征在于所述的信號(hào)選擇電路和偽終端的布局采用雙排結(jié)構(gòu)，若干個(gè)信號(hào)選擇電路緊密排列形成雙排信號(hào)選擇電路組。
全文摘要
本發(fā)明公開了一種放置在劃片槽內(nèi)的改進(jìn)型可尋址測(cè)試芯片，包括用于產(chǎn)生輸出行列選信號(hào)的周圍地址譯碼電路、若干用于控制測(cè)試信號(hào)進(jìn)入測(cè)試結(jié)構(gòu)的信號(hào)選擇電路組和若干用于放置測(cè)試結(jié)構(gòu)的測(cè)試單元。本發(fā)明還公開了一種放置在劃片槽內(nèi)的改進(jìn)型可尋址測(cè)試芯片的制作方法，包括如下步驟(1)測(cè)試結(jié)構(gòu)版圖設(shè)計(jì)；(2)測(cè)試單元設(shè)計(jì)；(3)信號(hào)選擇電路設(shè)計(jì)；(4)譯碼電路設(shè)計(jì)；(5)整合測(cè)試芯片；(6)測(cè)試芯片的測(cè)量。本發(fā)明測(cè)試芯片通過對(duì)測(cè)試結(jié)構(gòu)進(jìn)行重疊擺放的方式，縮小了測(cè)試芯片的面積，提高了芯片的面積利用率，使測(cè)試芯片能放置于劃片槽內(nèi)，并適用于多端測(cè)試結(jié)構(gòu)。
文檔編號(hào)H01L23/544GK102176440SQ201010586449
公開日2011年9月7日 申請(qǐng)日期2010年12月14日 優(yōu)先權(quán)日2010年12月14日
發(fā)明者嚴(yán)曉浪, 史崢, 潘偉偉, 邵康鵬, 鄭勇軍 申請(qǐng)人:浙江大學(xué)