專利名稱：一種垂直型nrom存儲結(jié)構(gòu)及其制備方法
技術(shù)領(lǐng)域：
本發(fā)明涉及微電子器件及存儲器技術(shù)領(lǐng)域，尤其涉及以一種垂直型NROM存儲結(jié)構(gòu)及其制備方法。
背景技術(shù)：
當今GB規(guī)模的浮柵型快閃存儲單元的特征尺寸已縮小到65nm以下的納米尺度， 已產(chǎn)生一系列的科學(xué)問題及高壓操作、可靠性下降、浮柵交叉耦合等技術(shù)瓶頸待以解決，并正面臨著及如何持續(xù)縮小化及高密度化的嚴峻挑戰(zhàn)。由于浮柵型快閃存儲器將電荷存儲在單個存儲節(jié)點(浮柵)上，隧道氧化層中的任何一個缺陷就足以造成電荷的大量泄漏，一般認為浮柵結(jié)構(gòu)中隧道氧化層是阻礙其尺寸縮小的關(guān)鍵因素；另外高壓操作的特點及高可靠的要求還將引起小尺寸效應(yīng)、漏電增加、編程效率下降、可靠性退化及浮柵耦合效應(yīng)等眾多新的器件物理問題和技術(shù)限制，其尺寸如何持續(xù)縮小正面臨著嚴峻的挑戰(zhàn)。新一代非揮發(fā)性半導(dǎo)體存儲器技術(shù)將朝著小尺寸、低電壓、高密度、低功耗、低成本、薄膜化和系統(tǒng)集成等方向發(fā)展?；谙葳寤蛄孔于宕鎯υ淼碾姾煞@型技術(shù)(CTM Charge Trapping Memory)由于其多方面的優(yōu)勢近幾年來受到廣泛重視，將成為45nm以下節(jié)點CMOS前端工藝兼容非揮發(fā)存儲技術(shù)的主流發(fā)展方向。電荷陷阱存儲器件的基本結(jié)構(gòu)如圖1所示。近年來，Saifun，AMD,Sony, Sumsung, Macronix 和 Motorola 等公司及一些研究機構(gòu)對電荷俘獲型存儲器技術(shù)進行了大量的研究，并將其作為下一代非揮發(fā)性存儲器技術(shù)發(fā)展的主要方向。其中，飛索半導(dǎo)體(Spansion)于2007年量產(chǎn)了基于Mirror Bit技術(shù)的IG NROM 存儲芯片，迅速占領(lǐng)了相當?shù)氖袌龇蓊~。由于該技術(shù)可以實現(xiàn)在1個存儲單元中實現(xiàn)2-bit 的數(shù)據(jù)存儲，可以在不增加芯片面積的前提下成倍提高集成密度，所以被廣泛認為是一種重要而具有很大發(fā)展?jié)摿Φ募夹g(shù)。圖2為NROM器件的結(jié)構(gòu)示意圖。由于分離陷阱存儲的特點，可以將電子分別存儲在靠近源端和漏端氮化硅材料中，在同一個器件的左右兩端分別實現(xiàn)一位數(shù)據(jù)的存儲(所以稱為Mirror Bit技術(shù))。NROM技術(shù)中多值存儲方案的應(yīng)用和陣列設(shè)計可以很大程度提高存儲密度。NROM器件的陣列示意圖如圖3所示。但是，隨著器件尺寸的進一步縮小，NROM技術(shù)也將面臨挑戰(zhàn)。原因是其左右兩端所存儲的電子實際上分布在靠近源端或者漏端大約30nm的區(qū)域中，因此，如器件的柵長小于60nm，兩位數(shù)據(jù)將無法分辨，失去其多位存儲的優(yōu)勢。另一方面，由于在NROM器件保持和重復(fù)擦寫的過程中，都存在電子的橫向遷移和再分布，出于對器件可靠性的考慮，源漏兩端所存的數(shù)據(jù)亦需要一定距離OOnm以上)的物理隔離。所以綜合考慮器件各方面性能的要求，NROM器件的尺寸很難降低到80nm以下。基于上述考慮，本專利指出一種垂直溝道的NROM器件及其制備方法。該方案在連續(xù)的存儲介質(zhì)薄膜中引入了隔離介質(zhì)，有效解決了兩位數(shù)據(jù)之間的串擾問題，同時，為了進一步縮小器件尺寸，提高集成密度，本發(fā)明采用了垂直溝道結(jié)構(gòu)。基于本發(fā)明所指出的結(jié)構(gòu)，可以在一個存儲單元中實現(xiàn)4-bit數(shù)據(jù)的存儲。

發(fā)明內(nèi)容
(一)要解決的技術(shù)問題針對NROM技術(shù)進一步發(fā)展將面臨的兩數(shù)據(jù)位之間存在的串擾問題，本發(fā)明的主要目的在于提供一種制造工藝簡單、制造成本低、可以進一步提高集成密度的垂直型NROM 存儲結(jié)構(gòu)及其制備方法。同時，本發(fā)明指出的結(jié)構(gòu)可以克服前文所述的NROM器件中兩Bit 數(shù)據(jù)相互串擾的問題，將NROM技術(shù)向更高技術(shù)節(jié)點推進。(二)技術(shù)方案為達到上述目的，本發(fā)明提供了一種垂直型NROM存儲結(jié)構(gòu)，包括硅襯底；位于硅襯底表面的淺槽隔離區(qū)；位于硅襯底表面，被淺槽隔離區(qū)包圍的漏極；位于漏極上方的豎直溝道；位于豎直溝道上端，被隔離介質(zhì)包圍的漏極區(qū)域；形成于豎直溝道表面的存儲功能層堆棧結(jié)構(gòu)；在溝道表面分隔存儲功能層堆棧結(jié)構(gòu)的隔離介質(zhì)層；以及柵電極。上述方案中，所述豎直溝道由沿垂直方向的多晶硅材料構(gòu)成，所述存儲功能層堆棧結(jié)構(gòu)由隧穿層、俘獲層和阻塞層堆疊構(gòu)成，且沿豎直溝道與所述隔離介質(zhì)層表面堆疊，并在豎直溝道表面處被隔離介質(zhì)層分隔為4段。上述方案中，該結(jié)構(gòu)的一個存儲單元在被分隔開的4段俘獲層薄膜中實現(xiàn)4-bit 數(shù)據(jù)的存儲。上述方案中，該結(jié)構(gòu)采用溝道熱電子注入機制進行編程，采用FN隧穿或者帶帶熱空穴隧穿機制進行擦除。為達到上述目的，本發(fā)明還提供了一種制備垂直型NROM存儲結(jié)構(gòu)的方法，該方法包括A、在硅襯底上形成淺槽隔離區(qū)域；B、在硅襯底上的依次交替淀積第一介質(zhì)材料和第二介質(zhì)材料，并刻蝕圖形化，形成堆棧結(jié)構(gòu)；C、介質(zhì)刻蝕，在特定區(qū)域露出硅襯底，并進行N型注入形成漏極埋層；D、多晶硅填充，形成豎直溝道；E、選擇性刻蝕，去除第一介質(zhì)材料，并在多晶硅溝道表面依次淀積隧穿層、俘獲層和阻塞層材料，形成存儲功能層堆棧結(jié)構(gòu)；F、淀積導(dǎo)體材料，并圖形化刻蝕，形成柵電極；G、離子注入，并退火處理，形成器件源極。上述方案中，步驟D中所述多晶硅填充，采用CVD或者PVD方式淀積形成，或者采用分子束外延的方式形成。上述方案中，步驟E中所述選擇性刻蝕，對第一介質(zhì)材料和第二介質(zhì)材料具有高選擇刻蝕比，第一介質(zhì)材料和第二介質(zhì)材料為Si02、Si3N4、Hf02、SiON或高介電常數(shù)材料。上述方案中，步驟E中所述隧穿層材料為5丨02、!1 )2、&02或!^5丨0，或者采用SiO2/ 高介電常數(shù)堆疊進行能帶調(diào)制的復(fù)合隧穿勢壘結(jié)構(gòu)。上述方案中，步驟E中所述俘獲層材料為Si3N4、HfO2, ZrO2, HfON或SiON，或者采用Si3N4/高介電常數(shù)堆疊進行能帶調(diào)制的俘獲層結(jié)構(gòu)。上述方案中，步驟E中所述阻塞層材料為Si02、A1203、HfAW或HfSiO，或者采用 SiO2/高介電常數(shù)堆疊進行能帶調(diào)制的阻塞層結(jié)構(gòu)。上述方案中，步驟F中所述柵電極采用多晶硅電極或者金屬電極，該金屬電極為 Ag、Au、Cu、W、Ti、Pt、Ru、TiN、WN g TaN。上述方案中，步驟E中所述隧穿層、俘獲層和阻塞層堆疊結(jié)構(gòu)具有合理的厚度及能帶匹配結(jié)構(gòu)，以獲得優(yōu)良的存儲性能；所述隧穿層厚度為2nm至lOnm，俘獲層厚度為4nm 至10nm，阻塞層厚度為IOnm至20nm。(三)有益效果從上述技術(shù)方案可以看出，本發(fā)明具有以下有益效果1、利用本發(fā)明，在連續(xù)的存儲介質(zhì)薄膜中引入了隔離介質(zhì)，有效解決了兩位數(shù)據(jù)之間的串擾問題。同時，在每個存儲節(jié)點可以應(yīng)用多級存儲技術(shù)(MLC)，進一步提高器件的存儲密度。2、本發(fā)明采用了垂直溝道結(jié)構(gòu)，有效利用豎直方向的空間，可以進一步縮小器件尺寸，提高集成密度。


圖1為傳統(tǒng)的電荷陷阱的基本結(jié)構(gòu)示意圖；圖2為采用Mirror-bit技術(shù)的NROM單元結(jié)構(gòu)及存儲原理示意圖；圖3為NROM技術(shù)的陣列結(jié)構(gòu)示意圖；圖4為本發(fā)明提供的垂直型NROM存儲結(jié)構(gòu)的原理示意圖；圖5為本發(fā)明提供的垂直型NROM技術(shù)的陣列原型示意圖；圖6-1至圖6-8為本發(fā)明所述結(jié)構(gòu)的簡單工藝實現(xiàn)流程示意圖。
具體實施例方式為使本發(fā)明的目的、技術(shù)方案和優(yōu)點更加清楚明白，以下結(jié)合具體實施例，并參照附圖，對本發(fā)明進一步詳細說明。本發(fā)明提供的垂直型NROM存儲結(jié)構(gòu)可以在一個存儲單元中實現(xiàn)4-bit以上數(shù)據(jù)存儲，由于引入了隔離介質(zhì)來抑制相鄰存儲位之間的串擾，所以相比于平面結(jié)構(gòu)的NROM器件，該結(jié)構(gòu)可以滿足進一步的變比要求。該存儲器件有效利用了豎直方向的空間，極大的提高了集成密度，同時具有制造工藝簡單，成本低，與傳統(tǒng)的硅平面CMOS工藝兼容的優(yōu)點，有利于本發(fā)明的廣泛推廣和應(yīng)用。如圖4所示，圖4為本發(fā)明提供的垂直型NROM存儲結(jié)構(gòu)的原理示意圖。該垂直型 NROM存儲結(jié)構(gòu)包括硅襯底；位于硅襯底表面的淺槽隔離區(qū)；位于硅襯底表面，被淺槽隔離區(qū)包圍的漏極；位于漏極上方的豎直溝道；位于豎直溝道上端，被隔離介質(zhì)包圍的漏極區(qū)域；形成于豎直溝道表面的存儲功能層堆棧結(jié)構(gòu)；在溝道表面分隔存儲功能層堆棧結(jié)構(gòu)的隔離介質(zhì)層；以及柵電極。其中，所述豎直溝道由沿垂直方向的多晶硅材料構(gòu)成，所述存儲功能層堆棧結(jié)構(gòu)由隧穿層、俘獲層和阻塞層堆疊構(gòu)成，且沿豎直溝道與所述隔離介質(zhì)層表面堆疊，并在豎直溝道表面處被隔離介質(zhì)層分隔為4段。本發(fā)明提供的垂直型NROM存儲結(jié)構(gòu)的一個存儲單元在被分隔開的4段俘獲層薄膜中實現(xiàn)4-bit數(shù)據(jù)的存儲，并且由于所述隔離介質(zhì)層的存在，在器件尺寸進一步縮小時， 所述隔離介質(zhì)層能夠阻斷源漏兩端所存儲電子信息的交疊，有效抑制數(shù)據(jù)串擾，增強器件可靠性和變比能力；同時，在4段分離的俘獲層介質(zhì)薄膜中可應(yīng)用多級存儲技術(shù)，進一步提高器件的存儲密度。本發(fā)明提供的垂直型NROM存儲結(jié)構(gòu)可以采用溝道熱電子注入(CHE)機制進行編程，采用FN隧穿或者帶帶熱空穴隧穿(BBT)機制進行擦除，以上述方式實現(xiàn)位訪問的功能。 為適應(yīng)特別應(yīng)用，也可以采用其他，如FN注入、直接隧穿注入等各種編程擦除方式。為了增大讀取電流，提高讀取靈敏性，并采用反向讀取技術(shù)(Reverse read)?；趫D4所示的垂直型NROM存儲結(jié)構(gòu)的原理示意圖，本發(fā)明還提供了一種制備垂直型NROM存儲結(jié)構(gòu)的方法，包括以下步驟步驟101 在硅襯底上形成淺槽隔離區(qū)域；步驟102 在硅襯底上的依次交替淀積第一介質(zhì)材料和第二介質(zhì)材料，并刻蝕圖形化，形成堆棧結(jié)構(gòu)；步驟103 介質(zhì)刻蝕，在特定區(qū)域露出硅襯底，并進行N型注入形成漏極埋層；步驟104 多晶硅填充，形成豎直溝道；步驟105 選擇性刻蝕，去除第一介質(zhì)材料，并在多晶硅溝道表面依次淀積隧穿層、俘獲層和阻塞層材料，形成存儲功能層堆棧結(jié)構(gòu)；步驟106 淀積導(dǎo)體材料，并圖形化刻蝕，形成柵電極；步驟107 離子注入，并退火處理，形成器件源極。其中，步驟104中所述多晶硅填充，采用CVD或者PVD方式淀積形成，或者采用分子束外延的方式形成。步驟105中所述選擇性刻蝕，對第一介質(zhì)材料和第二介質(zhì)材料具有高選擇刻蝕比，第一介質(zhì)材料和第二介質(zhì)材料為Si02、Si3N4、Hf02、Si0N或高介電常數(shù)材料。 步驟105中所述隧穿層材料為Si02、Hf02、Zr02或肚510，或者采用SiO2/高介電常數(shù)堆疊進行能帶調(diào)制的復(fù)合隧穿勢壘結(jié)構(gòu)。步驟105中所述俘獲層材料為Si3N4、Hf02、&02、Hf0N或 SiON，或者采用Si3N4/高介電常數(shù)堆疊進行能帶調(diào)制的俘獲層結(jié)構(gòu)。步驟105中所述阻塞層材料為Si02、Al203、HfAW或HfSiO，或者采用SiO2/高介電常數(shù)堆疊進行能帶調(diào)制的阻塞層結(jié)構(gòu)。步驟105中所述隧穿層、俘獲層和阻塞層堆疊結(jié)構(gòu)具有合理的厚度及能帶匹配結(jié)構(gòu)，以獲得優(yōu)良的存儲性能；所述隧穿層厚度為2nm至lOnm，俘獲層厚度為4nm至lOnm，阻塞層厚度為IOnm至20nm。步驟106中所述柵電極采用多晶硅電極或者金屬電極，該金屬電極為 Ag、Au、Cu、W、Ti、Pt、Ru、TiN, WN 或 TaN0在本發(fā)明的一個實施例中，采用了傳統(tǒng)的Si02、Si3N4材料實現(xiàn)了上述垂直溝道 NROM結(jié)構(gòu)。如6-1至圖6-8所示，圖6_1至圖6_8是用來說明本發(fā)明一個實施例的示意圖。圖6-1在硅襯底上由標準工藝形成STI淺槽隔離與有源區(qū)區(qū)域；圖6-2在完成有源區(qū)圖形的硅襯底上交替淀積Si3N4和SiA介質(zhì)，形成圖示堆棧結(jié)構(gòu)；圖6-3特定區(qū)域刻蝕， 露出硅襯底表面，離子注入，形成器件源級區(qū)域；圖6-4多晶硅淀積，填充特定區(qū)域，形成豎直溝道；圖6-5熱磷酸去除Si3N4介質(zhì)；圖6-6熱氧化生長S^2隧穿介質(zhì)層，并依次LPCVD 淀積Si3N4和S^2作為俘獲層和阻塞層；圖6-7多晶硅淀積填充，形成柵電極；圖6-8離子注入，形成器件漏極區(qū)域。在此基礎(chǔ)上執(zhí)行隔離介質(zhì)淀積，接觸孔，金屬互連等常規(guī)CMOS工藝，完成器件的完整制備。由上述可知，在本發(fā)明的實施例中，制備工藝簡單、制造成本低、與傳統(tǒng)的硅平面 CMOS工藝的兼容性非常好，便于工業(yè)應(yīng)用和推廣。以上所述的具體實施例，對本發(fā)明的目的、技術(shù)方案和有益效果進行了進一步詳細說明，所應(yīng)理解的是，以上所述僅為本發(fā)明的具體實施例而已，并不用于限制本發(fā)明，凡在本發(fā)明的精神和原則之內(nèi)，所做的任何修改、等同替換、改進等，均應(yīng)包含在本發(fā)明的保護范圍之內(nèi)。
權(quán)利要求
1.一種垂直型NROM存儲結(jié)構(gòu)，其特征在于，包括 硅襯底；位于硅襯底表面的淺槽隔離區(qū)；位于硅襯底表面，被淺槽隔離區(qū)包圍的漏極；位于漏極上方的豎直溝道；位于豎直溝道上端，被隔離介質(zhì)包圍的漏極區(qū)域；形成于豎直溝道表面的存儲功能層堆棧結(jié)構(gòu)；在溝道表面分隔存儲功能層堆棧結(jié)構(gòu)的隔離介質(zhì)層；以及柵電極。
2.根據(jù)權(quán)利要求1所述的垂直型NROM存儲結(jié)構(gòu)，其特征在于，所述豎直溝道由沿垂直方向的多晶硅材料構(gòu)成，所述存儲功能層堆棧結(jié)構(gòu)由隧穿層、俘獲層和阻塞層堆疊構(gòu)成，且沿豎直溝道與所述隔離介質(zhì)層表面堆疊，并在豎直溝道表面處被隔離介質(zhì)層分隔為4段。
3.根據(jù)權(quán)利要求1所述的垂直型NROM存儲結(jié)構(gòu)，其特征在于，該結(jié)構(gòu)的一個存儲單元在被分隔開的4段俘獲層薄膜中實現(xiàn)4-bit數(shù)據(jù)的存儲。
4.根據(jù)權(quán)利要求1所述的垂直型NROM存儲結(jié)構(gòu)，其特征在于，該結(jié)構(gòu)采用溝道熱電子注入機制進行編程，采用FN隧穿或者帶帶熱空穴隧穿機制進行擦除。
5.一種制備垂直型NROM存儲結(jié)構(gòu)的方法，其特征在于，該方法包括A、在硅襯底上形成淺槽隔離區(qū)域；B、在硅襯底上的依次交替淀積第一介質(zhì)材料和第二介質(zhì)材料，并刻蝕圖形化，形成堆棧結(jié)構(gòu)；C、介質(zhì)刻蝕，在特定區(qū)域露出硅襯底，并進行N型注入形成漏極埋層；D、多晶硅填充，形成豎直溝道；E、選擇性刻蝕，去除第一介質(zhì)材料，并在多晶硅溝道表面依次淀積隧穿層、俘獲層和阻塞層材料，形成存儲功能層堆棧結(jié)構(gòu)；F、淀積導(dǎo)體材料，并圖形化刻蝕，形成柵電極；G、離子注入，并退火處理，形成器件源極。
6.根據(jù)權(quán)利要求5所屬的制備垂直型NROM存儲結(jié)構(gòu)的方法，其特征在于，步驟D中所述多晶硅填充，采用CVD或者PVD方式淀積形成，或者采用分子束外延的方式形成。
7.根據(jù)權(quán)利要求5所述的制備垂直型NROM存儲結(jié)構(gòu)的方法，其特征在于，步驟E中所述選擇性刻蝕，對第一介質(zhì)材料和第二介質(zhì)材料具有高選擇刻蝕比，第一介質(zhì)材料和第二介質(zhì)材料為Si02、Si3N4, HfO2, SiON或高介電常數(shù)材料。
8.根據(jù)權(quán)利要求5所述的制備垂直型NROM存儲結(jié)構(gòu)的方法，其特征在于，步驟E中所述隧穿層材料為Si02、Hf02、Zi02或HfSiO，或者采用SiO2/高介電常數(shù)堆疊進行能帶調(diào)制的復(fù)合隧穿勢壘結(jié)構(gòu)。
9.根據(jù)權(quán)利要求5所述的制備垂直型NROM存儲結(jié)構(gòu)的方法，其特征在于，步驟E中所述俘獲層材料為Si3N4、Hf02、&02、Hf0N或SiON，或者采用Si3N4/高介電常數(shù)堆疊進行能帶調(diào)制的俘獲層結(jié)構(gòu)。
10.根據(jù)權(quán)利要求5所述的制備垂直型NROM存儲結(jié)構(gòu)的方法，其特征在于，步驟E中所述阻塞層材料為Si02、Al203、HfAW或HfSiO，或者采用SiO2/高介電常數(shù)堆疊進行能帶調(diào)制的阻塞層結(jié)構(gòu)。
11.根據(jù)權(quán)利要求5所述的制備垂直型NROM存儲結(jié)構(gòu)的方法，其特征在于，步驟F中所述柵電極采用多晶硅電極或者金屬電極，該金屬電極為Ag、Au、Cu、W、Ti、Pt、Ru、TiN、WN 或 I^aN。
12.根據(jù)權(quán)利要求5所述的制備垂直型NROM存儲結(jié)構(gòu)的方法，其特征在于，步驟E中所述隧穿層、俘獲層和阻塞層堆疊結(jié)構(gòu)具有合理的厚度及能帶匹配結(jié)構(gòu)，以獲得優(yōu)良的存儲性能；所述隧穿層厚度為2nm至lOnm，俘獲層厚度為4nm至lOnm，阻塞層厚度為IOnm至 20nmo
全文摘要
本發(fā)明公開了一種垂直型NROM存儲結(jié)構(gòu)及其制備方法。該垂直型NROM存儲結(jié)構(gòu)包括硅襯底；位于硅襯底表面的淺槽隔離區(qū)；位于硅襯底表面，被淺槽隔離區(qū)包圍的漏極；位于漏極上方的豎直溝道；位于豎直溝道上端，被隔離介質(zhì)包圍的漏極區(qū)域；形成于豎直溝道表面的存儲功能層堆棧結(jié)構(gòu)；在溝道表面分隔存儲功能層堆棧結(jié)構(gòu)的隔離介質(zhì)層；以及柵電極。本發(fā)明提供的垂直型NROM存儲結(jié)構(gòu)可以在一個存儲單元中實現(xiàn)4-bit以上數(shù)據(jù)存儲，由于引入了隔離介質(zhì)來抑制相鄰存儲位之間的串擾，所以相比于平面結(jié)構(gòu)的NROM器件，該結(jié)構(gòu)可以滿足進一步的變比要求。該存儲器件有效利用了豎直方向的空間，極大的提高了集成密度。
文檔編號H01L29/10GK102479823SQ20101057381
公開日2012年5月30日 申請日期2010年11月30日 優(yōu)先權(quán)日2010年11月30日
發(fā)明者劉明, 劉璟, 張滿紅, 霍宗亮 申請人:中國科學(xué)院微電子研究所