專利名稱：半導體裝置及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導體裝置的制造方法，且特別涉及一種具有無底切的凸塊下金屬層的凸塊結(jié)構(gòu)的制造方法。
背景技術(shù)：
現(xiàn)今集成電路由數(shù)以百萬計的有源裝置(例如晶體管及電容)所制造。這些裝置起初為互相隔離，但之后彼此內(nèi)連接以形成功能性電路。內(nèi)連線結(jié)構(gòu)通常包含橫向內(nèi)連線(例如金屬線)及垂直內(nèi)連線(例如通孔及接觸點)，對現(xiàn)今集成電路效能及密度的限制影響漸增。連接墊形成于內(nèi)連線結(jié)構(gòu)頂部，并暴露于其所對應的芯片表面外。電性連接通過連接墊形成，以連接芯片至封裝基材或另一芯片。連接墊可用于導線連接或倒裝芯片連接(flip-chipbonding)。在一般的凸塊工藝中，為形成內(nèi)連線結(jié)構(gòu)于金屬化層 (metallizationlayers)上，接著形成凸塊下金屬層(under -bump metallurgy, UBM)，并設置焊球。倒裝芯片封裝使用凸塊來建立芯片的輸入/輸出墊與基材之間的電性接觸，或芯片的輸入/輸出墊與封裝體的導線架之間的電性接觸。在結(jié)構(gòu)上，凸塊其實包含凸塊本身及位于凸塊及輸入/輸出墊之間的凸塊下金屬。凸塊下金屬通常包含粘著層、阻擋層及潤濕層(wetting later)，依序排列于輸入/輸出墊上。凸塊本身依其主要使用的材料可分類為焊錫凸塊、金凸塊、銅柱凸塊(copper pillar bumps)及合金凸塊(bumps with mixed metals) ο近來，已有銅內(nèi)連線柱(copper interconnection post)技術(shù)問世。電子元件通過銅柱與基材連接，取代焊錫凸塊的使用。銅內(nèi)連線柱技術(shù)達成了間距細化(finer pitch), 且使凸塊橋接(bump bridging)的機率降至最低，減少電路的電容負載及使電子元件能在更高頻率下操作。仍需使用焊料合金覆蓋凸塊結(jié)構(gòu)并連接電子元件。通常，濕蝕刻凸塊下金屬銅層(UBM Cu layer)時，會形成各向同性的蝕刻輪廓，對每個方向皆具有相同的蝕刻速率而導致受蝕刻的銅材料具有底切(undercutting)，造成不想要的線寬損失。由銅的濕蝕刻工藝所造成的底切，將導致誘導應力集中、導致凸塊側(cè)壁脫層或凸塊破裂。雖然底切是蝕刻工藝固有的現(xiàn)象，然底切也限制了內(nèi)連線的長期可靠度。底切會使焊錫凸塊與芯片的連接墊之間的接合減弱，造成焊錫凸塊的完整性下降，因而導致芯片過早失效。

發(fā)明內(nèi)容
為克服現(xiàn)有技術(shù)中的缺陷，本發(fā)明提供一種半導體裝置的制造方法，包括提供一基材；形成一第一凸塊下金屬(UBM)層于此基材上；形成一掩模層于此第一凸塊下金屬層上，其中此掩模層具有一開口，暴露一部分的此第一凸塊下金屬層；以及進行一無電電鍍工藝以形成一第二凸塊下金屬層于此掩模層的此開口所暴露的此第一凸塊下金屬層上。本發(fā)明也提供一種半導體裝置，包括一半導體基材；一第一凸塊下金屬層，形成于此半導體基材上；一第二凸塊下金屬層，形成于此第一凸塊下金屬層上；以及一鈀層，形成于此第一凸塊下金屬層及此第二凸塊下金屬層之間的界面。本發(fā)明還提供一種半導體裝置，包括一半導體基材；一第一凸塊下金屬層，形成于此半導體基材上；以及一第二凸塊下金屬層，形成于此第一凸塊下金屬層上；一導電材料層，形成于此第二凸塊下金屬層上，其中此第二凸塊下金屬層為一含鈀的銅合金層。本發(fā)明中，在掩模層剝除之后，無需對第二凸塊下金屬層進行濕蝕刻工藝，因此最終的凸塊下金屬層具有無底切的輪廓。為讓本發(fā)明的上述和其他目的、特征、和優(yōu)點能更明顯易懂，下文特舉出較佳實施例，并配合附圖，進行詳細說明。


圖1至圖7顯示為本發(fā)明一實施例的形成具有無底切的凸塊下金屬層的凸塊結(jié)構(gòu)的一系列剖面圖。圖8至圖10顯示為本發(fā)明一實施例的形成具有無底切的凸塊下金屬層的銅柱凸塊結(jié)構(gòu)的一系列剖面圖。其中，附圖標記說明如下10 基材12 接觸區(qū)14 保護層15 第一開口16 聚合物層17 第二開口18 第一凸塊下金屬層20 掩模層21 第三開口22 第二凸塊下金屬層24 二氧化鈦層26 鈀層28 第二凸塊下金屬層30 焊料層32 凸塊結(jié)構(gòu)34 銅層36 第一蓋層38 第二蓋層40 蓋層42 凸塊結(jié)構(gòu)
具體實施例方式本發(fā)明提供一種使用于半導體裝置的凸塊工藝，此半導體裝置具有焊錫凸塊、銅柱(Cu posts)、護層后內(nèi)連線(post passivation interconnect)及硅穿孔(TSV)形成于其上，并可應用于倒裝芯片組裝、晶片級芯片尺寸封裝(WLCSP)、三維集成電路(3D-IC)堆迭及/或先進封裝技術(shù)的領(lǐng)域。在以下的說明中，本發(fā)明接下來將會提供許多不同的實施例以實施本發(fā)明中不同的特征。各特定實施例中的組成及配置將會在以下作描述以簡化本發(fā)明。這些為實施例并非用于限定本發(fā)明。例如，公知的結(jié)構(gòu)及工藝在此將不再贅述，以避免對本發(fā)明造成不必要的混淆。本說明書中所述的“一實施例”意指為至少一實施例中包含的含特定的元件、結(jié)構(gòu)或特征的一實施例。因此，于本說明書中各處出現(xiàn)“一實施例”的用語時，不需全部認為是相同的實施例。此外，特定的元件、結(jié)構(gòu)或特征可在一或多個實施例中任意的結(jié)合。值得注意的是，以下所示的各圖示僅用于舉例說明，而非依比例繪示。在此，圖1至圖7顯示為依照本發(fā)明一實施例的無底切的凸塊下金屬層(UBM)的形成方法。
參見圖1，在一實施例中，用于制造凸塊的基材10可包含用于半導體集成電路制造的半導體基材，且集成電路可形成于其中或其上。半導體基材定義為包含半導體材料的任何結(jié)構(gòu)，包含但不僅限于硅塊材、半導體晶片、絕緣層上覆硅(SOI)基材或硅鍺基材。也可使用其他包含第III族、第IV族及第V族元素的材料?；?0可更包含多個隔離元件 (未顯示)，例如淺溝槽隔離(STI)元件或硅局部氧化(L0C0S)。隔離元件可定義或隔離各種微機電元件(未顯示)。微機電元件可例如為形成于基材10中的晶體管(例如金屬氧化物半導體場效應晶體管(MOSFET)、互補式金屬氧化物半導體晶體管(CMOS)、雙載子接面晶體管(BJT)、高電壓晶體管、高頻晶體管、ρ-溝道及/或η-溝道場效應晶體管(PFETs/ NFETs)等)、電阻、二極管、電容、電感、熔絲或其他合適元件?？蛇M行各種工藝以形成各種微機電元件，例如沉積、蝕刻、注入、光學光刻、退火或其他合適工藝。微機電元件彼此內(nèi)連接以形成集成電路裝置，例如邏輯裝置、存儲器裝置(例如靜態(tài)隨機存存儲器，SRAM)、射頻裝置、輸入/輸出裝置、系統(tǒng)單芯片(system-on-chip，SoC)裝置、前述的組合及/或其他合適的裝置?；?0更包含層間介電層及金屬化結(jié)構(gòu)于集成電路上。于金屬化結(jié)構(gòu)中的層間介電層，包含低介電常數(shù)介電材料、無摻雜硅玻璃(USG)、氮化硅、氮氧化硅或其他常用材料。低介電常數(shù)介電材料的介電常數(shù)可小于約3. 9，或小于約2. 8。金屬化結(jié)構(gòu)中的金屬線可由銅或銅合金形成。本領(lǐng)域技術(shù)人員應可了解金屬層的詳細制造方法。接觸區(qū)12為形成于最頂部的層間介電層中的最頂部的金屬層，其為一部分的導電通路，并視需要可具有經(jīng)平坦化工藝(化學機械研磨)處理的暴露表面。適于接觸區(qū)12的材料可包含但不僅限于 銅、鋁、銅鋁合金(AlCu)、銅合金(copper alloys)或其他導電材料(mobile conductive material)。在一實施例中，接觸區(qū)12為金屬墊區(qū)12，其可在接合工藝中用以將各芯片中的集成電路連接至外部元件。圖1也示出了保護層14形成于基材10上，及將此保護層14圖案化形成暴露一部分金屬墊區(qū)12的第一開口 15，以利于后續(xù)凸塊形成。在一實施例中，保護層14由擇自下列的非有機材料組成非摻雜硅玻璃(USG)、氮化硅、氮氧化硅、氧化硅及前述的組合。在另一實施例中，保護層由聚合物層形成，例如環(huán)氧化物、苯環(huán)丁烯(BCB)、聚苯惡唑 (polybenzoxazole, ΡΒ0)或其類似物，或也可使用其他相對較軟及通常為有機物的介電材料。圖1更顯示聚合物層16形成于保護層14上，且圖案化聚合物層16以形成暴露一部分的金屬墊區(qū)12的第二開口 17。第二開口 17可小于、等于或大于第一開口 15。在一實施例中，第二開口 17位于第一開口 15中。聚合物層16，如其名，由聚合物形成，例如環(huán)氧化物、聚酰亞胺、苯環(huán)丁烯(BCB)、聚苯惡唑(PBO)。或者，聚合物層16也可由其他相對較軟的介電材料形成。在一實施例中，聚合物層16為聚酰亞胺層。在另一實施例中，聚合物層16 為聚苯惡唑(PBO)層。聚合物層16性質(zhì)柔軟，因此具有降低基材上的固有應力的功能。此外，聚合物層16可輕易地形成數(shù)十微米的厚度。參見圖2，其為形成第一凸塊下金屬(UBM)層18于圖1的結(jié)構(gòu)上。詳細地說，第一凸塊下金屬層18形成于聚合物層16上及金屬墊區(qū)12暴露的部分上，并內(nèi)襯于第二開口 17的側(cè)壁及底部。第一凸塊下金屬層18也可稱為擴散阻擋層，其可由鈦、氮化鈦、氮化鉭、 鉭或其類似物形成，形成方法包含物理氣相沉積(PVD)或濺鍍。第一凸塊下金屬層18沉積的厚度為約500至2000A，較佳為約1000 A。接著，如圖3所示，形成掩模層20于第一凸塊下金屬層18上，并將此掩模層20圖案化以形成一暴露一部分的第一凸塊金屬層18的第三開口 21。第三開口 21的直徑大于或等于第二開口 17的直徑。掩模層20為經(jīng)過涂布、硬化、去殘膠(descum)及其類似步驟所形成的干膜(dry film)或光致抗蝕劑層，并接著進行光刻工藝及例如干蝕刻或濕蝕刻的蝕刻工藝。參見圖4，以無電沉積(electroless deposition)選擇性形成第二凸塊下金屬層 22于掩模層20的開口 21中的第一凸塊下金屬層18上。在一實施例中，進行無電銅沉積以選擇性電鍍銅層于第一凸塊下金屬層18所暴露的部分上。第二凸塊下金屬層22的厚度為約1至10微米，例如約4至6微米，但亦可為其他較厚或較薄的厚度。在無電銅電鍍中，通常使用鈀(Pd)作為無電銅電鍍的活化基材(activatedbase material) 0在經(jīng)活化后，銅的無電沉積發(fā)生于催化表面上。通常，通過調(diào)整工藝條件 (condition)，銅沉積的覆蓋率達100%，且鈀吸附的數(shù)量大幅增加。然而，為了確保均勻性， 擴散阻擋層必需無任何金屬氧化物，其有可能在無電銅電鍍工藝之前形成。圖4A及圖4顯示為本發(fā)明一實施例，在第一凸塊金屬層18上進行無電銅沉積。一旦基材10轉(zhuǎn)移至腔室以作沉積，即進行活化或初始化步驟。在某些實施例中，活化或初始步驟為將鈀活化或初始化。使用于銅無電電鍍工藝的預處理包含使用氫氟酸溶液自擴散阻擋層18移除二氧化鈦層M，及沉積鈀層沈以活化擴散阻擋層18。接著，無電電鍍于不均勻或粗糙的鈀層26上的銅層觀展現(xiàn)了高的電阻及方均根(RMS)粗糙度。因此，第二凸塊下金屬層22包含銅凸塊下金屬層觀及鈀層26?；蛘?，第二凸塊下金屬層22意指為包含鈀成分的銅層?？捎呻姼惺今詈系入x子體(ICP)及/或掃瞄電子顯微X-射線能譜分析法 (SEM/EDX)偵測到鈀成分，其位于第一凸塊下金屬層18及第二凸塊金屬層觀之間的界面。參見圖5，接著形成焊料層30于掩模層20的開口 21中的第二凸塊下金屬層 22上。焊料層30可由Sn、SnAg, Sn-Pb, SnAgCu(銅重量百分率小于0. 3 % )、SnAgZn, SnBi-In, Sn-In, Sn-Au, SnPb, SnCu, SnZnIn 或 SnAgSb 等。接著，如第 6 圖所示，移除掩模層20，暴露出一部分的第一凸塊下金屬層18。在此實施例中，掩模層20為干膜，其可使用堿性溶液予以移除。如掩模層是由光致抗蝕劑形成，其可使用丙酮、N-甲基吡咯酮 (n-methylpyrrolidone, NMP)、二甲基亞砜(dimethyl sulfoxide, DMS0)、胺基乙氧基乙醇 (aminoethoxyl ethanol)或其類似物予以移除。參見圖7，依照第一凸塊下金屬層18的材料(metallurgy)，以傳統(tǒng)濕式及/或干式蝕刻工藝伴隨使用焊料層30為掩模，回蝕刻第一凸塊下金屬層18所暴露的部分?？墒褂脴藴实姆磻噪x子蝕刻(RIE)來蝕刻第一凸塊下金屬層18。可視需要于焊料層30上進行焊料回流工藝。接著，切割基材10及將其封裝于封裝基材或另一芯片上，且焊球或銅凸塊設置于封裝基材或其他芯片上的墊上。完成的凸塊結(jié)構(gòu)32包含第一凸塊下金屬層18、第二凸塊下金屬層22及焊球30， 其中第二凸塊下金屬層為包含鈀成分的銅層。相較于傳統(tǒng)凸塊工藝，本發(fā)明公開一種于掩模層20形成之后，以無電銅電鍍工藝選擇性形成第二凸塊下金屬層22的方法。無需在掩模層剝除后，對第二凸塊下金屬層22進行濕蝕刻工藝，因此最終的凸塊下金屬層具有無底切的輪廓。
圖8至圖10顯示為依照本發(fā)明一實施例形成含無底切的凸塊下金屬層的銅柱凸塊結(jié)構(gòu)。與圖1至圖7相似或相同的部分的解釋在此將作省略。在形成如圖4所示的第二凸塊下金屬層22之后，接著以具有焊料濕潤性質(zhì) (solder wettability)的導電材料將開口 21部分填滿。參見圖8，銅層34較佳形成于開口 21中，以與第二凸塊下金屬層22接觸。銅層34較佳包含一膜層，其實質(zhì)上包含純元素銅、僅含不可避免的雜質(zhì)的銅、及含少量例如鉭、銦、錫、鋅、錳、鉻、鈦、鍺、鍶、鉬、鎂、鋁或鋯元素的銅合金。形成方法可包含濺鍍、印刷、電鍍、無電電鍍及常用的化學氣相沉積法。例如，進行化學電鍍(electro-chemical plating,ECP)以形成銅層觀。在一實施例中，銅層 ；34的厚度大于30μπι。在另一實施例中，銅層34的厚度大于40 μ m。例如，銅層的厚度為約 40至50 μ m,或約40至70 μ m,雖然其厚度可更厚或更薄。此后，銅層34將稱為銅柱34。接著，形成蓋層40于銅柱34的頂部表面上。蓋層36可作為阻擋層以防止銅柱34 中的銅擴散至例如焊料合金的接合材料中，此接合材料可用于接合10及外部元件。防止銅的擴散增加了封裝的可靠度及接合強度。蓋層34可包含鎳、錫、鉛錫合金(Srfb)、金、鈀、 銦、鎳鈀金合金(NiPdAu)、鎳金合金(NiAu)、其他相似材料或前述的合金。蓋層34可為單層或多層結(jié)構(gòu)。如圖8所示，在某些實施例中，蓋層40包含第一蓋層36及第二蓋層38。第一蓋層36為鎳層，厚度為約1至5 μ m。第二蓋層38為焊料層或金層。接著，如圖9所示，移除掩模層20，暴露一部分的第一凸塊下金屬層18。依照第一凸塊下金屬層18的材料(metallurgy)，以傳統(tǒng)濕式及/或干式蝕刻工藝伴隨使用銅柱34 及掩模層40為掩模，回蝕刻第一凸塊下金屬層18所暴露的部分，如圖10所示。可依照蓋層40的材料，視需要進行焊料回流工藝。接著，切割基材10并封裝至封裝基材或另一芯片上，焊球或銅凸塊設置封裝基材或其他芯片上的墊上。完成的凸塊結(jié)構(gòu)42包含第一凸塊下金屬層18、第二凸塊下金屬層22、銅柱34及蓋層40，其中第二凸塊下金屬層22為包含鈀成分的銅層。相較于傳統(tǒng)凸塊工藝，本發(fā)明提供一種于形成掩模層20之后，以無電銅沉積工藝選擇性形成第二凸塊下金屬層22的方法。 在掩模層20剝除之后，無需對第二凸塊下金屬層22進行濕蝕刻工藝，因此最終的凸塊下金屬層具有無底切的輪廓。雖然本發(fā)明已以數(shù)個較佳實施例公開如上，然其并非用以限定本發(fā)明，任何所屬技術(shù)領(lǐng)域中的普通技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，當可作任意的更動與潤飾， 因此本發(fā)明的保護范圍當視隨附的權(quán)利要求所界定的保護范圍為準。
權(quán)利要求
1.一種半導體裝置的制造方法，包括 提供一基材；形成一第一凸塊下金屬層于該基材上；形成一掩模層于該第一凸塊下金屬層上，其中該掩模層具有一開口，暴露一部分的該第一凸塊下金屬層；以及進行一無電電鍍工藝以形成一第二凸塊下金屬層于該掩模層的該開口所暴露的該第一凸塊下金屬層上。
2.如權(quán)利要求1所述的半導體裝置的制造方法，其中該第二凸塊下金屬層包含一銅層。
3.如權(quán)利要求1所述的半導體裝置的制造方法，其中該無電電鍍工藝形成一鈀層于該第一凸塊下金屬層及該第二凸塊下金屬層之間的界面。
4.如權(quán)利要求1所述的半導體裝置的制造方法，還包含形成一導電層于該掩模層的該開口中的該第二凸塊下金屬層上，其中該導電層為一焊料層或一銅柱。
5.如權(quán)利要求4所述的半導體裝置的制造方法，還包含形成一蓋層于該掩模層的該開口中的該導電層上，其中該蓋層包含一鎳層及一焊料層。
6.一種半導體裝置，包括 一半導體基材；一第一凸塊下金屬層，形成于該半導體基材上；一第二凸塊下金屬層，形成于該第一凸塊下金屬層上；以及一鈀層，形成于該第一凸塊下金屬層及該第二凸塊下金屬層之間的界面。
7.如權(quán)利要求6所述的半導體裝置，其中該第一凸塊下金屬層包含一鈦層，該第二凸塊下金屬層包含一銅層，該第二凸塊下金屬層具有一無底切的輪廓。
8.如權(quán)利要求6所述的半導體裝置，還包含一導電層形成于該第二凸塊下金屬層上， 其中該導電層為一焊料層或一銅柱。
9.如權(quán)利要求8所述的半導體裝置，更包含 一鎳層形成于該導電層上，及一焊料層或一金層，形成于該鎳層上。
10.一種半導體裝置，包括 一半導體基材；一第一凸塊下金屬層，形成于該半導體基材上； 一第二凸塊下金屬層，形成于該第一凸塊下金屬層上；以及一導電材料層，形成于該第二凸塊下金屬層上，其中該第二凸塊下金屬層為一含鈀的銅合金層，其中該導電材料層包含一焊層或一銅柱。
全文摘要
本發(fā)明提供一種半導體裝置及其制造方法，其中該方法是以無電銅電鍍工藝于一光致抗蝕劑層的開口中的鈦凸塊下金屬層上選擇性形成銅凸塊下金屬層的制造方法。包括提供一基材；形成一第一凸塊下金屬(UBM)層于此基材上；形成一掩模層于此第一凸塊下金屬層上，其中此掩模層具有一開口，暴露一部分的此第一凸塊下金屬層；以及進行一無電電鍍工藝以形成一第二凸塊下金屬層于此掩模層的此開口所暴露的此第一凸塊下金屬層上。在剝除此光致抗蝕劑層之后，無需于銅凸塊下金屬層上進行濕式蝕刻工藝，及因而使凸塊下金屬層結(jié)構(gòu)不具有底切結(jié)構(gòu)。
文檔編號H01L21/60GK102222629SQ20101053039
公開日2011年10月19日 申請日期2010年10月28日 優(yōu)先權(quán)日2010年4月16日
發(fā)明者劉重希, 呂文雄, 林志偉, 鄭明達 申請人:臺灣積體電路制造股份有限公司