專利名稱：形成具有屏蔽電極結(jié)構(gòu)的絕緣柵場效應(yīng)晶體管器件的方法
技術(shù)領(lǐng)域：
本文件通常涉及電子器件，并且更具體地，涉及形成半導(dǎo)體器件的方法。
背景技術(shù)：
過去，半導(dǎo)體工業(yè)使用不同的器件結(jié)構(gòu)和方法來形成絕緣柵場效應(yīng)晶體管 (IGFET)器件。垂直功率IGFET器件的一個特殊的結(jié)構(gòu)使用形成于器件的有源區(qū)中的溝槽。 那些溝槽的一部分被配置為器件的柵極區(qū)。這些晶體管中的一些還具有屏蔽導(dǎo)體或場板， 其被連接于源極并且被配置為幫助提高阻斷電壓性能并降低器件的柵極到漏極電容。為了使場板對器件性能產(chǎn)生有利的影響，需要非常緊湊的幾何結(jié)構(gòu)。過去利用溝 槽場板來形成IGFET器件的方法依賴于一系列復(fù)雜的工藝步驟并且使用覆蓋在溝槽柵極 區(qū)上面的厚氧化層來形成自對準(zhǔn)的源極和主體接點。這些厚氧化層阻礙柵極硅化物結(jié)構(gòu)的 使用并且要求使用更厚的外延層、更深的溝槽和更深的蝕刻接點。所有這些因素都降低了 器件的總制造性。因此，期望有用于形成器件結(jié)構(gòu)的可調(diào)整的自對準(zhǔn)工藝，其導(dǎo)致更好的器件性能、 可靠性和更低的成本。
發(fā)明內(nèi)容
根據(jù)本發(fā)明的一個方面，提供一種形成半導(dǎo)體器件的方法，包括以下步驟提供具 有主表面的半導(dǎo)體基底；形成覆蓋在所述主表面上的電介質(zhì)疊層，其中所述電介質(zhì)疊層包 括至少兩層不同的材料，并且其中所述電介質(zhì)疊層具有第一表面；在所述電介質(zhì)疊層中形 成第一開口 ；在所述半導(dǎo)體基底中形成通過所述第一開口到第一深度的溝槽；在所述溝槽 的下部部分中形成絕緣屏蔽電極；在所述絕緣屏蔽電極上的所述溝槽中形成絕緣柵電極， 其中所述絕緣柵電極包括具有與所述第一表面接近的上表面的導(dǎo)電柵材料；至少移除所述 電介質(zhì)疊層的部分，從而留下所述導(dǎo)電柵材料的在所述主表面上延伸的部分；形成鄰近所 述導(dǎo)電柵材料的所述部分的第一隔板，其中所述主表面的區(qū)段被暴露在相鄰的溝槽之間； 移除與所述第一隔板自對準(zhǔn)的所述導(dǎo)電柵材料的部分和所述半導(dǎo)體基底的部分，其中所述 移除步驟形成覆蓋在所述導(dǎo)電柵材料上的第一凹槽部分和在所述半導(dǎo)體基底內(nèi)的第二凹 槽部分；在所述第一凹槽部分和所述第二凹槽部分中形成第二隔板；在與所述第二隔板自 對準(zhǔn)的所述第一凹槽部分和所述第二凹槽部分中形成增強區(qū)；形成覆蓋在所述第一凹槽部 分上的絕緣區(qū)；以及形成通過所述第二凹槽部分耦合到所述半導(dǎo)體基底的第一導(dǎo)電層。根據(jù)本發(fā)明的另一個方面，提供一種用于形成半導(dǎo)體器件的方法，包括以下步驟 提供具有主表面、一對相鄰的溝槽和覆蓋在該對相鄰的溝槽之間的所述主表面上的電介質(zhì) 疊層的半導(dǎo)體基底，其中每個溝槽包括絕緣柵電極部分，所述絕緣柵電極部分包括形成有 與所述電介質(zhì)疊層的上表面接近的第一表面的柵電極層；移除沿著所述主表面上的所述絕 緣柵電極的側(cè)表面的所述電介質(zhì)疊層；形成與所述側(cè)表面相鄰的第一隔板；移除與所述第 一隔板相鄰的所述柵電極層的一部分以形成第一凹槽部分；移除所述半導(dǎo)體基底的一部分以形成與所述第一隔板自對準(zhǔn)的第二凹槽部分；以及在所述第一凹槽部分和所述第二凹槽 部分中形成增強區(qū)。根據(jù)本發(fā)明的再一個方面，提供一種用于形成半導(dǎo)體器件的方法，包括以下步驟 提供具有主表面、一對相鄰的溝槽和覆蓋在該對相鄰的溝槽之間的所述主表面上的電介質(zhì) 疊層的半導(dǎo)體基底，其中每個溝槽包括包含柵電極層的絕緣柵電極部分和位于所述絕緣柵 電極部分之下的絕緣屏蔽電極部分；移除沿著所述主表面上的所述絕緣柵電極的側(cè)表面的 所述電介質(zhì)疊層；形成與所述側(cè)表面相鄰的第一隔板；移除與所述第一隔板相鄰的所述柵 電極層的一部分以形成第一凹槽部分；移除所述半導(dǎo)體基底的一部分以形成與所述第一隔 板自對準(zhǔn)的第二凹槽部分；在所述第一凹槽部分和所述第二凹槽部分中形成第二隔板；以 及在與所述第二隔板自對準(zhǔn)的所述第一凹槽部分和所述第二凹槽部分中形成增強區(qū)。
圖1至圖8示出了在制造的早期階段和制造的后續(xù)階段的IGFET器件的第一實施 方式的局部橫截面圖；圖9至圖12示出了絕緣屏蔽電極的可選實施方式的局部橫截面圖；圖13至圖20示出了在制造的隨后階段期間圖1至圖8的IGFET器件的局部橫截 面圖；圖21示出了 IGFET器件的另一個實施方式的局部橫截面圖；以及圖22至圖沈示出了在制造的早期階段的IGFET器件的另一個實施方式的局部橫 截面圖；為了說明的簡單和清楚，圖中的元件不一定按比例繪制，并且不同的圖中的相同 參考數(shù)字表示相同的元件。此外，為了說明的簡單，眾所周知的步驟和元件的描述和細節(jié)被 省略。如本文所使用的載流電極表示器件的一個元件，該元件乘載通過該器件如MOS晶體 管的源極或漏極、或雙極晶體管的發(fā)射極或集電極、或者二極管的陰極或陽極的電流；而控 制電極表示器件的一個元件，該元件控制通過該器件如MOS晶體管的柵極或雙極晶體管的 基極的電流。盡管這些器件在本文中被解釋為某些N溝道或P溝道器件或者某些N型或P 型摻雜區(qū)，但是本領(lǐng)域的普通技術(shù)人員將認(rèn)識到，根據(jù)本發(fā)明，互補器件也是可能的。詞“近 似地”或“實質(zhì)上”的使用意味著元件的值具有被預(yù)期非常接近規(guī)定值或位置或狀態(tài)的參 數(shù)。然而，如本領(lǐng)域中眾所周知的，始終存在阻礙這些值或位置確切地如規(guī)定的微小變化。 本領(lǐng)域中完全公確認(rèn)，高達約百分之十(10% )(且對于半導(dǎo)體摻雜濃度高達百分之二十 (20%))的變化被視為偏離確切地如所述的理想目標(biāo)的合理變化。為了附圖的清楚，器件 結(jié)構(gòu)的摻雜區(qū)被示為通常具有直線邊緣和精確角度的角。然而，本領(lǐng)域技術(shù)人員理解，由于 摻雜物的擴散和活化，摻雜區(qū)的邊緣通?？赡懿皇侵本€并且角可能不是精確的角度。此外，盡管源極通常被顯示在器件的頂表面或上表面上并且漏極通常被顯示在器 件的底表面或下表面上，但是這些方向是可逆的。此外，漏極接點和源極接點可能位于相同 的表面或者相對的表面上。此外，本描述可舉例說明蜂窩設(shè)計(其中主體區(qū)是多個蜂窩區(qū))或單個主體設(shè) 計(其中主體區(qū)由單個區(qū)構(gòu)成，單個區(qū)以細長圖案、通常以蛇形圖案形成或以多個條紋形 成)。然而，意圖是本描述可應(yīng)用于蜂窩實現(xiàn)和單個基本實現(xiàn)。
具體實施例方式通常，本描述涉及形成具有溝槽絕緣柵電極部分和溝槽絕緣屏蔽電極部分的 IGFET半導(dǎo)體器件或晶體管的方法。當(dāng)形成溝槽結(jié)構(gòu)時一次性電介質(zhì)疊層被使用，并且當(dāng)以 自對準(zhǔn)或局部自對準(zhǔn)方式形成一個或多個增強區(qū)時隔板被使用。在一個實施方式中，該方法給晶體管提供了絕緣屏蔽電極部分，與絕緣柵電極部 分相比，該絕緣屏蔽電極部分更寬或者具有更大的橫向尺寸。在另一個實施方式中，絕緣屏 蔽電極部分和絕緣柵電極部分具有相似的寬度或橫向尺寸。在沒有高昂的資本投資的情況下，該方法實現(xiàn)了比現(xiàn)有技術(shù)結(jié)構(gòu)更淺的溝槽結(jié) 構(gòu)、實現(xiàn)了更薄的外延層的使用、實現(xiàn)了柵極硅化物增強區(qū)的使用并實現(xiàn)了更小的幾何配 置。此外，該方法提供了更容易制造并且具有提高的性能和可靠性的晶體管。圖1示出了在制造的早期步驟時IGFET、MOSFET或晶體管10的第一個實施方式 的局部橫截面圖。晶體管10形成于半導(dǎo)體材料的主體、半導(dǎo)體基底或基底13之上或內(nèi)部。 在一個實施方式中，半導(dǎo)體基底13包括塊狀半導(dǎo)體基底或塊狀基底11，其具有形成為覆蓋 在塊狀基底11的一個表面上或者鄰接塊狀基底11的一個表面的外延層或漂移區(qū)12。在一 個實施方式中，塊狀基底11包括η型硅基底，其具有從約0. 001 Ω -cm至約0. 005 Ω -cm范 圍內(nèi)的電阻率。在一個實施方式中，塊狀基底11給晶體管10提供了漏極接點或載流接點。 半導(dǎo)體基底13包括主表面18和19，其如圖1所示彼此相對。在一個適合于50伏器件的實施方式中，半導(dǎo)體層12是具有約1. OxlO16至
1.0xl017atoms/cm3的摻雜物或摻雜濃度的η型并且具有從約3微米至約5微米的厚度。在 另一個實施方式中，半導(dǎo)體層12可具有分級或階梯式摻雜分布，其中摻雜濃度在接近層12 的底部處更重，并且在接近頂部處變得更輕。根據(jù)晶體管10的期望漏極到源極擊穿電壓 (BVdss)額定值，半導(dǎo)體層12的厚度和摻雜濃度被增加或減小。應(yīng)理解，其它材料可被用于 半導(dǎo)體基底13或其部分(例如，半導(dǎo)體層12的部分和/或塊狀基底11的部分)，包括硅 鍺、硅鍺碳、摻碳硅、碳化硅、絕緣體上半導(dǎo)體(SOI)等。此外，在可選的實施方式中，塊狀基 底11或其一部分的導(dǎo)電類型被轉(zhuǎn)換為與半導(dǎo)體層12的導(dǎo)電類型相反，以形成例如絕緣柵 雙極晶體管(IGBT)實施方式。圖1進一步示出了形成于半導(dǎo)體基底13的有源部分觀0中的主體區(qū)或ρ型高壓 (PHV)區(qū)31。如本文所述，主體區(qū)31被歸入單數(shù)中，但是應(yīng)理解，主體區(qū)可為多個單獨的區(qū) 或單元。主體區(qū)31具有與半導(dǎo)體層12的導(dǎo)電類型相反的導(dǎo)電類型。在該實施例中，主體 區(qū)31為ρ型電導(dǎo)性。主體區(qū)31具有適合于形成反型層的摻雜濃度，該反型層作為晶體管 10的導(dǎo)電溝道或?qū)щ姕系绤^(qū)來操作。主體區(qū)31從主表面18延伸到例如從約0. 5微米至約
2.0微米的深度。主體區(qū)31是在制造的早期階段時形成的，或者可在制造的后期階段形成， 例如在溝槽區(qū)被形成之后。傳統(tǒng)的光刻、離子注入和退火技術(shù)被用于在半導(dǎo)體基底13的選 擇或期望區(qū)域、部分或區(qū)中形成主體區(qū)31。電介質(zhì)疊層、一次性電介質(zhì)疊層、電介質(zhì)結(jié)構(gòu)或絕緣疊層51被形成為覆蓋在主表 面18上，并且在所示的實施方式中包括電介質(zhì)層52和電介質(zhì)層53，其為不同的材料。具體 地，電介質(zhì)層52和53用給定的化學(xué)蝕刻劑以不同的速率蝕刻。也就是說，這些層相對于彼 此具有選擇性。在一個實施方式中，電介質(zhì)層52是氧化膜，并且具有從約0. 1微米至約0.3微米的厚度。在一個實施方式中，電介質(zhì)層52是利用熱氧化(即，濕氧化或蒸汽氧化)技 術(shù)被形成的。在可選的實施方式中，電介質(zhì)層52是利用化學(xué)汽相沉積(CVD)工藝被形成。在一個實施方式中，電介質(zhì)層53是氮化物膜，并且具有從約0. 1微米至約0. 3微 米的厚度。電介質(zhì)層53是利用諸如等離子增強或低壓CVD工藝技術(shù)的傳統(tǒng)技術(shù)被形成的。 應(yīng)理解，電介質(zhì)疊層51可包括額外的電介質(zhì)膜。例如，硬掩膜層如沉積氧化物可被形成為 覆蓋在電介質(zhì)層53上。如圖1所示，電介質(zhì)疊層51包括主表面、上表面或第一表面M。圖2示出了在制造的隨后步驟時的晶體管10。傳統(tǒng)的光刻步驟和蝕刻步驟被用于 形成覆蓋于主表面18上的開口或窗口 58和59。開口 58和59延伸而通過電介質(zhì)疊層51。 開口 58對應(yīng)于溝槽結(jié)構(gòu)將在有源區(qū)觀0中的半導(dǎo)體基底13中形成的位置，而開口 59對應(yīng) 于接觸結(jié)構(gòu)將在終接區(qū)或邊緣區(qū)四0中形成的位置。在所示的實施方式中，接觸結(jié)構(gòu)用于 產(chǎn)生與絕緣屏蔽電極的接觸。盡管在該實施方式中未被示出，但是用于產(chǎn)生與絕緣柵電極 的接觸的接觸結(jié)構(gòu)也可被形成于終接區(qū)四0中。開口 58和59暴露主表面18的部分或區(qū) 段。作為例子，開口 58的寬度約為0. 25微米至約0. 35微米，而開口 59的寬度約為0. 6微 米。在開口 58和59被形成之后，半導(dǎo)體基底13的被暴露區(qū)段被蝕刻以形成從主表面 18延伸的溝槽22和27。作為例子，溝槽22和27是利用使用化學(xué)碳氟化合物(例如，SF6/ O2)的等離子體蝕刻技術(shù)來形成的。此時，在根據(jù)第一實施方式的工藝中，溝槽22和27被 蝕刻到第一深度或初始深度，該深度剛好延伸至主體區(qū)31下方。作為例子，該初始深度為 約0. 8微米至約2. 5微米，取決于主體區(qū)31的深度。作為例子，晶體管10具有從約0. 8微 米至約1. 2微米的管腳間距尺寸四。在溝槽22和27被形成之后，犧牲氧化層被形成為覆蓋在溝槽22和27中的半導(dǎo) 體基底13的被暴露表面上。該步驟例如被用于清潔被暴露表面。作為例子，約0.08微米 的熱氧化物被形成。隨后，犧牲氧化物被移除。然后，電介質(zhì)層觀被形成為覆蓋在溝槽22 和27中的半導(dǎo)體基底13的被暴露側(cè)壁和下表面上。在一個實施方式中，電介質(zhì)層觀被配 置為柵電介質(zhì)膜或?qū)?，并且是具有從約0.01微米至約0. 1微米的厚度的熱氧化物。該步驟 的一個特征是在工藝序列的早期時柵電介質(zhì)層被形成并且晶體管10的柵長被確定，這除 了其它益處以外還有利于保護關(guān)鍵的電介質(zhì)半導(dǎo)體材料界面。在可選的實施方式中，上述 犧牲氧化層維持在合適的位置處并且在下面所述的工藝序列中被使用，以及柵電介質(zhì)層在 隨后的步驟被形成。圖3示出了在額外的處理之后的晶體管10。多晶半導(dǎo)體層63被形成為覆蓋在電 介質(zhì)層觀和電介質(zhì)層52的側(cè)壁上。作為例子，層63包括約0.025微米厚的多晶硅層。然 后，各向異性蝕刻被用于從溝槽22和27的下表面移除層63和觀的區(qū)段。然后，電介質(zhì)層 64被形成為覆蓋在層63、溝槽22和27的下表面以及電介質(zhì)疊層51的側(cè)壁上。在一個實 施方式中，電介質(zhì)層64包括氮化物層并且具有約0. 025微米的厚度。圖4示出了在進一步的處理之后的晶體管10。電介質(zhì)層66被形成為覆蓋在半導(dǎo) 體基底13上，并且包括例如約0. 05微米的沉積氧化物。然后，光刻膠層67被形成為覆蓋 在半導(dǎo)體基底13上并且然后被圖案化以暴露包含溝槽27的終接區(qū)四0。然后，電介質(zhì)層66 從終接區(qū)290移除，從而暴露溝槽27中的電介質(zhì)層64以及電介質(zhì)層53的區(qū)段。接下來， 光刻膠層67被移除，并且電介質(zhì)層64從溝槽27被移除以形成開口 590并且暴露半導(dǎo)體基底13的區(qū)段，如圖5所示。該步驟也可在鄰近溝槽27的終接區(qū)四0中形成電介質(zhì)層M的 薄的部分。然后，電介質(zhì)層66被進一步從溝槽22移除，如圖5所示。圖6示出了在仍然進一步的處理之后的晶體管10。各向異性干蝕刻被用于從溝槽 22的下表面移除電介質(zhì)層64的區(qū)段以形成開口 580，同時留下電介質(zhì)層64的覆蓋在層63 上的其它區(qū)段。然后，使用例如利用化學(xué)碳氟化合物的干蝕刻步驟，溝槽22和27被更深得 蝕刻至半導(dǎo)體基底13中而通過開口 580和590，以形成屏蔽電極溝槽部分222。然后，電介 質(zhì)層、屏蔽電極絕緣層或場電極絕緣層68沿著溝槽22的下部部分(即，沿著屏蔽電極溝槽 部分222)并且沿著溝槽27的表面被形成，如圖7所示。在一個實施方式中，電介質(zhì)層68 是約0.2微米厚的熱氧化物。并且，在該實施方式中，電介質(zhì)層68比柵電極層觀更厚。圖8示出了在進一步的處理之后的晶體管10。導(dǎo)電層被沉積為覆蓋在半導(dǎo)體基底 13上。在一個實施方式中，導(dǎo)電層是摻雜有η型摻雜物的多晶硅，例如，磷是合適的。在可 選的實施方式中，導(dǎo)電層是金屬、硅化物或其組合，包括與多晶硅的組合。然后，導(dǎo)電層在電 介質(zhì)疊層51的表面M附近被平整化或回蝕。回蝕步驟或化學(xué)機械拋光或平整化(CMP)步 驟被使用。接下來，光刻膠層被沉積并且被圖案化以形成覆蓋在包含溝槽27的終接區(qū)四0 上的保護層71。然后，溝槽22中的導(dǎo)電層被部分地回蝕和凹入溝槽22的下部部分內(nèi)，留 下覆蓋在溝槽22的下部部分中的電介質(zhì)層68上的屏蔽電極、導(dǎo)電屏蔽電極或場電極44。 利用化學(xué)碳氟化合物的干蝕刻工藝適合于該步驟。場電極接觸層或區(qū)域45保持在溝槽27 中。場電極44和電介質(zhì)層68與電介質(zhì)層74 (在圖13中示出)一起形成了晶體管10的絕 緣場電極或絕緣屏蔽電極70 (同樣在圖13中示出)?，F(xiàn)在，參照圖9至圖12，屏蔽電極44的可選實施方式的局部橫截面圖被示出，屏 蔽電極44被配置為減小電阻。在圖9中，屏蔽電極44進一步包括金屬或硅化物區(qū)444，其 實質(zhì)上在中央位于場電極44中，并且從場電極44的上部部分440延伸。區(qū)444包括對隨 后的高溫處理有彈性的任何金屬或硅化物材料。為了形成區(qū)444，更薄的導(dǎo)電層被形成于 溝槽22中，并且金屬或硅化物層被形成為覆蓋在導(dǎo)電層上。然后，這些層被回蝕以形成圖 9所示的結(jié)構(gòu)。在圖10中，屏蔽電極44進一步包括位于屏蔽電極44的下部部分441處的 金屬或硅化物區(qū)445。在該實施方式中，首先區(qū)445被形成于溝槽22的下部部分中，并且然 后屏蔽電極44被形成為覆蓋在區(qū)445上。在圖11中，屏蔽電極44被形成為圍繞金屬或硅化物區(qū)446。除了區(qū)446比屏蔽電 極44凹進得更深以外，區(qū)446與區(qū)444類似地被形成，并且額外的材料例如摻雜多晶硅被 形成為覆蓋在區(qū)446上。在圖12中，屏蔽電極44進一步包括位于屏蔽電極44的上部部分 448處的金屬或硅化物區(qū)447。除了該實施方式中的導(dǎo)電層比圖9的實施方式中的導(dǎo)電層 更厚以外，區(qū)447與區(qū)444類似地被形成。區(qū)444、445、446和447被配置為減小電阻，這除 了其它優(yōu)點以外還提高了轉(zhuǎn)換性能。圖13示出了在額外的處理之后的晶體管10。首先，電介質(zhì)層或屏蔽電極絕緣層 74被形成為覆蓋在屏蔽電極44和導(dǎo)電屏蔽電極接觸區(qū)45上。在一個實施方式中，電介質(zhì) 層74為氧化物例如熱氧化物，并且具有約0. 1微米的厚度。然后，通過利用例如選擇性蝕 刻，電介質(zhì)層64從溝槽22的側(cè)壁部分被移除。然后，導(dǎo)電層被形成為覆蓋在半導(dǎo)體基底13上并且覆蓋在溝槽22內(nèi)的絕緣屏蔽 電極70上。在一個實施方式中，導(dǎo)電層是多晶硅，并且在本發(fā)明的實施方式中，導(dǎo)電層摻雜有η型摻雜物例如磷。在可選的實施方式中，導(dǎo)電層是金屬、硅化物或其組合，包括具有多 晶硅的組合。然后，導(dǎo)電層的部分被移除以在溝槽22中形成或提供導(dǎo)電柵材料、電極或?qū)?78。在本實施方式中，導(dǎo)電層然后被平整化，以使導(dǎo)電柵電極78的上表面540鄰近電介質(zhì) 疊層51的上表面Μ?；匚g步驟或CMP步驟被用于該平整化步驟。導(dǎo)電柵電極78、電介質(zhì) 層觀和電介質(zhì)層74形成了晶體管10的絕緣柵電極80。圖14示出了在制造的后面步驟時的晶體管10。光刻膠層(未示出)被形成為覆 蓋在半導(dǎo)體基底13上并且被圖案化以留下覆蓋在終接區(qū)290上的光刻膠層。接下來，晶體 管10對干蝕刻步驟被暴露以從有源區(qū)觀0中的電介質(zhì)層51移除電介質(zhì)層53和電介質(zhì)層 52?；诜幕瘜W(xué)物質(zhì)適合于該步驟。電介質(zhì)層52的剩余部分520可保留，如圖14所示， 或者所有電介質(zhì)層52被移除。在該步驟之后，柵電極80的部分781保持從主表面18延伸 出去、從主表面18向外延伸或在主表面18之上延伸。然后，覆蓋在終接區(qū)290上的光刻膠 層被移除。接下來，電介質(zhì)層52的任何剩余部分520和覆蓋在屏蔽電極接觸區(qū)45上的電介 質(zhì)層74在濕剝除工藝中被移除，如圖15所示。然后，屏蔽電介質(zhì)層83被形成為覆蓋在柵 電極78的部分781和溝槽22之間的主表面18的區(qū)段上。在一個實施方式中，屏蔽電介質(zhì) 層83是利用熱氧化技術(shù)被氧化形成的并且具有約0. 05微米的厚度。接下來，η型源極區(qū)、 導(dǎo)電區(qū)或載流區(qū)33被形成于主體區(qū)31內(nèi)、被形成于主體區(qū)31中或覆蓋在主體區(qū)31上，并 且從主表面18延伸到例如從約0. 1微米至約0. 5微米的深度。約3. 0xl015atoms/cm2的磷 或砷離子注入劑量和足以允許摻雜物滲入屏蔽電介質(zhì)層83的注入能量被用于形成源極區(qū) 33。然后，注入的摻雜物在此時或在隨后的處理時被退火。圖16示出了在制造的又一步驟時的晶體管10。電介質(zhì)層被形成為覆蓋在半導(dǎo)體 基底13上，并且隨后被各向異性地蝕刻以形成接近或鄰近柵電極78的部分781的隔板86。 該蝕刻步驟也暴露了柵電極78的上表面540以及相鄰溝槽22之間的主表面18的區(qū)段180。 在一個實施方式中，電介質(zhì)層為具有約0. 2微米至約0. 3微米的厚度的氮化物層。根據(jù)本實施方式，干蝕刻步驟被用于移除柵電極78的鄰近隔板86的部分，并且被 用于移除半導(dǎo)體基底13的與隔板86自對準(zhǔn)的部分，如圖17所示。該步驟形成了覆蓋在導(dǎo) 電柵電極78上的凹槽部分88、半導(dǎo)體基底13內(nèi)或具體地主體區(qū)31內(nèi)的凹槽部分91以及 覆蓋在屏蔽電極接觸區(qū)45上的凹槽部分92。凹槽部分91延伸至主體區(qū)31內(nèi)，暴露了源極 區(qū)33的表面330。凹槽部分88被形成。以使導(dǎo)電柵電極78保持在源極區(qū)33與主體區(qū)31 之間的接合點上。在一個實施方式中，凹槽部分88、91和92使用利用SF6A)2化學(xué)物質(zhì)的干 蝕刻工藝被形成。可選地，HBr/Cl化學(xué)物質(zhì)被使用。圖18示出了在額外的處理之后的晶體管10。電介質(zhì)層或隔板層被形成為覆蓋在 半導(dǎo)體基底13上。在一個實施方式中，電介質(zhì)層為沉積的氧化物并且具有約0. 05微米的 厚度。然后，電介質(zhì)層被各向異性地蝕刻以在凹槽部分88、91和92中形成隔板96。然后， P型摻雜物被離子注入主體區(qū)31中以形成與隔板96自對準(zhǔn)的接觸增強區(qū)36。在一個實施 方式中，硼離子注入或一系列硼離子注入被用于形成接觸增強區(qū)36。作為例子，當(dāng)單次注入 被使用時，約1. 0xl014atoms/cm2至約2. 0xl015atoms/cm2的注入劑量被使用。接下來，注入 的摻雜物被退火。盡管硼也被注入導(dǎo)電柵電極78和屏蔽電極接觸區(qū)45中，但是注入劑量 不足以補償已經(jīng)存在的η型摻雜物，因此ρ型區(qū)未形成于這些區(qū)中。
然后，增強區(qū)360在導(dǎo)電柵電極78、屏蔽電極接觸區(qū)45和接觸增強區(qū)36中形成。 增強區(qū)360也與隔板96自對準(zhǔn)。在一個實施方式中，增強區(qū)360為自對準(zhǔn)的硅化物或硅化 物區(qū)例如鈦硅化物或鈷硅化物，并且是利用傳統(tǒng)的硅化物形成技術(shù)來形成的。根據(jù)本實施方式，隔板96提供了幾個好處。具體地，它們消除或減少了任何可能 的硅化物與柵極邊緣的相互作用，并且其次，隔板96移動增強區(qū)36和360以進一步遠離柵 極邊緣區(qū)，從而減小了電流擁擠問題的任何可能并且使對晶體管10的閥值電壓的有害影 響最小化。圖19示出了在額外的處理之后的晶體管10。層間電介質(zhì)(ILD)膜被形成為覆蓋 在半導(dǎo)體基底13上、被平整化并光刻地圖案化以形成ILD區(qū)域101和接觸開口 103。在本 實施方式中，ILD膜為摻雜有磷或硼和磷的沉積氧化硅，并且具有從約0. 4微米至約1. 0微 米的厚度。優(yōu)選地，層間電介質(zhì)膜被平整化以提供更均勻的表面外形，這提高了可制造性。 優(yōu)選地，ILD膜包括不同于用于隔板86的材料的材料，這允許選擇性蝕刻用于隨后的接觸 蝕刻。在這種情況下，隔板86有益地允許接觸開口 103的局部自對準(zhǔn)特征。接下來，接觸結(jié)構(gòu)被形成為覆蓋在晶體管10的主表面18和19上，如圖20所示。 接觸層106被形成為覆蓋在主表面19上并且是金屬層例如Ti/Ni/Ag、Cr/Ni/Au等。在晶 體管10中，接觸層106被配置為漏極接點或漏極電極。接觸結(jié)構(gòu)107被形成為覆蓋在主表 面18上并且給主體區(qū)31中的增強區(qū)36/360、源極區(qū)33、場電極接觸區(qū)45提供電接點并且 直接給屏蔽電極44提供電接點。在一個實施方式中，接觸結(jié)構(gòu)107包括作為第一接觸層 的Ti/TiN阻擋層、覆蓋在Ti/TiN阻擋層上的鎢塞和覆蓋在鎢塞上的鋁合金。在晶體管10 中，接觸結(jié)構(gòu)107被配置為源極接點或源極電極。在最后的步驟中，鈍化層然后被形成為覆 蓋在接觸結(jié)構(gòu)107上并且被圖案化以給源極焊線或其它連接結(jié)構(gòu)提供接觸區(qū)。盡管未被示 出，但是另一個接觸結(jié)構(gòu)被形成為覆蓋在主表面18上以給終接區(qū)四0中的柵電極78提供 接點。根據(jù)本實施方式的方法的另一個特征是它提供了具有橫向?qū)挾然虺叽?16的絕緣屏 蔽電極70，該橫向?qū)挾然虺叽?16大于絕緣柵電極80的橫向?qū)挾然虺叽?17。在一個實施方式中，晶體管10的操作如下進行。假設(shè)源極電極(或輸入端子)107 和屏蔽電極44正在零伏的電位Vs處操作，柵電極78接收2. 5伏的控制電壓Ve，其大于晶體 管10的導(dǎo)電閥值，并且漏極電極(或輸出端子)106在5.0伏的漏極電位Vd處操作。Ve和 Vs的值使主體區(qū)31反轉(zhuǎn)相鄰的導(dǎo)電柵電極78以形成溝道，溝道使源極區(qū)33電連接于半導(dǎo) 體層12。器件電流Ids從漏極電極106流出并且通過半導(dǎo)體層12、溝槽和源極區(qū)33按規(guī)定 路線到達源極電極107。在一個實施方式中，Ids大約為1.0安培。為了使晶體管10轉(zhuǎn)換為 關(guān)斷狀態(tài)，小于晶體管10的導(dǎo)電閥值的控制電壓Ve被施加于柵電極78(例如Ve < 2. 5V)。 這移除了溝道并且Ids不再流過晶體管10。屏蔽電極44被配置為控制主體區(qū)31與半導(dǎo)體層12之間的耗盡層的寬度，這提高 了源極到漏極擊穿電壓。并且，屏蔽電極44幫助減小晶體管10的柵極到漏極電荷。此外， 因為與其它結(jié)構(gòu)相比，存在導(dǎo)電柵電極78與半導(dǎo)體層12的較少的重覆，因此晶體管10的 柵極到漏極電容被減小。這些特征進一步提高了晶體管10的轉(zhuǎn)換特征。圖21示出了晶體管10的可選的實施方式。在該實施方式中，如圖18所示，隔板 96未被使用，并且增強區(qū)360進一步沿著與主體區(qū)31和源極區(qū)33鄰近的凹槽區(qū)91的側(cè) 壁部分被形成。這個可選的實施方式的一個益處是產(chǎn)生與主體區(qū)31和源極區(qū)33的增強接觸。圖22至圖沈示出了形成具有與晶體管10相似的絕緣屏蔽電極和絕緣柵電極的 晶體管100的可選的方法。然而，與晶體管10相反，用于形成晶體管100的該方法在一個 步驟中將溝槽22和27蝕刻到它們的目標(biāo)深度，并且絕緣柵電極和絕緣屏蔽電極具有近似 相同的橫向?qū)挾?。圖22示出了在電介質(zhì)疊層51被形成為覆蓋在半導(dǎo)體基底13的主表面18上之后 的晶體管100。開口 58和59被形成，但是在蝕刻溝槽22和27之前，可選的電介質(zhì)層被形 成為覆蓋在半導(dǎo)體基底13上并且被各向異性地蝕刻以形成隔板109。在一個實施方式中， 隔板109為氮化硅并且具有約0. 05微米的厚度。在隔板109被形成以后，溝槽22和27被 形成為從主表面18延伸并且與隔板109自對準(zhǔn)。如上所述，在該實施方式中，在制造的這 個步驟，溝槽22和27被蝕刻至它們的最終目標(biāo)深度。接下來，電介質(zhì)層168被形成為覆蓋在溝槽22和27的表面上，如圖23所示。在 一個實施方式中，電介質(zhì)層168為氧化物例如濕氧化物并且具有約0. 1微米的厚度。然后， 導(dǎo)電層被形成為覆蓋在半導(dǎo)體基底13上，后面是光刻膠層，其被圖案化以留下光刻膠層的 覆蓋在終接區(qū)290上的一部分。然后，導(dǎo)電層的部分從溝槽22被移除，從而留下在溝槽22 的下部部分中的屏蔽電極44。在一個實施方式中，屏蔽電極44包括摻雜的多晶硅。在可選 方案中，屏蔽電極44包括金屬或硅化物，或者可包括圖9至圖12中所示的和所述的實施方 式。在屏蔽電極44被形成以后，光刻膠層被移除。屏蔽電極接觸區(qū)45保持在溝槽27中。圖M示出了在制造的后面階段時的晶體管100。可選的步驟被用于移除保持覆 蓋在溝槽22中的電介質(zhì)層168的被暴露表面上的任何剩余的導(dǎo)電材料。對于這個可選的 步驟，當(dāng)導(dǎo)電材料包括多晶硅時，小于約0. 1微米的濕氧化物在溝槽22中形成。該氧化物 和電介質(zhì)168的沿著屏蔽電極44上的溝槽22的側(cè)壁的那些部分被移除。接下來，溝槽22 中的半導(dǎo)體基底13的被暴露表面被清洗，并且電介質(zhì)層1 被形成為覆蓋在溝槽22的被 暴露表面上。并且，電介質(zhì)層1 被形成為覆蓋在屏蔽電極44上。電介質(zhì)層1 被配置為 晶體管100的柵電介質(zhì)層。在一個實施方式中，電介質(zhì)層1 為氧化物并且具有約0. 01微 米至約0. 1微米之間的厚度。盡管電介質(zhì)層1 與電介質(zhì)層128同時被形成，當(dāng)屏蔽電極 44為多晶硅時，由于與多晶硅的氧化相關(guān)聯(lián)的較快的生長速率，電介質(zhì)層1 通常比電介 質(zhì)層128更厚。圖25示出了在額外的處理之后的晶體管100。導(dǎo)電層被形成為覆蓋在半導(dǎo)體基底 13上并且被平整化以形成導(dǎo)電柵電極78，其包括前述材料。導(dǎo)電柵電極78具有接近電介 質(zhì)疊層51的上表面M的上表面M0。光刻膠/回蝕或CMP技術(shù)被用于平整化導(dǎo)電層以形 成導(dǎo)電柵電極78。導(dǎo)電柵電極78、電介質(zhì)層1 和電介質(zhì)層1 形成了絕緣柵電極80，而 屏蔽電極44、電介質(zhì)層168和1 形成了絕緣屏蔽電極70。接下來，光刻膠層(未示出)被形成為覆蓋在半導(dǎo)體基底13上并且被圖案化以留 下光刻膠層的覆蓋在終接區(qū)290上的部分。然后，有源區(qū)觀0中的電介質(zhì)層53和109被移 除并且然后光刻膠層被剝除。然后，有源區(qū)觀0中的電介質(zhì)層52被移除，如圖沈所示。在 該步驟之后，絕緣柵電極80的部分781保持從主表面18延伸或者在主表面18之上延伸。 然后，屏蔽電介質(zhì)層183被形成為覆蓋在溝槽22之間的半導(dǎo)體基底13的被暴露區(qū)段上并 且覆蓋在導(dǎo)電柵電極78和屏蔽電極接觸層45上。在一個實施方式中，屏蔽電介質(zhì)層183為約0.03微米至約0.1微米厚度的氧化物。接下來，源極區(qū)33在主體區(qū)31中形成。此時， 根據(jù)圖16至圖21以及相關(guān)聯(lián)的描述，晶體管100的處理繼續(xù)。鑒于上面的所有內(nèi)容，顯然公開了形成具有絕緣屏蔽電極區(qū)和絕緣柵電極區(qū)的晶 體管的新穎的方法。連同其它特征包括的是利用一次性電介質(zhì)疊層來形成絕緣柵電極區(qū)， 移除一次性電介質(zhì)疊層以及然后形成鄰近絕緣柵電極區(qū)的第一組隔板。還包括的是利用第 一組隔板來在絕緣柵電極區(qū)中形成第一凹槽區(qū)以及在半導(dǎo)體基底中形成第二凹槽區(qū)，然后 在第一凹槽區(qū)和第二凹槽區(qū)中形成增強區(qū)。在又一個實施方式中，該方法包括在第一凹槽 區(qū)和第二凹槽區(qū)中形成第二組隔板，以及形成與第二組隔板自對準(zhǔn)的增強區(qū)。一次性電介 質(zhì)疊層實現(xiàn)鄰近絕緣柵電極區(qū)的第一組隔板的形成，這提供了與晶體管的自對準(zhǔn)接觸區(qū)。 第一組隔板還在該工藝的后期提供了凹槽部分的形成，這實現(xiàn)了硅化物增強區(qū)的使用。該方法進一步包括在溝槽形成期間使用一次性電介質(zhì)隔板層，這減小了光刻要求 并且實現(xiàn)了在溝槽中多次氧化和濕剝除循環(huán)的使用。這改善了工藝控制、靈活性和可制造 性。雖然本發(fā)明的主題利用具體的優(yōu)選實施方式被描述，但是顯然對半導(dǎo)體領(lǐng)域中的 技術(shù)人員來說很多替換和變化是明顯的。更具體地，盡管該方法可直接應(yīng)用于在其它半導(dǎo) 體材料上形成的其它晶體管以及BiCOMS、金屬半導(dǎo)體FET(MESFET) ,HFET,IGBT和其它晶體 結(jié)構(gòu)，但是本發(fā)明的主題是針對硅基底上的特殊N溝道MOS晶體管結(jié)構(gòu)描述的。
權(quán)利要求
1.一種形成半導(dǎo)體器件的方法，包括以下步驟 提供具有主表面的半導(dǎo)體基底；形成覆蓋在所述主表面上的電介質(zhì)疊層，其中所述電介質(zhì)疊層包括至少兩層不同的材 料，并且其中所述電介質(zhì)疊層具有第一表面； 在所述電介質(zhì)疊層中形成第一開口；在所述半導(dǎo)體基底中形成通過所述第一開口到第一深度的溝槽； 在所述溝槽的下部部分中形成絕緣屏蔽電極；在所述絕緣屏蔽電極上的所述溝槽中形成絕緣柵電極，其中所述絕緣柵電極包括具有 與所述第一表面接近的上表面的導(dǎo)電柵材料；至少移除所述電介質(zhì)疊層的部分，從而留下所述導(dǎo)電柵材料的在所述主表面上延伸的 部分；形成鄰近所述導(dǎo)電柵材料的所述部分的第一隔板，其中所述主表面的區(qū)段被暴露在相 鄰的溝槽之間；移除與所述第一隔板自對準(zhǔn)的所述導(dǎo)電柵材料的部分和所述半導(dǎo)體基底的部分，其中 所述移除步驟形成覆蓋在所述導(dǎo)電柵材料上的第一凹槽部分和在所述半導(dǎo)體基底內(nèi)的第 二凹槽部分；在所述第一凹槽部分和所述第二凹槽部分中形成第二隔板；在與所述第二隔板自對準(zhǔn)的所述第一凹槽部分和所述第二凹槽部分中形成增強區(qū)；形成覆蓋在所述第一凹槽部分上的絕緣區(qū)；以及形成通過所述第二凹槽部分耦合到所述半導(dǎo)體基底的第一導(dǎo)電層。
2.根據(jù)權(quán)利要求1所述的方法，其中形成所述絕緣屏蔽電極的步驟包括以下步驟 形成覆蓋在所述溝槽的表面上的第一電介質(zhì)層，其中所述第一電介質(zhì)層具有第一厚度；形成覆蓋在所述第一電介質(zhì)層上 的第二電介質(zhì)層，其中所述第一電介質(zhì)層和所述第二 電介質(zhì)層包括不同的材料；形成沿著所述溝槽的下部部分的通過所述第一電介質(zhì)層和所述第二電介質(zhì)層的第二 開口 ；使所述溝槽形成為通過所述第二開口到大于所述第一深度的第二深度以形成屏蔽電 極溝槽部分；形成沿著所述屏蔽電極溝槽部分的表面的第三電介質(zhì)層，其中所述第三電介質(zhì)層具有第二厚度；形成覆蓋在所述第三電介質(zhì)層上的屏蔽電極，其中所述屏蔽電極在所述溝槽內(nèi)被凹 進；以及形成覆蓋在所述屏蔽電極上的第四電介質(zhì)層。
3.根據(jù)權(quán)利要求2所述的方法，其中形成所述屏蔽電極的所述步驟包括形成包含多晶 硅和硅化物的所述屏蔽電極。
4.根據(jù)權(quán)利要求1所述的方法，其中至少移除所述電介質(zhì)疊層的部分的步驟包括以下 步驟移除所有的所述電介質(zhì)疊層；以及暴露在所述主表面上的導(dǎo)電柵材料。
5.一種用于形成半導(dǎo)體器件的方法，包括以下步驟提供具有主表面、一對相鄰的溝槽和覆蓋在該對相鄰的溝槽之間的所述主表面上的電 介質(zhì)疊層的半導(dǎo)體基底，其中每個溝槽包括絕緣柵電極部分，所述絕緣柵電極部分包括形 成有與所述電介質(zhì)疊層的上表面接近的第一表面的柵電極層；移除沿著所述主表面上的所述絕緣柵電極的側(cè)表面的所述電介質(zhì)疊層； 形成與所述側(cè)表面相鄰的第一隔板；移除與所述第一隔板相鄰的所述柵電極層的一部分以形成第一凹槽部分； 移除所述半導(dǎo)體基底的一部分以形成與所述第一隔板自對準(zhǔn)的第二凹槽部分；以及 在所述第一凹槽部分和所述第二凹槽部分中形成增強區(qū)。
6.根據(jù)權(quán)利要求5所述的方法，其中提供所述半導(dǎo)體基底的步驟還包括給第一導(dǎo)電 類型的半導(dǎo)體基底提供形成于相鄰的溝槽之間的第二導(dǎo)電類型的主體區(qū)和形成于所述主 體區(qū)內(nèi)的源極區(qū)，形成所述增強區(qū)的方法包括形成沿著鄰接所述源極區(qū)的所述第二凹槽部 分的側(cè)表面的所述增強區(qū)。
7.根據(jù)權(quán)利要求5所述的方法，還包括在形成所述增強區(qū)的步驟之前在所述第一凹槽 部分和第二凹槽部分中形成第二隔板的步驟，并且其中形成所述增強區(qū)的步驟包括形成與 所述第二隔板自對準(zhǔn)的所述增強區(qū)。
8.根據(jù)權(quán)利要求5所述的方法，其中提供半導(dǎo)體基底的步驟包括提供半導(dǎo)體基底，其 中每個溝槽包括位于所述絕緣柵電極部分之下的絕緣屏蔽電極部分。
9.一種用于形成半導(dǎo)體器件的方法，包括以下步驟提供具有主表面、一對相鄰的溝槽和覆蓋在該對相鄰的溝槽之間的所述主表面上的電 介質(zhì)疊層的半導(dǎo)體基底，其中每個溝槽包括包含柵電極層的絕緣柵電極部分和位于所述絕 緣柵電極部分之下的絕緣屏蔽電極部分；移除沿著所述主表面上的所述絕緣柵電極的側(cè)表面的所述電介質(zhì)疊層； 形成與所述側(cè)表面相鄰的第一隔板；移除與所述第一隔板相鄰的所述柵電極層的一部分以形成第一凹槽部分； 移除所述半導(dǎo)體基底的一部分以形成與所述第一隔板自對準(zhǔn)的第二凹槽部分； 在所述第一凹槽部分和所述第二凹槽部分中形成第二隔板；以及 在與所述第二隔板自對準(zhǔn)的所述第一凹槽部分和所述第二凹槽部分中形成增強區(qū)。
10.根據(jù)權(quán)利要求9所述的方法，其中提供所述半導(dǎo)體基底的步驟包括提供所述半導(dǎo) 體基底，其中與至少一個絕緣柵電極部分的橫向尺寸相比，至少一個絕緣屏蔽電極部分的 橫向尺寸更寬。
全文摘要
本發(fā)明涉及形成具有屏蔽電極結(jié)構(gòu)的絕緣柵場效應(yīng)晶體管器件的方法。在一個實施方式中，用于形成具有在溝槽區(qū)內(nèi)的絕緣柵電極和絕緣屏蔽電極的晶體管的方法包括形成覆蓋在基底上的一次性電介質(zhì)疊層。該方法還包括形成鄰近一次性電介質(zhì)疊層的溝槽區(qū)。當(dāng)絕緣柵電極被形成以后，該方法包括移除一次性電介質(zhì)疊層以及然后形成鄰近絕緣柵電極的隔板。該方法還包括利用隔板來在絕緣柵電極和基底中形成凹槽區(qū)，以及然后在第一凹槽區(qū)和第二凹槽區(qū)中形成增強區(qū)。
文檔編號H01L21/336GK102097322SQ20101051812
公開日2011年6月15日 申請日期2010年10月25日 優(yōu)先權(quán)日2009年12月9日
發(fā)明者G·M·格里瓦納, J·塞勒斯, P·溫卡特拉曼 申請人:半導(dǎo)體元件工業(yè)有限責(zé)任公司