專利名稱：半導體裝置以及半導體裝置的制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導體裝置，特別涉及形成有腔的半導體裝置。
背景技術(shù)：
在半導體裝置之中，存在具有形成在腔內(nèi)的元件的半導體裝置。特別地，存在 具有可動部的元件通過設(shè)置于被密封的腔內(nèi)而具有良好特性的情況。例如，根據(jù)特開 2007-085747號公報，作為半導體裝置的靜電電容型加速度傳感器，在具有氣密性的蓋層 (cap)內(nèi)部(腔)具有加速度檢測部。該腔由襯底、設(shè)置在襯底上的接合框架、與接合框架 接合的蓋層形成。此外，以貫穿接合框架的方式設(shè)置有被氧化膜夾持的布線。在上述加速度傳感器的制造過程中，在布線存在的面上形成接合框架。形成有該 接合框架的面，在布線的邊緣部分具有與布線厚度相對應的凹凸。由此，在形成于該面上的 接合框架的上表面也形成有凹凸。該接合框架上表面的凹凸過大時，由于接合框架和蓋層 的緊密的接合比較困難，因此，存在難以確保腔的氣密性這一問題。特別是，如果布線和氧 化膜的形成時的重合偏移較大，則接合框架的上表面的凹凸變得更大，該問題變得更加嚴 重。為了將該接合框架上表面的凹凸變得更小，在上述現(xiàn)有方法中，必須將布線變薄。艮口， 上在述現(xiàn)有的方法中，存在確保腔的氣密性和降低布線電阻這二者并存比較困難這樣的課 題。

發(fā)明內(nèi)容
本發(fā)明是鑒于上述課題而進行的，其目的在于提供一種能夠使確保腔的氣密性和 降低布線電阻并存的半導體裝置及半導體裝置的制造方法。本發(fā)明的一種半導體裝置具有襯底、第一及第二布線、元件、構(gòu)件和蓋層。襯底具 有槽部。第一布線沿著槽部設(shè)置在槽部的底面上，并具有第一膜厚。第二布線設(shè)置在襯底 上，與第一布線電連接，并具有比第一膜厚厚的第二膜厚。元件設(shè)置在襯底上，并與第二布 線電連接。構(gòu)件具有與襯底之間夾持第一布線的部分，在襯底上包圍第二布線及元件。蓋 層以在襯底上的被構(gòu)件包圍的區(qū)域上形成腔的方式設(shè)置在構(gòu)件上。本發(fā)明的另一種半導體裝置具有襯底、布線、覆蓋膜、填充部、元件、構(gòu)件和蓋層。 襯底具有槽部。布線以在與槽部的側(cè)面之間形成凹部的方式沿著槽部設(shè)置在槽部的底面 上。覆蓋膜由一種材質(zhì)構(gòu)成，覆蓋凹部的內(nèi)表面。填充部由與一種材質(zhì)不同的材質(zhì)構(gòu)成，填 充被覆蓋膜覆蓋的凹部。元件設(shè)置在襯底上，與布線電連接。構(gòu)件具有與襯底之間分別夾 持布線及填充部的部分，在襯底上包圍元件。蓋層以在襯底上的被構(gòu)件包圍的區(qū)域上形成腔的方式設(shè)置在構(gòu)件上。本發(fā)明的另一種半導體裝置具有襯底、布線、圖形、元件、構(gòu)件和蓋層。布線設(shè)置在 襯底上。圖形由與布線相同的材質(zhì)構(gòu)成，在襯底上與布線隔開間隔夾持布線。元件設(shè)置在襯 底上，與圖形電隔離，并與布線電連接。構(gòu)件具有與襯底之間分別夾持布線及圖形的部分， 在襯底上包圍元件。蓋層以在襯底上的被構(gòu)件包圍的區(qū)域上形成腔的方式設(shè)置在構(gòu)件上。本發(fā)明的半導體裝置的制造方法具有以下工序。形成覆蓋襯底的主面的一部分的布線。在襯底上形成絕緣膜，該絕緣膜具有覆蓋 布線的第一部分和覆蓋從布線露出的主面的第二部分。形成覆蓋第二部分的至少一部分并 且使第一部分的至少一部分露出的第一掩模層。利用各向同性刻蝕，去除從第一掩模層露 出的絕緣膜。去除絕緣膜的工序之后，形成設(shè)置在襯底上并與布線電連接的元件、和具有與 襯底之間分別夾持布線及絕緣膜的部分并在襯底上包圍元件的構(gòu)件。以在襯底上的被構(gòu)件 包圍的區(qū)域上形成腔的方式在構(gòu)件上形成蓋層。根據(jù)本發(fā)明的一種半導體裝置，設(shè)置具有比第一膜厚厚的第二膜厚的第二布線， 因此，與僅設(shè)置第一膜厚的布線的情況相比，可以將用于向元件的電連接的布線的電阻變 小。此外，在構(gòu)件和襯底之間設(shè)置具有比第二膜厚薄的第一膜厚的第一布線，因此，與僅設(shè) 置第二膜厚的布線的情況相比，可以抑制構(gòu)件上表面的凹凸的發(fā)生，因此，可以將構(gòu)件與蓋 層緊密地接合。因此，確保腔的氣密性和降低布線的電阻可以并存。根據(jù)本發(fā)明的另一種半導體裝置，由于利用填充部填充形成在槽部的側(cè)面和上述 布線之間的凹部，因此，即使將布線的膜厚變厚，也可以將由布線的上表面和填充部的上表 面構(gòu)成的面的凹凸變小。因此，能夠抑制形成在該表面上的構(gòu)件的上表面的凹凸的發(fā)生，因 此，可以將構(gòu)件和蓋層緊密地接合。因此，確保腔的氣密性和降低布線的電阻可以并存。根據(jù)本發(fā)明的另一種半導體裝置，圖形由與布線相同的材質(zhì)構(gòu)成，因此，可以將布 線和圖形一起進行構(gòu)圖。因此，可不受重合偏移的影響地利用夾持布線的圖形將由布線引 起的凹凸變小。根據(jù)本發(fā)明的半導體裝置的制造方法，由于利用各向同性刻蝕去除從第一掩模層 露出的絕緣膜，因此絕緣膜的端部具有緩和的臺階差形狀。因此，由絕緣膜的上表面和布線 的上表面構(gòu)成的面的凹凸變得緩和，因此，形成在絕緣膜及布線上的構(gòu)件的上表面的凹凸 變小。因此，可以將構(gòu)件和蓋層緊密地接合，從而確保腔的氣密性。本發(fā)明的上述及其他目的、特征、方式及優(yōu)點，可由與附圖相關(guān)聯(lián)的理解的本發(fā)明 的如下詳細說明明確。


圖1為概略性地表示作為本發(fā)明的實施方式1中的半導體裝置的加速度傳感器的 結(jié)構(gòu)的平面圖。并且，圖1中并未示出襯底和設(shè)置在該襯底上的層間絕緣膜及氮化膜。圖2為未示出圖1的蓋層的平面圖。并且，圖2中并未示出襯底和設(shè)置在該襯底 上的層間絕緣膜及氮化膜。圖3為圖2的部分放大圖。而且圖3中并未示出襯底和設(shè)置在該襯底上的層間絕 緣膜及氮化膜。圖4為沿圖3的IV-IV線的概略性的部分剖面圖。
圖5為沿圖3的V-V線的概略性的部分剖面圖。圖6為沿圖3的VI-VI線的概略性的部分剖面圖。圖7為沿圖2的VII-VII線的概略性的部分剖面圖。圖8為沿圖2的VIII-VIII線的概略性的部分剖面圖。圖9為沿圖3的IX-IX線的概略性的部分剖面圖。圖10為概略性地表示作為本發(fā)明的實施方式1中的半導體裝置的加速度傳感器 的結(jié)構(gòu)的電路圖。圖11為概略性地表示在襯底上形成作為本發(fā)明實施方式1中的半導體裝置的加 速度傳感器的布線的狀態(tài)的部分平面圖。并且，在圖11中，為了易于看圖，僅示出襯底及該 襯底上的布線，此外，在布線的一部分面上添加了陰影線。圖12為表示作為本發(fā)明的實施方式1中的半導體裝置的加速度傳感器的布線和 襯底的槽部的位置關(guān)系的概略性的部分剖面圖。圖13 圖M為依次表示作為本發(fā)明的實施方式1中的半導體裝置的加速度傳感 器的制造方法的第一 第一 2工序的概略性的部分剖面圖。而且圖13 圖M的各個剖面 位置與圖9的剖面位置相對應。圖25為表示形成作為本發(fā)明的實施方式1中的半導體裝置的加速度傳感器的密 封部的狀態(tài)的概略性的部分剖面圖。圖沈為表示形成比較例中的加速度傳感器的密封部的狀態(tài)的概略性的部分剖面 圖。圖27為概略性地表示作為本發(fā)明的實施方式2中的半導體裝置的加速度傳感器 的結(jié)構(gòu)的部分平面圖。并且，圖27中并未示出蓋層、襯底和設(shè)置在該襯底上的層間絕緣膜 及氮化膜。圖28為沿圖27的XXVIII-XXVIII線的概略性的部分剖面圖。圖四為沿圖27的XXIX-XXIX線的概略性的部分剖面圖。圖30 圖33為依次表示作為本發(fā)明的實施方式2中的半導體裝置的加速度傳感 器的制造方法的第一 第4工序的概略性的部分剖面圖。而且圖30 圖33的各個剖面位 置與圖觀的剖面位置相對應。圖34為概略性地表示作為本發(fā)明的實施方式3中的半導體裝置的加速度傳感器 的結(jié)構(gòu)的部分平面圖。并且，圖34中并未示出蓋層、襯底和設(shè)置在該襯底上的層間絕緣膜 及氮化膜。圖35為沿圖34的XXXV-XXXV線的概略性的部分剖面圖。圖36為沿圖34的XXXVI-XXXVI線的概略性的部分剖面圖。圖37 圖39為依次表示作為本發(fā)明的實施方式3中的半導體裝置的加速度傳感 器的制造方法的第一 第3工序的概略性的部分剖面圖。而且圖37 圖39的各個剖面位 置與圖35的剖面位置相對應。圖40及圖41為概略性地表示比較例中的加速度傳感器的結(jié)構(gòu)的部分剖面圖。并 且，圖40的剖面位置與圖35的剖面位置相對應。此外，圖41的剖面位置沿著圖36的剖面位置。圖42為圖36的虛線部XLII的放大圖。
圖43為與比較例中的加速度傳感器的圖42相對應的圖。圖44為概略性地表示作為本發(fā)明的實施方式4中的半導體裝置的加速度傳感器 的結(jié)構(gòu)的部分平面圖。并且，圖44中并未示出蓋層、襯底和設(shè)置在該襯底上的層間絕緣膜 及氮化膜。圖45為沿圖44的XLV-XLV線的概略性的部分剖面圖。圖46為沿圖44的XLVI-XLVI線的概略性的部分剖面圖。圖47 圖52為依次表示作為本發(fā)明的實施方式4中的半導體裝置的加速度傳感 器的制造方法的第一 第6工序的概略性的部分剖面圖。而且圖47 圖52的各個剖面位 置與圖45的剖面位置相對應。圖53為概略性地表示作為本發(fā)明的實施方式5中的半導體裝置的加速度傳感器 的結(jié)構(gòu)的部分平面圖。并且，圖53中并未示出蓋層、襯底和設(shè)置在該襯底上的層間絕緣膜 及氮化膜。圖M為沿圖53的LIV-LIV線的概略性的部分剖面圖。圖55為沿圖53的LV-LV線的概略性的部分剖面圖。圖56及圖57為概略性地表示作為本發(fā)明的實施方式5中的半導體裝置的加速度 傳感器的制造方法的第一工序的部分剖面圖。而且圖56的剖面位置與圖M的剖面位置相 對應。此外，圖57的剖面位置與圖55的剖面位置相對應。圖58及圖59為概略性地表示作為本發(fā)明的實施方式5中的半導體裝置的加速度 傳感器的制造方法的第二工序的部分剖面圖。而且圖58的剖面位置與圖M的剖面位置相 對應。此外，圖59的剖面位置與圖55的剖面位置相對應。圖60為概略性地表示作為本發(fā)明的實施方式6中的半導體裝置的加速度傳感器 的結(jié)構(gòu)的部分平面圖。并且，圖60中并未示出蓋層、襯底和設(shè)置在該襯底上的層間絕緣膜 及氮化膜。圖61為沿圖60的LXI-LXI線的概略性的部分剖面圖。圖62為沿圖60的LXII-LXII線的概略性的部分剖面圖。圖63為與比較例中的加速度傳感器的圖62相對應的圖。
具體實施例方式以下，根據(jù)附圖對本發(fā)明的實施方式進行說明。實施方式1首先，對作為本實施方式的加速度傳感器的結(jié)構(gòu)進行說明。主要參照圖9，作為本實施方式的半導體裝置的加速度傳感器主要具有襯底 SBl ；摻雜多晶硅層13 (第一布線)；摻雜多晶硅層3 (第二布線)；加速度檢測部EL (元件) (圖2)；密封部6S (構(gòu)件)；蓋層10。襯底SBl具有具有主面的硅襯底1 ；形成在該主面上的氧化膜2。氧化膜2在與 硅襯底1相反側(cè)具有槽部。即，襯底SBl具有槽部。摻雜多晶硅層13沿該槽部位于槽部的底面上。摻雜多晶硅層13由被摻雜了的多 晶硅(摻雜多晶硅D0P0S(Doped Polycrystalline Silicon))形成。被摻雜的雜質(zhì)例如 為磷(P)。摻雜多晶硅層13具有與槽部的深度相同的第一膜厚，優(yōu)選具有IOOnm以下的膜
摻雜多晶硅層3為由設(shè)置在襯底SBl上的摻雜多晶硅構(gòu)成的層，具有比第一膜厚 厚的第二膜厚，優(yōu)選具有400nm左右的膜厚。摻雜多晶硅層3具有以接觸到摻雜多晶硅層 13上的方式形成的部分。因此，摻雜多晶硅層3與摻雜多晶硅層13電連接。摻雜多晶硅層 3及摻雜多晶硅層13構(gòu)成連結(jié)腔CV的內(nèi)外的三系統(tǒng)的布線PFa、PFb, PM(圖2及圖11)。 并且，槽部的側(cè)面和摻雜多晶硅層13的側(cè)面之間的間隔尺寸WM(圖12)優(yōu)選為應用于加速 度傳感器的制造工序中的照相制版法的曝光裝置的重合精度的尺寸和第一膜厚的合計尺 寸左右。例如，摻雜多晶硅層13的膜厚為lOOnm、重合精度的尺寸為200nm時，間隔尺寸WM 優(yōu)選為300nm左右。加速度檢測部EL(圖2)是設(shè)置在襯底SBl上的用于檢測加速度的元件，由摻雜多 晶硅形成。加速度檢測部EL通過摻雜多晶硅層13，與摻雜多晶硅層3電連接。密封部6S具有與襯底SBl之間夾持摻雜多晶硅層13的部分，在襯底SBl上，包圍 摻雜多晶硅層3及加速度檢測部EL (圖幻。密封部6S的膜厚分別比摻雜多晶硅層13及摻 雜多晶硅層3厚，例如，為4μπι。密封部6S由與加速度檢測部EL相同的材質(zhì)形成。S卩，密 封部6S由摻雜多晶硅形成。蓋層10以在襯底SBl上的被密封部6S包圍的區(qū)域上形成腔CV的方式設(shè)置在密 封部6S上。蓋層10和密封部6S的界面的凹凸優(yōu)選為幾十nm以下。在蓋層10和密封部 6S使用陽極接合進行接合的情況下，蓋層10的材質(zhì)優(yōu)選是玻璃。使用等離子體接合或常溫 接合代替陽極接合時，也可以使用硅襯底來代替玻璃制的蓋層10。此外，本實施方式的加速度傳感器還具有電極焊盤9Fa、9inK9M、在這些各電極 焊盤9Fa、9inK9M與襯底SBl之間單獨地(individually)形成的焊盤臺6P、層間絕緣膜4、 氮化膜5、氧化膜7、多晶硅膜8。各個電極焊盤9Fa、9inK9M為由鋁構(gòu)成的焊盤，在腔CV的外部，位于被單獨地設(shè)置 在襯底SBl上的焊盤臺6P上。焊盤臺6P由與加速度檢測部EL相同的材質(zhì)形成。S卩，焊盤 臺6P由摻雜多晶硅形成。電極焊盤9Fa、9inK9M分別通過單獨地形成的焊盤臺6P而與布 線PFa、PinKPM電連接。并且，也能夠成為不設(shè)置焊盤臺6P而電極焊盤9Fa、9inK9M分別直 接與布線PFa、PFb, PM接觸的結(jié)構(gòu)。層間絕緣膜4將層疊了摻雜多晶硅層3和摻雜多晶硅層13的部分的一部分絕緣。 此外，層間絕緣膜4具有開口部，在該開口部，摻雜多晶硅層3和摻雜多晶硅層13接觸。此 外，對于層間絕緣膜4來說，在襯底SBl上的未形成摻雜多晶硅層13的區(qū)域，將摻雜多晶硅 層3與氧化膜2隔開。氮化膜5覆蓋襯底SB1、摻雜多晶硅層13、層間絕緣膜4、摻雜多晶硅層3。此外，氮 化膜5具有開口部，在該開口部，焊盤臺6P及加速度檢測部EL分別與布線PFa、PinKPM(圖 2)的任意一個連接。多晶硅膜8覆蓋密封部6S的蓋層10側(cè)的面。氧化膜7位于密封部 6S和多晶硅膜8之間的一部分。并且，在不使用陽極接合的情況下，優(yōu)選氧化膜7及多晶硅 膜8被省略的結(jié)構(gòu)。其次，對加速度檢測部EL的結(jié)構(gòu)和加速度檢測部EL檢測加速度的原理進行說明。主要參照圖2，加速度檢測部EL具有固定電極6Fa、6in3及可動電極6M。固定電極 6Fa,6Fb及可動電極6M分別具有梳齒電極。固定電極6Fa、6in3的各自的梳齒相對于可動電極6M的梳齒沿一個方向(圖中橫方向)隔開間隔地對置，由此，形成電容器C1、C2(圖10)?？蓜与姌O6M具有彈簧部SPx、SPy。彈簧部SPx、SPy分別以如下方式構(gòu)成在襯底 SBl上，能夠以在一個方向(圖中橫向)彈性地進行伸縮的方式彎曲。彈簧部SPx、SPy各 自的一端成為利用簧片(anchor)ANx、Any被固定在襯底SBl上的固定端。彈簧部SPx、SPy 的各自的另一端即自由端被固定在可動電極6M的一端及另一端。由此，可動電極6M相對 于襯底SBl沿一個方向能夠變位地被支持。該變位根據(jù)可動電極6M受到的沿一個方向的 加速度而產(chǎn)生，因此，根據(jù)電容器Cl、C2的靜電電容算出該變位，由此，檢測沿一個方向的 加速度。其次，對本實施方式的變形例的結(jié)構(gòu)進行說明。參照圖11，上述本實施方式的加速度傳感器具有一個加速度檢測部EL，但本變形 例的加速度傳感器具有多個加速度檢測部EL(未圖示)。各加速度檢測部EL的可動電極 6M與共同的電極焊盤9M電連接。為了進行這樣的連接，將布線PM進行分支，與各加速度檢 測部EL連接即可。因此，形成從摻雜多晶硅層13分支的摻雜多晶硅層13v。對于摻雜多晶硅層13v來說，在襯底SBl上，與布線Pi^b的摻雜多晶硅層3交叉。 在該交叉的部分，摻雜多晶硅層13v和布線Pin3的摻雜多晶硅層3之間由層間絕緣膜4隔 開。并且，對于摻雜多晶硅層13v和摻雜多晶硅層13來說，能夠利用針對一層摻雜多晶硅 層的構(gòu)圖一起形成。其次，對作為本實施方式的半導體裝置的加速度傳感器的制造方法進行說明。主要參照圖13，在硅襯底1上形成氧化膜2。為了降低硅襯底1參與的寄生電容， 通常使氧化膜2的膜厚為Ιμπι以上。在氧化膜2的表面形成與摻雜多晶硅層13 (圖9)的 膜厚(第一膜厚)相同深度的槽。槽的深度例如為lOOnm。參照圖14，形成摻雜多晶硅層，利用照相制版法對該層進行構(gòu)圖，從而形成摻雜多 晶娃層13ο參照圖15，形成氧化膜等絕緣膜，利用照相制版法對該膜進行構(gòu)圖，從而形成層間 絕緣膜4。參照圖16，形成摻雜多晶硅層，利用照相制版法對該層進行構(gòu)圖，從而形成摻雜多 晶硅層3。所形成的摻雜多晶硅層的膜厚例如為400nm。參照圖17，形成氮化膜，利用照相制版法對該膜進行構(gòu)圖，從而形成氮化膜5。主要參照圖18，形成例如由PSG(phosphosilicate glass 磷硅酸鹽玻璃)構(gòu)成的 層，利用照相制版法對該層進行構(gòu)圖，從而形成犧牲層(sacrifice layer) 20。犧牲層20設(shè) 置于加速度檢測部EL (圖9)在襯底SBl上浮起的區(qū)域。參照圖19，形成摻雜多晶硅層6。摻雜多晶硅層6的膜厚例如為4 μ m。參照圖20，在摻雜多晶硅層6上形成氧化膜，利用照相制版法對該膜進行構(gòu)圖，從 而形成氧化膜7。利用該構(gòu)圖，在氧化膜7上形成開口部OP。參照圖21，形成多晶硅膜，利用照相制版法對該膜進行構(gòu)圖，從而形成多晶硅膜 8。主要參照圖22，對摻雜多晶硅層6、氧化膜7及多晶硅膜8進行構(gòu)圖，從而形成焊 盤臺6P、密封部6S、可動電極6M、固定電極6! 及6Fa(圖2)。參照圖23，在焊盤臺6P上形成電極焊盤9M。
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參照圖24，進行去除犧牲層20的工序(脫模(release)工序)。此時，利用氮化 膜5保護層間絕緣膜4。再次參照圖9，將蓋層10接合到密封部6S上。作為接合方法，有陽極接合、等離子 體接合或者常溫接合。使用陽極接合時，利用氧化膜7抑制密封部6S的雜質(zhì)向接合部分擴 散，因此，抑制由雜質(zhì)所引起的接合強度的下降。如上所述，得到本實施方式的加速度傳感器。并且，在上述說明中，未圖示出制造 一個加速度傳感器的狀態(tài)，但在批量生產(chǎn)工序中，優(yōu)選在進行了在一個襯底上形成多個加 速度傳感器的工序(晶片級(wafer level)工序)之后，將各加速度傳感器分離。根據(jù)本實施方式，作為各個布線PFa、PFb, PM，設(shè)置具有比第一膜厚厚的第二膜厚 的摻雜多晶硅層3。因而，與僅設(shè)置第一膜厚的摻雜多晶硅層13的情況相比，能夠?qū)⑾蚣铀?度檢測部EL電連接的電阻變小。此外，在密封部6S和襯底SBl之間設(shè)置具有比第二膜厚 薄的第一膜厚的摻雜多晶硅層13。因而，與僅設(shè)置第二膜厚的摻雜多晶硅層3作為各個布 線PFa、PFb, PM的情況相比，能夠抑制密封部6S上表面的凹凸的發(fā)生，因此，能夠?qū)⒚芊獠?6S和蓋層10緊密地進行接合。因此，使腔CV的氣密性的確保和各個布線PFa、PFb, PM的 電阻的降低并存。此外，由于加速度檢測部EL及密封部6S分別由摻雜多晶硅構(gòu)成，因此對加速度檢 測部EL附以導電性，并且，如從圖21到圖22的工序所示，能夠?qū)⒓铀俣葯z測部EL和密封 部6S—起形成。此外，加速度檢測部EL具有以能夠相對襯底SBl變位的方式設(shè)置的可動電極6M。 由此，能夠形成在腔CV內(nèi)具有可動部的加速度檢測部EL。此外，襯底SBl的槽部的深度和摻雜多晶硅層13的膜厚(第一膜厚)相同，從而 抑制形成密封部6S的表面的凹凸，因此，密封部6S的上表面(蓋層10側(cè)的表面)平滑性 提高。由此，可以提高密封部6S和蓋層10的接合強度。此外，如圖12所示，將氧化膜2的槽部的側(cè)面和摻雜多晶硅層13的側(cè)面的間隔定 為上述的間隔尺寸WM。由此，經(jīng)過圖25所示的生長過程(圖中虛線)，形成具有大致平滑 的上表面的密封部6S。并且，如圖沈所示，氧化膜2的槽部的側(cè)面和摻雜多晶硅層13的側(cè) 面的間隔具有比間隔尺寸WM大的間隔尺寸WMC時，在密封部6S的上表面，凹部變得更大， 因此密封部6S和蓋層10的接合強度下降。根據(jù)本實施方式的變形例，如圖11所示，如具有摻雜多晶硅層13v的布線PM和布 線Pin3那樣，能夠設(shè)置彼此絕緣并交叉的布線。因而，與以布線彼此不交叉的方式必須使布 線迂回的情況相比，可以將加速度傳感器內(nèi)的布線形成所需要的區(qū)域變小，因此可以將加 速度傳感器小型化。實施方式2首先，對作為本實施方式的半導體裝置的加速度傳感器的結(jié)構(gòu)進行說明。主要參照圖觀及圖29，本實施方式的加速度傳感器包括具有槽部的襯底SB2，代 替實施方式1的具有槽部的襯底SBl (圖4及圖9)。襯底SB2具有硅襯底1 (構(gòu)成槽部的 底面的基材部)；氧化膜2f ；氧化膜16 (構(gòu)成槽部的側(cè)面的絕緣膜)。在硅襯底1上設(shè)置有 氧化膜2f。為了降低硅襯底1參與的寄生電容，通常使氧化膜2f的膜厚為Ιμπι以上。在 氧化膜2f上選擇性地設(shè)置氧化膜16，氧化膜2f上的未設(shè)置氧化膜16的區(qū)域成為襯底SB2的槽部。并且，對于上述以外的結(jié)構(gòu)，由于與上述實施方式1的結(jié)構(gòu)大致相同，因此對相同 或?qū)囊刭x予同一符號，不重復其說明。其次，對作為本實施方式的半導體裝置的加速度傳感器的制造方法進行說明。參照圖30，在硅襯底1上形成氧化膜2f。其次，形成摻雜多晶硅層，利用照相制版 法對該層進行構(gòu)圖，從而形成摻雜多晶硅層13。摻雜多晶硅層13的膜厚例如為lOOnm。參照圖31，形成氧化膜，利用照相制版法對該膜進行構(gòu)圖，從而形成氧化膜16。使 氧化膜16的膜厚與摻雜多晶硅層13的膜厚(第一膜厚)相同。參照圖32，形成氧化膜等絕緣膜，利用照相制版法對該膜進行構(gòu)圖，從而形成層間 絕緣膜4。參照圖33，形成摻雜多晶硅層，利用照相制版法對該層進行構(gòu)圖，從而形成摻雜多 晶硅層3。所形成的摻雜多晶硅層的膜厚例如為400nm。并且，之后的工序與實施方式1的圖17 圖M大致相同，因此不重復其說明。根據(jù)本實施方式，可以得到與實施方式1相同的作用效果。實施方式3首先，對作為本實施方式的半導體裝置的加速度傳感器的結(jié)構(gòu)進行說明。主要參照圖35及圖36，作為本實施方式的半導體裝置的加速度傳感器，主要具有 襯底SB3、摻雜多晶硅層30和氧化膜40。襯底SB3具有具有主面的硅襯底1 ；形成在該主面上的氧化膜2f。在氧化膜2f 上的一部分形成氧化膜40。由襯底SB3及氧化膜40構(gòu)成的結(jié)構(gòu)在氧化膜2f上的未形成氧 化膜40的區(qū)域具有槽部。摻雜多晶硅層30沿著該槽部位于槽部的底面上。摻雜多晶硅層30由摻雜多晶硅 形成。所摻雜的雜質(zhì)例如為磷(P)。摻雜多晶硅層30具有與槽部的深度即氧化膜40的膜 厚相同的膜厚。摻雜多晶硅層30構(gòu)成連結(jié)腔CV的內(nèi)外的三系統(tǒng)的布線PFa、PFb, PM(圖 34)。并且，對于上述以外的結(jié)構(gòu)，由于與上述實施方式1的結(jié)構(gòu)基本相同，因此對相同 或?qū)囊刭x予同一符號，不重復其說明。其次，對作為本實施方式的半導體裝置的加速度傳感器的制造方法進行說明。參照圖37，在硅襯底1上形成氧化膜2f，從而形成襯底SB3。為了降低硅襯底1參 與的寄生電容，通常使氧化膜2f的膜厚為1 μ m以上。在襯底SB3的主面(氧化膜2f側(cè)的 面)上形成摻雜多晶硅層，利用照相制版法對該層進行構(gòu)圖，從而形成覆蓋襯底SB3的主面 的一部分的摻雜多晶硅層30 (布線)。參照圖38，在襯底SB3上形成氧化膜40B(絕緣膜)，該氧化膜40B具有覆蓋摻雜 多晶硅層30的部分(第一部分)和覆蓋從摻雜多晶硅層30露出的襯底SB3的主面的部分 (第二部分)。其次，以覆蓋第二部分并且使第一部分露出的方式形成抗蝕劑掩模層15 (第 一掩模層)。其次，利用各向同性刻蝕，去除從抗蝕劑掩模層15露出的氧化膜40B。各向同 性刻蝕是例如使用稀薄的氫氟酸(hydrofluoric acid)的濕法刻蝕。接下來去除抗蝕掩模 層15。主要參照圖39，利用上述各向同性刻蝕，由氧化膜40B(圖39)形成氧化膜40。
并且，以后的工序與實施方式1的圖17 圖M大致相同，因此省略其說明。
接下來，對比較例的加速度傳感器的結(jié)構(gòu)進行說明。參照圖40及圖41，比較例的加速度傳感器具有襯底SBl和摻雜多晶硅層30。襯 底SBl具有利用各向異性刻蝕形成的槽部。在該槽部的底面上設(shè)置有摻雜多晶硅層30。根據(jù)本實施方式，利用各向同性刻蝕對氧化膜40B(圖38)進行構(gòu)圖，形成氧化膜 40。因此，如圖42所示，氧化膜40的端部具有緩和的臺階差形狀。因而，氧化膜40及摻雜 多晶硅層30的上表面的凹凸變得緩和，因此形成在氧化膜40及摻雜多晶硅層30上的密封 部6S的上表面的凹凸變小。因此，將密封部6S和蓋層10進行緊密地接合，所以，確保腔CV 的氣密性和降低布線PFa、PinKPM的電阻可以并存。此外，利用上述氧化膜40的端部的形 狀，氧化膜40的端部的應力被緩和。由此，可以抑制裂紋的發(fā)生，因此可以提高加速度傳感 器的可靠性。并且，根據(jù)比較例(圖40及圖41)的構(gòu)造，如圖43所示，氧化膜2的槽部的側(cè)面 部具有陡峭的臺階差形狀，因此，槽部的側(cè)面部的應力(圖中箭頭)變大。實施方式4首先，對作為本實施方式的半導體裝置的加速度傳感器的結(jié)構(gòu)進行說明。主要參照圖45及圖46，對于本實施方式的加速度傳感器來說，具有襯底SBl (具有 槽部的襯底)，代替實施方式3的襯底SB3及氧化膜40 (圖35及圖36)。此外，本實施方式 的加速度傳感器還具有多晶硅層11 (覆蓋膜)及氧化膜12 (填充部)。摻雜多晶硅層30沿著襯底SB 1的槽部位于槽部的底面上。利用摻雜多晶硅層30 構(gòu)成布線Ρ ^、Ρ ηκΡΜ(圖44)。例如，槽部的深度及摻雜多晶硅層30的膜厚分別為400nm， 槽部的側(cè)面和摻雜多晶硅層30的側(cè)面的間隔為500nm。并且，該間隔由摻雜多晶硅層30的 膜厚和制造時的照相制版工序的對準精度決定。利用由多晶硅(一種材質(zhì)(one material))構(gòu)成的多晶硅層11覆蓋襯底SB 1的 槽部的側(cè)面和摻雜多晶硅層30的側(cè)面之間的凹部的內(nèi)表面。利用由氧化物(與一種材質(zhì) 不同的材質(zhì))構(gòu)成的氧化膜12大致填充被多晶硅層11覆蓋的凹部的內(nèi)部。氧化膜12的 上表面具有相對襯底SBl的主面緩和的傾斜。并且，對于上述以外的結(jié)構(gòu)，與上述實施方式1或3的結(jié)構(gòu)基本相同，因此對相同 或?qū)囊刭x予同一符號，不重復其說明。其次，對作為本實施方式的半導體裝置的加速度傳感器的制造方法進行說明。參照圖47，在硅襯底1上形成氧化膜2。為了降低硅襯底1參與的寄生電容，通常 使氧化膜2的膜厚為Ιμπι以上。在氧化膜2的表面形成與摻雜多晶硅層30 (圖45)的膜 厚相同深度的槽。由此，形成襯底SB1。槽的深度例如為400nm。參照圖48，形成摻雜多晶硅層，利用照相制版法對該層進行構(gòu)圖，從而形成摻雜多 晶硅層30。在襯底SBl的槽部的側(cè)面和摻雜多晶硅層3的側(cè)面之間形成凹部。參照圖49，以覆蓋上述凹部的內(nèi)表面的方式形成多晶硅層11。參照圖50，以填充由多晶硅層11覆蓋的凹部的方式形成氧化膜12。使氧化膜12 的膜厚與摻雜多晶硅層30的膜厚相比充分厚，由此，可以將氧化膜12表面的臺階差變小。 接下來，對氧化膜12開始回刻蝕(etch back)。參照圖51，將多晶硅層11作為停止層(stop layer)使上述回刻蝕停止。硅層11進行構(gòu)圖。并且，摻雜多晶硅層30的雜質(zhì)向多晶硅層 11中擴散，由此，多晶硅層11的電阻率下降，因此，為了防止多個多晶硅層11之間的短路， 將不同的多晶硅層11之間的間隔例如設(shè)為100 μ m以上。并且，接下來的工序與實施方式1的圖17 圖M大致相同，因此不重復說明。根據(jù)本實施方式，如圖45及圖46所示，襯底SBl的側(cè)面和摻雜多晶硅層30的側(cè) 面之間的凹部由氧化膜12填充，從而實現(xiàn)平滑化，因此，抑制形成于該凹部上的密封部6S 上表面的凹凸的發(fā)生。因而，將密封部6S和蓋層10緊密地進行接合。因此，確保腔CV的 氣密性和降低布線Ρ ^κΡ^κΡΜ的電阻可以并存。此外，氧化膜12的上表面具有相對于襯底SBl的主面緩和的傾斜。由此，凹部的 襯底SBl的主面內(nèi)方向(圖45及圖46上的橫向)的應力被緩和。由此，抑制裂紋的發(fā)生， 所以，能夠提高加速度傳感器的可靠性。實施方式5首先，對作為本實施方式的半導體裝置的加速度傳感器的結(jié)構(gòu)進行說明。主要參照圖53 圖55，對于本實施方式的加速度傳感器來說，具有襯底SB3代替 實施方式1的襯底SBl (圖4及圖9)。此外，本實施方式的加速度傳感器還具有摻雜多晶硅 層13a(夾持布線的圖形)。襯底SB3具有具有主面的硅襯底1 ；形成在該主面上的氧化膜2f。在襯底SB3 上，作為加速度檢測部EL用的布線，形成摻雜多晶硅層13。此外，在襯底SB3上，與摻雜多 晶硅層13隔開間隔，設(shè)置夾持摻雜多晶硅層13的摻雜多晶硅層13a。摻雜多晶硅層13和 摻雜多晶硅層13a由相同材質(zhì)構(gòu)成，并具有相同厚度。密封部6S具有與襯底SB3之間夾持 摻雜多晶硅層13及摻雜多晶硅層13a的部分，在襯底SB3上，包圍加速度檢測部EL。密封 部6S及加速度檢測部EL由摻雜多晶硅構(gòu)成。并且，對于上述以外的結(jié)構(gòu)，與上述實施方式1的結(jié)構(gòu)基本相同，因此，對相同或 對應的要素賦予同一符號，不重復其說明。其次，對作為本實施方式的半導體裝置的加速度傳感器的制造方法進行說明。參照圖56及圖57，在硅襯底1上形成氧化膜2f。其次，形成摻雜多晶硅層，利用 照相制版法對該層進行構(gòu)圖，從而將摻雜多晶硅層13及摻雜多晶硅層13a—起形成。摻雜 多晶硅層的膜厚例如為lOOnm。此外，摻雜多晶硅層13和摻雜多晶硅層13a的間隔例如為 Iym以下。參照圖58及圖59，形成氧化膜，利用照相制版法對該膜進行構(gòu)圖，從而形成層間 絕緣膜4。并且，接下來的工序與實施方式1的圖17 圖M基本相同，因此不重復其說明。根據(jù)本實施方式，由在襯底SB3上形成摻雜多晶硅層13所導致的突起被摻雜多晶 硅層13a夾持，從而實現(xiàn)平滑化。因此抑制在以與襯底SB3夾持摻雜多晶硅層13及13a的 方式形成的密封部6S的上表面產(chǎn)生凹凸。因而，將密封部6S和蓋層10緊密地接合。因此， 確保腔CV的氣密性和降低布線PFa、PFb, PM的電阻可以并存。此外，摻雜多晶硅層13和摻雜多晶硅層13a由相同摻雜多晶硅膜形成，因此能夠 使摻雜多晶硅層13及摻雜多晶硅層13a各自的膜厚可靠地相同。因而，可以更加可靠地進 行由摻雜多晶硅層13a所導致的平滑化。
此外，將摻雜多晶硅層13和摻雜多晶硅層13a —起形成，因此不存在在摻雜多晶 硅層13和摻雜多晶硅層13a之間產(chǎn)生制造工序的重合偏移。因而可以更加可靠地進行由 摻雜多晶硅層13a所導致的上述平滑化。實施方式6首先，對作為本實施方式的半導體裝置的加速度傳感器的結(jié)構(gòu)進行說明。主要參照圖61及圖62，本實施方式的加速度傳感器與實施方式5不同，未設(shè)置摻 雜多晶硅層3(圖M)，僅利用摻雜多晶硅層13形成加速度檢測部EL用的布線。此外，摻 雜多晶硅層13a的一部分與加速度檢測部EL的固定電極6Fa、6in3及可動電極6M面對地設(shè)置。根據(jù)本實施方式，可以獲得與實施方式5同樣的作用效果。此外，在襯底SB3上的 形成有加速度檢測部EL的區(qū)域上形成摻雜多晶硅層13a，因此，能夠?qū)⑿纬杉铀俣葯z測部 EL的表面變得更加平滑。因而，抑制在加速度檢測部EL的梳齒上形成臺階差。特別是，可 動電極6M的臺階差被抑制，從而可以使加速度檢測部EL的機械特性提高。并且，當形成加 速度檢測部EL的表面的臺階差較大時，如圖63的比較例所示，加速度檢測部EL上產(chǎn)生的 臺階差BP變大，因此加速度檢測部EL的機械特性惡化。詳細地說明示并出了本發(fā)明，但這些僅用于例示，不作為限定，發(fā)明的范圍應明確 地理解為由所附技術(shù)方案解釋。
1權(quán)利要求
1.一種半導體裝置，具備 具有槽部的襯底；布線，以在與上述槽部的側(cè)面之間形成凹部的方式，沿著上述槽部設(shè)置在上述槽部的 底面上；覆蓋膜，由一種材質(zhì)構(gòu)成并覆蓋上述凹部的內(nèi)表面；填充部，由與上述一種材質(zhì)不同的材質(zhì)構(gòu)成，填充被上述覆蓋膜覆蓋的上述凹部； 設(shè)置在上述襯底上并與上述布線電連接的元件；具有與上述襯底之間分別夾持上述布線及上述填充部的部分并且在上述襯底上包圍 上述元件的構(gòu)件；以在上述襯底上的被上述構(gòu)件包圍的區(qū)域上形成腔的方式設(shè)置在上述構(gòu)件上的蓋層。
2.如權(quán)利要求1的半導體裝置，其中，上述元件及上述構(gòu)件分別由被摻雜后的多晶硅構(gòu)成。
3.如權(quán)利要求1的半導體裝置，其中，上述元件包括能夠相對于上述襯底變位地設(shè)置的部分。
4.一種半導體裝置，具備 襯底；設(shè)置在上述襯底上的布線；圖形，由與上述布線相同的材質(zhì)構(gòu)成，在上述襯底上與上述布線隔開間隔夾持上述布線.一入 ，設(shè)置在上述襯底上并與上述圖形電隔離、且與上述布線電連接的元件； 具有與上述襯底之間分別夾持上述布線及上述圖形的部分并且在上述襯底上包圍元 件的構(gòu)件；以在上述襯底上的被上述構(gòu)件包圍的區(qū)域上形成腔的方式設(shè)置在上述構(gòu)件上的蓋層。
5.如權(quán)利要求4的半導體裝置，其中，上述元件及上述構(gòu)件分別由被摻雜后的多晶硅構(gòu)成。
6.如權(quán)利要求4的半導體裝置，其中，上述元件包括能夠相對于上述襯底變位地設(shè)置的部分。
7.如權(quán)利要求6的半導體裝置，其中，上述圖形的一部分與上述能夠變位地設(shè)置的部分面對。
全文摘要
本發(fā)明涉及半導體裝置及半導體裝置的制造方法。第一布線(13)沿著襯底(SB1)的槽部設(shè)置在槽部的底面上，并具有第一膜厚。第二布線(3)與第一布線(13)電連接，并具有比第一膜厚厚的第二膜厚。加速度檢測部(EL)與第二布線(3)電連接。密封部(6S)具有與襯底(SB1)之間夾持第一布線(13)的部分，在襯底(SB1)上包圍第二布線(3)及加速度檢測部(EL)。蓋層(10)以在襯底(SB1)上的被密封部(6S)包圍的區(qū)域上形成腔(CV)的方式設(shè)置在密封部(6S)上。由此，確保腔(CV)的氣密性和降低與加速度檢測部(EL)連接的布線的電阻可以并存。
文檔編號H01L23/31GK102064142SQ20101051101
公開日2011年5月18日 申請日期2008年9月11日 優(yōu)先權(quán)日2007年12月28日
發(fā)明者佐藤公敏, 堀川牧夫, 奧村美香, 山口靖雄 申請人:三菱電機株式會社