專利名稱：一種制造存儲器元件的方法
技術領域：
本發(fā)明是有關于一種制造存儲器元件的方法，且特別是有關于一種具有以鎢氧 化物為一數(shù)據(jù)儲存材料的存儲器裝置。
背景技術：
非易失性存儲器裝置包括磁性隨機存取存儲器(magnetic random access memory, MRAM)、鐵電式隨機存取存儲器(ferroelectric random access memory, FRAM)、相變化隨機存取存儲器(phase-change random access memory, PCRAM)以及其 它電阻式隨機存取存儲器(resistive random access memory，RRAM)。 電阻式隨機存取存
儲器由于其簡單的結構及存儲單元尺寸小而引起了許多注意。適當?shù)赝ㄟ^于集成電路中施加各電平的電子脈沖來使氧化金屬襯底的電阻式隨 機存取存儲器介于二個或更多穩(wěn)定范圍內改變其電阻值，而且電阻值可被隨機存取的讀 取及寫入來指出儲存的數(shù)據(jù)。以氧化鎳(NiO)、二氧化鈦(TiO2)、二氧化鉿(HfO2)以及二氧化鋯(ZrO2)為存 儲單元中的存儲器材料的電阻式隨機存取存儲器已經(jīng)做過研究。如Baek等人發(fā)表「以 非對稱單極電壓脈沖驅動二元氧化物的高度可微縮非易失性電阻式存儲器(High Scalable Non-Volatile Resistive Memory using Simple Binary Oxide Driven by Asymmetric Unipolar Voltage Pulses, IEDM Technical Digest pp.23.6.1-23.6.4, IEEE International Electron Devices Meeting 2004) J 一文。這些存儲單元是以一非自我對準工藝形成于MIM結構中，其中 M為作為電極的貴重金屬以及I為氧化鎳(NiO)、二氧化鈦(TiO2)、二氧化鉿(HfO2)以 及二氧化鋯(ZrO2)其中之一。MIM結構需要許多額外的掩膜及圖案化工藝才能形成貴 重金屬電極及存儲器材料，此外更導致較大尺寸的存儲單元。以氧化銅(CuxO)作為存儲單元的存儲器材料的電阻式隨機存取存儲器也已做過 研究。如Chen等人的「作為先進存儲器應用的非易失性電阻開關(Non-Volatile Resistive Switching for Advanced Memory Applications, IEDM Technical Digest pp.746-749, IEEE International Electron Devices Meeting 2005)」一文。氧化銅材料是通過將作為存儲單元
的底電極的銅熱氧化而形成，而上電極是由雙層的鈦/氮化鈦膜組成的薄膜沉積及刻蝕 而成。然而，此結構需要許多額外的掩膜來形成上電極及底電極，并因此會導致較大尺 寸的存儲單元。如Chen等人所揭露的，在擦除過程所施加的電場會將銅離子推入氧化銅 中，而使得具有銅的底電極會讓存儲單元的擦除變得復雜化。此外，氧化銅則具有一相 對10倍小的電阻窗。以銅-三氧化鎢(Cu-WO3)作為存儲單元的存儲器材料的電阻式隨機存取存儲器 也已做過研究。如Kozicki等人所發(fā)表的「基于銅-氧化鎢固態(tài)電解質的低電壓非易失
3性開關兀件(A Low-Power Nonvolatile Switching Element Based on Copper-Tungsten Oxide Solid Electrolyte, IEEE Transactions on Nanotechnology pp.535-544, Vol.5, September
2006)」一文。其揭露利用鎢金屬、以氧化鎢及光擴散銅(photodiffused copper)為主的固
態(tài)電解質以及銅的上電極來制造開關元件。開關元件通過成長或沉積氧化鎢于鎢材料上 形成，再形成一層銅于氧化鎢上且銅通過光擴散至氧化鎢中以形成固態(tài)電解質，并且將 銅層形成于固態(tài)電解質上及圖案化以作為一上電極。開關元件通過施加偏壓來改變電阻 值，而導致銅離子從上電極電沉積至固態(tài)電解質中，并且于第539頁第一行敘述「上 電極若缺乏銅會導致無法預測的開關動作」。此結構需要一銅上電極，包含幾個工藝步 驟來形成固態(tài)電解質，以及需要相對兩極的偏壓引發(fā)銅離子注入來編程及擦除固態(tài)電解 質。因此，希望能提供具有大電阻窗且具有小尺寸的存儲單元的自我對準金屬氧化 物存儲器材料的存儲單元結構應用于高密度的電阻式隨機存取存儲器中。此外，需要最 少的制造步驟的高密度的電阻式隨機存取存儲器的制造方法也希望能與現(xiàn)有的制造技術 兼容，且兼容于同一集成電路中的外圍電路的制造。

發(fā)明內容
有鑒于此，本發(fā)明的主要目的在于提供一種具鎢氧化合物存儲部的存儲器裝 置，與其制造方法及編程方法。此處所描述的存儲器裝置包括一底電極及位于底電極上的存儲器元件。存儲器 元件包括至少一鎢氧化合物且可編程為至少二種電阻狀態(tài)。上電極包括一阻隔材料，且 位于存儲器元件上。阻隔材料是用以避免金屬離子自上電極移動至存儲器元件中。此處所描述的存儲器制造方法，包括提供一次元件，次元件具有一存儲單元區(qū) 以及一外圍區(qū)。存儲單元區(qū)包括一存取裝置及一第一鎢元件，且第一鎢元件與存取裝置 耦接。外圍區(qū)包括一邏輯裝置以及一第二鎢元件，且第二鎢元件與邏輯裝置耦接。第一 鎢元件及第二鎢元件延伸至次元件的一上表面上。一掩膜形成于次元件的上表面上。部 分第一鎢元件被氧化，以形成一存儲器元件，其中存儲器元件包括至少一鎢氧化物且可 編程為至少二種電阻狀態(tài)。形成一上電極，其中上電極包括位于存儲器元件上的一阻隔 材料，且阻隔材料是用以避免金屬離子從上電極移動至存儲器元件中。此處所描述的存儲單元編程方法包括選取一存儲單元，其中存儲單元包括一存 儲器元件，且存儲器元件包括至少一鎢氧化合物以及可編程為至少二種電阻狀態(tài)。該方 法包括決定存儲單元的數(shù)據(jù)值，以及施加一脈沖波序列以儲存數(shù)據(jù)值，脈沖波序列用于 設定存儲器元件的電阻狀態(tài)為對應數(shù)據(jù)值的一電阻值。此處所描述的存儲單元包括，以自我對準鎢氧化物為主的存儲部，且存儲部可 經(jīng)由鎢材料的氧化形成。鎢材料通常使用于后段工藝(back-end-of-line，BE0L)中，使 存儲部能以最少步驟完成。由于存儲部的自我對準，所以存儲部的形成能以非關鍵掩膜 形成，且于部分實施例中更不需要額外的掩膜。另外，存儲部的形成更可兼容于現(xiàn)有集 成電路的外圍電路工藝。為讓本發(fā)明的上述內容能更明顯易懂，下文特舉一較佳實施例，并配合所附圖 式，作詳細說明。


圖IA繪示依照一實施例的存儲單元的剖面圖，其中存儲單元具有一與底電極接 觸且延伸通過一介電層與上電極接觸的插塞結構。圖IB至圖ID繪示依照本實施例的圖IA中制造存儲單元的方法。圖2至圖12是繪示實施例中具有存儲部的存儲單元儲存二可切換的數(shù)據(jù)值， 包括一高電阻值關閉態(tài)(high-resistance Off state)及低電阻值開啟態(tài)(low-resistance On state)圖2繪示測量鎢插塞距表面的不同深度的氧離子及鎢離子的X射線光電子光譜 (X-ray Phtelectron Spectroscopy, XPS)數(shù)據(jù)。圖3繪示依照圖2中鎢離子的XPS數(shù)據(jù)的反褶積(deconvolution)圖。圖4繪示存儲單元中具有開/關電流比值大于100的一線性(開啟狀態(tài))及一非 線性(關閉狀態(tài))兩種不同種類的電流-電壓特性。圖5繪示存儲單元的電阻值于開啟狀態(tài)及關閉狀態(tài)相對于循環(huán)次數(shù)的循環(huán)耐用 性測試，顯示出大于1千次循環(huán)的耐用性。圖6繪示存儲單元于開啟狀態(tài)及關閉狀態(tài)超過2000小時的150°C烘烤測試。圖7繪示存儲單元于開啟狀態(tài)及關閉狀態(tài)超過2000小時的250°C的烘烤測試。圖8繪示施加不同應力讀取電壓于開啟狀態(tài)的存儲單元于受測時間中電阻值的 相對改變量。圖9繪示對應讀取電壓及讀取循環(huán)次數(shù)的存儲單元的從關閉狀態(tài)至開啟狀態(tài)的 存儲單元的電阻比值函數(shù)。圖10繪示存儲單元于讀取電壓接近零伏特時溫度對于關閉狀態(tài)電流密度J的影 響。圖11繪示于存儲單元的開啟狀態(tài)與溫度的關系圖。圖12繪示存儲單元于關閉狀態(tài)及開啟狀態(tài)下溫度對于電阻值及導電度的影響。圖13至圖19是繪示本實施例中存儲單元的存儲部用以儲存四種切換數(shù)據(jù)值(二 位)的數(shù)據(jù)圖13繪示存儲部的較低區(qū)的氧含量較低。圖14繪示施加脈沖于存儲單元的編程擊發(fā)次數(shù)對于存儲部的電阻值的影響。圖15繪示Nel及Ne2與偏壓配置及編程脈沖時間的高度相關性。圖16分別繪示圖14中電阻狀態(tài)“11”、“10”、“01”及“00”的電流-電
壓曲線。圖17繪示溫度對施加接近0伏特電壓的狀態(tài)“00”的電流密度的影響。圖18繪示室溫下存儲單元的四種電阻狀態(tài)對時間的關系。圖19繪示150°C下存儲單元的四種電阻狀態(tài)對時間的關系。圖20繪示集成電路的簡單方塊圖，且此集成電路包括使用一個或多個鎢氧化合 物組成的嵌入式電阻式存儲器所構成的存儲單元陣列。圖21繪示使用在此所述的存儲單元建構的存儲器陣列的示意圖。圖22繪示圖21中垂直于字線的部分存儲單元陣列的剖面圖。
5存儲器裝置。
圖29至圖32繪示依照第 圖33至圖36繪示依照第J 圖37繪示依照圖36的另-圖38至圖41繪示依照第四實施例的制造方法。 圖42繪示依照圖41的另一替代實施例。 圖43繪示圖22中可編程為四種不同電阻狀態(tài)的-
次數(shù)的關系圖<
圖23繪示依照圖22的實施例的俯視圖。
圖24繪示位于襯底上具有存儲部及外圍區(qū)的存儲器裝置的剖面圖。 圖25至圖28繪示依照第一實施例的制造方法，且經(jīng)由此制造方法則會形成如圖實施例的制造方法t 實施例的制造方法。 -替代實施例。
的存儲單元的讀取電流對讀取
2730、2740 存儲部 4100 介電層
主要元件符號說明
10、2131、2132、2133、2134、2135、2136、2137、2138 存儲單元 11 底電極 12:上電極
13、2160 存儲器元件
14金屬部
15、2162、 2500、 2720、
16、2900、 3600、 3800、
17厚度
18、2460 上表面
20、3620、3630、3640、3700、4120、4130、4140、4200 溝道
21頂表面
22鎢插塞
2060存儲器陣列
2061列譯碼器
2062、 2112a、 2112b、 2112c、 2112d 2063 接腳譯碼器
2064、 2114a、 2114b、 3200、 3650、 4150
2065總線
2066方塊
2067數(shù)據(jù)總線
2068偏壓配置供應電壓
2069狀態(tài)機
2071數(shù)據(jù)匯入線
2072數(shù)據(jù)匯出線
2074其它電路
2075集成電路
2110、2110b、2110c、3310 同源線
字線
位線
2150 設定、重設定及讀取模式的y譯碼器及字線驅動器
2152 設定、重設定及讀取模式的位線電流源
2154 源極線終端電路
2161 鎢部
2170 漏極
2200 襯底
2205 隔離結構
2210 介質
2215、2220、2424、2425 摻雜區(qū)
2216、2221 導電層
2230 第一分隔距離
2232、2233、2234 存取晶體管
2235 第二分隔距離
2240 字線寬度
2290 存儲部
2300 位線寬度
2310 位線分隔距離
2350 面積
2400 存儲器裝置
2420 外圍區(qū)
2422 邏輯裝置
2423 柵極結構
2426、2427 硅化物層
2450、2520、2530、2540 導電塞
2600、2910、3400、3405、3810、3820 光刻膠層
2610、3410、3830 厚度
2700 殘留的光刻膠
3300 存儲單元區(qū)
具體實施例方式以下提供有關圖1至圖43的結構實施例及本發(fā)明的方法的描述。本說明書所揭 露的特定實施例并非用以限定本發(fā)明，且本發(fā)明亦可使用其它特征、元件、方法及實施 例來實施。于不同實施例中相同元件是參照相同標號。請參照圖1A，其繪示依照實施例的存儲單元10的剖面圖。存儲單元10具有一 存儲器元件13，且此存儲器元件13是與底電極11接觸且延伸通過一介電層16與上電極 12接觸。存儲器元件13包括一金屬部14及存儲部15。金屬部14例如包括鎢，且存儲 部15是自我對準至金屬部14。存儲部15具有一厚度17以及一上表面18，此上表面18 是與上電極12接觸。底電極11及上電極12兩者分別耦接至額外的元件(未繪示)，例 如儲存裝置及位線。
存儲部15包括一或更多鎢氧化合物(tungsten-oxygen compounds，WOx),例如 為三氧化鎢(WO3)、五氧化二鎢(W2O5)及二氧化鎢(WO2)。存儲部15的厚度17例如 小于或等于約50納米(nm)，本實施例的厚度17大約為12納米。上電極12 ( —些實施例會包含部分的位線)包括位于存儲器元件13的一阻隔材 料。阻隔材料可有效地避免金屬離子從上電極12移動至存儲器元件13。于一些實施例 中，上電極12亦可包括超過一層。比如說，上電極12也可包括位為阻隔層上的一導電 層。此導電層例如包括一個或多個的元素，且元素是選自于鈦(Ti)、鎢(W)、鉬(Mo)、 鋁(Al)、鉭(Ta)、銅(Cu)、鉬(Pt)、銥(Ir)、鑭(La)、鎳(Ni)、氮(N)、氧(O)、釕 (Ru)及其組合。于一實施例中，上電極12包括一多層結構，一第一氮化鈦層(TiN)是 于存儲器元件13上，一銅化鋁(AlCu)層于第一氮化鈦層上，以及第二氮化鈦層是于銅化 招層上。在此所使用的阻隔材料是以減少或消除金屬離子移動來避免金屬離子移動。 阻隔材料例如包括氮化鈦(TiN)、氮化硅鈦(TiSiN)、氮化鎢(WN)、鉭(Ta)、氮化鉭 (TaN)、氮化硅鉭(TaSiN)、氮化硅鎢(WSiN)。阻隔材料例如也可具有介于1納米至70 納米的厚度。底電極11為一電性導電元件。舉例來說，底電極11也可作為存取裝置的漏極端 或者為二極管的一端。于一實施例中，底電極11包括一多層結構。一第一氮化鈦位于存 儲器元件13上。一銅化鋁位于第一氮化鈦上以及第二氮化鈦位于銅化鋁上。于另外的例 子中，底電極11也可包括一或更多元素，此元素是選自于鈦(Ti)、鎢(W)、鉬(Mo)、 鋁(Al)、鉭(Ta)、銅(Cu)、鉬(Pt)、銥(Ir)、鑭(La)、鎳(Ni)、氮(N)、氧(O)、釕 (Ru)及其組合。操作時，于上電極12及底電極11兩者施加電壓，而使電流經(jīng)由存儲器元件13 在底電極11及上電極12之間流動，而使存儲部15的電阻產(chǎn)生可編程的改變。其中，電 阻是用以表示存儲單元10中儲存的數(shù)據(jù)值。于其它實施例，存儲單元10的存儲部15也 可儲存二個或更多位的數(shù)據(jù)。存儲部15的形成步驟如圖IB至圖ID所示。圖IB至圖ID繪示依照本實施 例的圖IA中制造存儲單元的方法。依照習知的標準前段工藝(front-end-of-the-line， FE0L)。如圖IB所示，一溝道20形成于介電層16內，以暴露出底電極11，其中此介 電層16具有上表面21。接著，如圖IC所繪示的，具有一上表面18的一鎢插塞22形成于溝道20中。 鎢插塞22可經(jīng)由沉積鎢材料于溝道20內來形成，如化學氣相沉積法(Chemical Vapor Deposition CVD)。接著進行平坦化步驟例如為化學機械拋光(Chemical Mechanical Polishing, CMP)。接著，氧化部分的鎢插塞22以形成自我對準至鎢部14的存儲部15，產(chǎn)生如圖 ID所繪示的具有存儲器元件13的結構。氧化可包括一等離子體氧化步驟以及一選擇性 的熱氧化步驟。等離子體氧化是用以形成一存儲部15，且可使鎢氧化合物濃度隨著距上 表面的距離變化呈一梯度分布的氧化鎢(WxOy)形成。由于鎢插塞22的氧化而使存儲部15形成，且存儲部15形成可以使用非關鍵掩 膜(non-critical mask)定義陣列中那些鎢插塞22要包括存儲部15，以及那些鎢插塞22要
8留著連接陣列中各層。故熟知本技術領域者可了解，依據(jù)此陣列結構，部分實施例不需 要額外掩膜。接著，包括阻隔材料的上電極12形成于圖ID的結構上，而形成了如圖IA中所 繪示的存儲單元10，其中上電極12于某些實施例中亦可包括部分的位線。于一實施例 中，上電極12包括位于存儲器元件13上的氮化鈦、銅化鋁及氮化鈦的多層堆棧。圖2至圖12是繪示實施例中具有存儲部15的存儲單元10儲存包括一高電阻值 關閉態(tài)(high-resistance Off state)及低電阻值開啟態(tài)(low-resistance On state)的二可切換 數(shù)據(jù)值(1位)的數(shù)據(jù)。根據(jù)繪示于圖2至圖12的試驗實施例的數(shù)據(jù)，存儲部15是以 等離子體氧化存儲器元件13的鎢材料而形成，且此存儲部15的厚度17大約為120埃 (Angstroms)。圖2是繪示存儲器元件13的X射線光電子光譜(X-Ray Photoelectron Spectroscopy, XPS)數(shù)據(jù)，顯示測量距鎢插塞的表面，在深度為O埃(如圖2中a O及 a W)、15埃(如圖2中b O及b W)、70埃(如圖2中c O及c W)以及140埃
(d : O及d : W)的氧離子(左側)及鎢離子(右側)。圖3繪示依照圖2中鎢離子的XPS數(shù)據(jù)的反褶積(deconvolution)以及顯示出存 儲器元件13的鎢離子從上表面18隨著深度的的垂直變化。如圖3中所示，靠近上表面 18是以三氧化鎢占主要成分，而較深的區(qū)域則包含了較多化合物如三氧化鎢、五氧化二 鎢、二氧化鎢等。由等離子體氧化形成的存儲部15引起離子價數(shù)(W+6、W+5、W+4及 W0)單調遞減，也降低了較深區(qū)域中氧離子的含量。圖4繪示存儲單元10中具有開/關電流比值大于100的一線性(開啟狀態(tài))及 一非線性(關閉狀態(tài))兩種不同種類的電流-電壓特性。于上電極12及底電極11間具 有大約4至5伏特的電壓差及大概具有持續(xù)時間50納秒(ns)及80納秒(ns)的脈沖可以 用以切換存儲單元10于開啟狀態(tài)及關閉狀態(tài)之間。利用較高電壓且持續(xù)時間小于10納 秒(ns)的較短脈沖也可用以切換存儲單元10的狀態(tài)。圖5繪示循環(huán)耐用測試中于存儲單元10的電阻值于開啟狀態(tài)及關閉狀態(tài)相對于 循環(huán)次數(shù)的關系，其中表示大于1千次的循環(huán)耐用性。圖6及圖7分別繪示存儲單元10于開啟狀態(tài)及關閉狀態(tài)進行超過2000小時的 150°C及250°C的烘烤測試，以展示出存儲單元10的超高熱穩(wěn)定性。于烘烤測試后，存儲 單元10仍然可以重新編程為開啟狀態(tài)及關閉狀態(tài)兩者任一。圖8繪示施加不同測試讀取電壓于開啟狀態(tài)的存儲單元10中相對改變的電阻比 值相對于測試時間的關系。圖9繪示對應讀取電壓及讀取循環(huán)次數(shù)的存儲單元10的從關 閉狀態(tài)至開啟狀態(tài)的存儲單元的電阻比值函數(shù)。由圖8及圖9展示出存儲單元10具有良 好的抗讀取干擾能力。舉例來說，于數(shù)十納秒的讀取速度下，利用施加小于200毫伏特 (mV)的讀取電壓引起的小干擾，而裝置讀取耐用性至少為IO13次。圖10繪示存儲單元于讀取電壓接近零伏特時溫度對于關閉狀態(tài)電流密度J的 影響。關閉狀態(tài)電流密度J系相當?shù)胤嫌讦砡1Λ的虛線，假設變程跳躍(variable-nfflge hopping, VRH)傳導機制(conduction mechanism)的關閉狀態(tài)的費米能量(Fermienergy) 位于靠近局域態(tài)(localized state)。變程跳躍傳導機制的方程式描述如下J kT · exp (-CT"174) sinh (DV/kT)(1)
此處C和D為常數(shù)，且k為波爾茲曼常數(shù)(Boltzman constant)。如方程式⑴
所示，當電壓靠近零時，則電流密度與exp(-CT 4)的相關性最強。如圖10中插圖的虛 線超越正弦函數(shù)符合關閉狀態(tài)的存儲單元10的電流-電壓曲線，則進一步強化變程跳躍 傳導機制的假設。從圖10嵌入的數(shù)據(jù)中推測電子從W+mW氧空位(oxygenvacancy)跳躍 至W+n的氧空位的跳躍距離大約為15埃。跳躍距離較長極有可能反應出關閉狀態(tài)的高電 阻值。圖11繪示于開啟狀態(tài)的存儲單元10的溫度關系圖。在低溫(接近0K)時的有 限殘余電阻值是假設于開啟狀態(tài)下以金屬導電為主，金屬導電使得電流-電壓特性接近 歐姆(Ohmic)(線性)。在大約^Q-1Cm1 (如圖11中插圖)的導電率下，此金屬狀態(tài)顯 現(xiàn)接近最小金屬導電率(minimum-metallic-conductivity，MMC)，當局域態(tài)沒有靠近費米 能級(Fermi level)時為最弱的金屬狀態(tài)。通過電壓脈沖使變程跳躍(VRH)轉變?yōu)樽钚〗?屬導電率(MMC)(也就是從關閉狀態(tài)轉為開啟狀態(tài))，或者相反的過程的型態(tài)，最有可 能是安德森過金屬_絕緣相變(Anderson metal-insulator transition)。也就更加支持圖12 所繪示溫度對于開啟及關閉狀態(tài)的兩種導電模式的影響。變程跳躍機制及最小金屬導電率機制兩者的電子特性與純三氧化鎢(WO3)不 同，三氧化鎢的電子特性主要直接受帶隙行為支配且并似乎沒有展現(xiàn)電阻式隨機存取存 儲器的特性。假設可切換狀態(tài)是由于局域態(tài)靠近費米能級，而由存儲部15的缺陷態(tài)(氧 空位)分布所引發(fā)，例如是使用等離子體氧化形成的存儲部15?；谶@個模型，存儲單 元10的電阻值切換，為介于費米能級與局域態(tài)邊緣之間的可變能量差(ΔΕ)的結果。如 果ΔΕ約大于零時，便是位于開啟狀態(tài)。反之，則為關閉狀態(tài)?？蓮膱D10得知關閉狀態(tài)的跳躍活化能(hopping activation energy)大約為0.4電子 伏特(eV)。由高溫烘烤所引起的電子能量(150°C = 36meV及250°C = 45meV)是遠小于 跳躍活化能，因此便很少有熱電子可以克服局域態(tài)的阻隔且影響關閉狀態(tài)的電子特性。 因為開啟狀態(tài)對于溫度的改變并不敏感，滯留模型(retentionmodel)對于開啟狀態(tài)并不明
Mo圖13至圖19是繪示存儲單元10的存儲部15儲存四種切換數(shù)據(jù)值(二位)的實 施例的數(shù)據(jù)。于圖13至圖19所繪示的測試實施例數(shù)據(jù)，其中存儲部15的形成是通過將 存儲器元件13的鎢材料等離子體氧化，且存儲部15的厚度17大約為120埃。三氧化鎢 主要存在于上表面18，同時多種化合物會存在于較深的區(qū)域中，其中多種化合物包括三 氧化鎢、五氧化二鎢、二氧化鎢等。如圖13所示，由等離子體氧化所形成的存儲部15 同時會產(chǎn)生離子價數(shù)(W+6、W+5、W+4、W0)的單調遞減，以及較深層中氧含量的減少。圖14繪示施加程序脈沖(program shots, program pulses)的數(shù)量對于存儲單元10 中存儲部15的電阻值的影響。如圖14中所示，電阻值范圍分別對應至儲存于存儲單元 10的數(shù)據(jù)值(“00”、“01”、“10”或“11”)，且圖14中所示的電阻值范圍是從 數(shù)個存儲單元10上收集而來。在讀取電壓小于100毫伏特時，存儲單元10的電阻值初 始范圍位于8Χ102Ω至3Χ103Ω之間(圖14中第1數(shù)據(jù)點就代表“01”狀態(tài))。持續(xù) 于存儲單元10上施加高于閾值的偏壓，當電阻值改變至大于10倍至接近IO4Ω時，如圖 14所示，便表示為“00”狀態(tài)。偏壓的閾值取決于脈沖長度，較短的脈沖需要較高的偏 壓來改變電阻值。
繪示于圖14中的電阻值的編程是使用脈沖時間70納秒(nsec)的1.5伏特(V)偏 壓完成。然而，也可使用另一例子如脈沖時間20納秒(nsec)的3.3伏特(V)偏壓亦可用 于電阻值的編程。存儲單元10中存儲部15的“00”電阻狀態(tài)所施加的程序脈沖次數(shù)要達到臨界數(shù) 量Nel才會改變其電阻值(其中圖14中的Ncl大約為60)。在Nel前，“00”電阻值停 留于1Χ104Ω至5Χ104Ω范圍之間。然而，在Nel后電阻值突然呈現(xiàn)出急劇的下降(約 為100倍，表示為“10”狀態(tài))。相同地，在脈沖次數(shù)到達第二臨界數(shù)量Ν。2之后(如 圖14，Ne2接近120)， “10”狀態(tài)便改變?yōu)椤?1”狀態(tài)。在圖14中，“10”的電阻 值范圍介于100 Ω至150 Ω之間，且“11”的電阻值范圍介于30Ω至50Ω之間。圖15繪示Nel及Ne2與偏壓配置及編程脈沖時間的高度相關性。于圖15中，左 圖為存儲單元10的電阻值與程序脈沖的次數(shù)的關系，每一程序脈沖的脈沖時間為70納秒 (nsec)，相同地，右圖每一程序脈沖的脈沖時間為100納秒(nsec)。由圖15可以得知， 脈沖時間為100納秒時Nel非常小。因此，假如脈沖時間大于100納秒時，在第一次程序 脈沖后，可以觀察到“00”狀態(tài)消失了并且直接就進入了 “10”狀態(tài)。圖16分別繪示圖14中電阻狀態(tài)“11”、“10”、“01”及“00”的電流-電 壓曲線(1)、(2)、(3)及(4)。圖16中的插圖(a)更詳細地繪示狀態(tài)“01”的非線性 電流-電壓曲線，其中非線性的特性是因存儲部15于“01”狀態(tài)的半導體特性。圖16 中的插圖(b)繪示于“00”狀態(tài)的電流-電壓曲線，且與狀態(tài)“01”相比也更非線性。 從圖16中可以得知，存儲部15的電流-電壓的線性是隨著電阻值減少而增加，且狀態(tài)
“11”系最接近歐姆定律(線性的電流-電壓關系)。圖17繪示溫度對施加接近0伏特電壓的狀態(tài)“00”的電流密度的影響。若假設 為變程跳躍傳導機制，則曲線符合于Τ_1Λ。此外，如圖17示，狀態(tài)“00”的電流-電 壓曲線是符合于超越正弦曲線，也更進一步地加強變程跳躍傳導機制的假設?？蓮膱D17 的插圖中分別計算出，跳躍活化能為0.4電子伏特(eV)，狀態(tài)局域密度為IO2tleV-1Cm 3。圖18及圖19分別繪示室溫下及150°C下烘烤存儲單元10的四種電阻狀態(tài)對時間 的關系。如圖19中所示，150°C烘烤一周后所有狀態(tài)仍然可以保持穩(wěn)定。圖20繪示集成電路2075的簡單方塊圖，且此集成電路2075包括一個或多個鎢 氧化合物構成的電阻式存儲器的存儲器陣列2060。一列譯碼器2061具有一個或多個的 讀取、設定及重設模式，且列譯碼器2061是與多條沿著存儲器陣列2060的列向排列的字 線2062耦接。一行譯碼器2063是與多條沿著存儲器陣列2060的行向排列的位線2064 耦接，且此行譯碼器2063用以讀取、設定及重設定位于存儲器陣列2060中存儲單元的數(shù) 據(jù)。總線2065提供數(shù)個地址至行譯碼器2063及列譯碼器2061。感應放大器及數(shù)據(jù)匯 入結構的方塊2066包括用以讀取、設定及重設定模式的電流源，且感應放大器及數(shù)據(jù)匯 入結構2066是透過數(shù)據(jù)總線2067與行譯碼器2063耦接。數(shù)據(jù)通過數(shù)據(jù)匯入線2071匯 入方塊2066中的數(shù)據(jù)匯入結構，其中數(shù)據(jù)是來自位于集成電路2075的輸入/輸出端或者 是來自集成電路2075內部或外部的其它數(shù)據(jù)來源。于本實施例中，其它電路2074包括 在集成電路2075內，如一般用途處理器(general purpose processor)或特殊用途的應用電 路(special purpose application circuitry)，或者存儲器陣列2060支持，提供系統(tǒng)單芯片功 能的組合模塊(combination of module)。數(shù)據(jù)系從方塊2066中的感應放大器透過數(shù)據(jù)出線2072提供至位于集成電路2075的輸入/輸出端，或者其它集成電路2075內部或外部 的數(shù)據(jù)目的地。一控制器應用于此實施例中，利用偏壓配置狀態(tài)機2069控制偏壓配置供應電壓 2068的施加，例如讀取、編程、擦除、擦除驗證及編程驗證電壓?？刂破骺衫昧曋?特殊用途的邏輯電路來實施。于其它實施例中，控制器亦可包括一般用途處理器，且建 構于同一集成電路中，其中集成電路實施一計算機程序以控制裝置的操作。再于另外實 施例中，特殊邏輯電路與一般用途處理器的組合模塊亦可作為控制器。圖21繪示使用存儲單元實施的存儲器陣列2100的示意圖。八個存儲單元2131、 2132、2133、2134、2135、2136、2137、2138每一個分別具有存取晶體管及存儲器元 件。每一個存儲器元件包括一鎢部及一自我對準至鎢部的存儲部，而圖21繪示一小部分 的存儲器陣列，存儲器陣列可包括上百萬的存儲單元。如圖21 所繪示的，同源線 2110a、2110b、2110c及字線 2112a、2112b、2112c、 2112d是平行y軸排列。位線2114a、2114b則平行χ軸排列。如此，包括一個或多個的 設定、重設及讀取模式的y譯碼器及字線驅動器2150是耦接于字線2112。用以設定、重 設及讀取模式的位線電流源2152、譯碼器及感應放大器(未繪示)與位線2114a、2114b 相互耦接。同源線2110是與源極線終端電路2154，如接地端進行耦接。于部分實施例 中，除接地外，源極線終端電路2154也可包括偏壓電路例如電壓及電流源，以及提供偏 壓配置的譯碼電路至源極線。同源線2110a是與存儲單元2131、2135的源極端耦接。同源線2110b是與存儲 單元2132、2133、2136、2137的源極端耦接。同源線2110c是與存儲單元2134、2138 的源極端耦接。字線2112a是與存儲單元2131、2135的柵極端耦接。字線2112b是與 存儲單元2132、2136的柵極端耦接。字線2112c是與存儲單元2133、2137的柵極端耦 接。字線2112d是與存儲單元2134、2138的柵極端耦接。以包括存儲器元件2160的存儲單元2133為代表。存儲器元件2160系耦接存儲 單元2133的存取晶體管的漏極2170至位線2114a，其中存儲器元件2160包括鎢部2161 及自我對準至鎢部2161的存儲部2162。存儲部2162包括一個或多個鎢氧化物，以及可 以編程至二個或更多的穩(wěn)定電阻值來表示儲存于存儲單元2133的數(shù)據(jù)。于另一實施例 中，也可以二極管來取代存取晶體管，或者以其它結構控制陣列中流至所選取裝置的電 流以進行讀取及寫入數(shù)據(jù)。圖22繪示圖21中垂直于字線2212的部分存儲單元陣列，且包括襯底2200上的 存儲單元2132、2133、2134的剖面圖。存儲單元2132、2133、2134分別包括存取晶體 管 2232、 2233、 2234。具有字線寬度2240的字線2112形成為存儲單元中的存取晶體管2233的柵極上 且以平行的方向延伸進入并離開圖22繪示的剖面圖的平面。上述的實施例中，各字線2112各包括一第二導電層于第一導電層上，且于部分 的實施例中，第二導電層亦可包括如鈷硅化物(CoSix)的硅化物。在另一種實施例中， 各字線2112包括一單層的導電層。摻雜區(qū)2215及導電層2216形成為存儲單元2133中存取晶體管2233的漏極 2170，導電層2216于部分實施例則亦可省略。淺溝道隔離結構2205則包括介電材料，
12且此隔離結構2205延伸至襯底2200且將漏極2170與存儲單元2134的存取晶體管2234 的漏極分開。摻雜區(qū)2220及導電層2221形成同源線2110b，且作為存儲單元2132中存取晶 體管2232及存儲單元2133中存取晶體管2233兩者的源極區(qū)。于部分實施例中，導電層 2221亦可省略。同源線2110b是平行于字線2112的方向延伸。于部分實施例中，同源 線2110b也可包括導電線或者耦接至摻雜區(qū)2220的接觸窗。存儲器元件2160延伸穿過介質2210并耦接存儲單元2133中存取晶體管2233的 漏極2170及位線2114a，位線2114a則沿著字線2112的垂直方向延伸。存儲器元件2160 包括一鎢部2161及自我對準至鎢部2161的嵌入式存儲部2162。存儲部2162包括一個或 多個鎢氧化物，且可編程二個或更多穩(wěn)定的電阻值范圍來表示儲存于存儲單元2133的數(shù) 據(jù)。字線2112b、2110之間具有一第一分隔距離2230，且字線2112c、2112d之間具 有一第二分隔距離2235。圖23繪示依照圖22的俯視圖。具有位線寬度2300的位線2114a、2114b平行 延伸并以位線分隔距離2310分隔。位線2114a、2114b包括一位于存儲器元件上的阻隔 材料，用以避免金屬離子從位線2114a、2114b移動至存儲器元件中。位線2114a、2114b 也可包括一層或更多層的材料，例如，可以包括關于圖1中所討論的上電極12的材料。于本較佳實施例中，二個字線寬度2240及第一分隔距離2230的總合大概等于 三倍的特征尺寸(feature size)F，其中F較佳地是指光刻技術用以制造字線2112、位線 2114a、2114b及存儲器元件的最小線寬。此外，第二分隔距離2235較佳地亦可大概等于 三倍的特征尺寸F，且位線寬度2300及位線分隔距離2310的總合大概等于二倍特征尺寸 F。因此，這兩個存儲單元較佳地占據(jù)了 6F乘2F的面積，也就是每一個存儲單元的面積 2350大概等于6F2。圖24繪示位于襯底2200上具有存儲部2290及外圍區(qū)2420的存儲器裝置2400 的剖面圖。外圍區(qū)2420包括具有一柵極結構2423的邏輯裝置2422，且柵極結構2423覆 蓋于襯底2200上，以及摻雜區(qū)2424、2425分別作為漏極區(qū)及源極區(qū)。柵極結構2423包 括第一導電層及位于第一導電層上的選擇性設置的第二導電層，其中第二導電層例如包 括鈷硅化合物。選擇性設置的硅化物層2426、2427例如包括鈷硅化合物，且分別與摻雜 區(qū)2424、2425接觸。導電插塞2450包括鎢，且導電塞2450是與邏輯裝置2422的漏極 耦接，并延伸至介質2210的上表面2460。圖25至圖28繪示依照第一實施例的制造方法，且經(jīng)由此制造方法則會形成如圖 24中存儲器裝置2400。圖25繪示位于襯底2200上包括外圍區(qū)2420及存儲單元部2500的次元件的第1步驟。存儲單元部2500包括導電插塞2520、2530、2540，且各自分別與存取晶體管 2232、2233、2234的漏極區(qū)耦接。導電插塞2520、2530、2540包括鎢，且延伸至介質 2210的上表面2460上。在形成導電插塞2450、2520、2530、2540于介質2210的溝道的 步驟之后，上表面2460例如可以化學機械拋光(CMP)的步驟來形成。接著，光刻膠層2600是形成于圖25中結構的外圍區(qū)2420上，而使其形成為圖26中的結構。光刻膠層2600具有一個厚度2610，且能使位于外圍區(qū)2420的鎢插塞2450 在后續(xù)工藝步驟期間不會受到損害。于實施例中，厚度2610大概介于400埃到100,000 埃之間。光刻膠層2600也可通過非關鍵掩膜形成，且此光刻膠層2600的配置公差為幾 微米至數(shù)十微米。接著，對圖26中的結構執(zhí)行氧(O2)等離子體剝離，而使其形成為圖27的結 構。此氧等離子體剝離工藝移除部分光刻膠層(參照圖26的標號2600)，而留下殘留的 光刻膠層2700于外圍區(qū)2420，而使鎢導電插塞2450在氧等離子體剝離工藝中不會受到損 害。氧等離子體剝離工藝亦可從導電插塞2520、2530、2540的鎢材料形成存儲部2720、 2730、2740，其中存儲部包括一個或更多鎢氧化合物。等離子體剝離工藝的實施例包括純氧化學氣體，亦可為其它混合化學氣體，如 氧/氮(O2/n2)、氧/氮/氫(O2/N2/H2)。結合純氧化學氣體與等離子體剝離技術則可 直接形成等離子體，且此等離子體則直接于反應槽以反應氣體產(chǎn)生，或以磁場增強的離 子反應等離子體或者是順流式等離子體(down-Streamplasma)，順流式電的等離子體來源 亦可從離開反應槽的反應中產(chǎn)生，且通過波導管(wave-guide tube)傳送至反應槽中。另 一實施例的順流式等離子體的實施條件例如為大約1500毫托耳(mtorr)的壓力、1000瓦 (w)電壓、氧/氮氣體流量大約為3000sccm/200sccm、150°C的溫度，持續(xù)時間大約400 秒。接著以濕法剝離工藝去除殘留的光刻膠2700，使其形成圖28的結構。用于濕法 剝離工藝的適合化學藥品為水溶性的有機混合物，如EKC265、或其它相似的混合物。接著，位線的材料包括被圖案化的阻隔材料，且此阻隔材料位于圖28繪示結構 的存儲部2500上，以形成接觸存儲部2720、2730、2740的位線2114a，而使其形成圖24 的存儲器裝置2400。圖29至圖32繪示依照第二實施例的制造方法。一介電層2900形成于圖25中介質2210的上表面2460上，且光刻膠層2910系 形成于覆蓋外圍區(qū)2420的部分介電層2900上，而使其形成圖29的結構。接著，通過光刻膠層2910作掩膜來刻蝕介電層2900，以使暴露出于存儲單元部 2500中介質2210的上表面2460，而使其形成為圖30的結構。接著，進行氧等離子體剝離工藝，從導電插塞2520、2530、2540的鎢材料形成 存儲部2720、2730、2740，且以濕法剝離工藝去除任何殘留的光刻膠層2910，而使其形 成圖31的結構。接著，選擇性地進行后爐管氧化工藝(post ftirnace oxidation)于圖31所繪示的結 構上。由于位于外圍區(qū)2420的導電插塞2450受到介電層2900的保護，故此導電插塞 2450并不會受到爐管氧化的步驟的影響。接著，位線的材料包括被圖案化的阻隔材料，其中此阻隔材料位于存儲單元區(qū) 2500上，而使其形成圖32所繪示的存儲器裝置，且此存儲器裝置具有與存儲部2720、 2730、2740接觸的位線3200。圖33至圖36繪示依照第三實施例的制造方法。圖33繪示第1步驟，提供次元件，次元件包括位于襯底2200上的外圍區(qū)2420 及存儲單元部區(qū)3300。
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存儲單元區(qū)3300包括導電插塞2520、2530、2540，且各導電插塞2520、2530、 2540分別與存取晶體管2232、2233、2234的漏極區(qū)耦接。存儲單元區(qū)3300進一步包括一 同源線3310，且此同源線3310是耦接至存取晶體管2232、2233的同源區(qū)，同源線3310 是延伸進入并離開圖33中的剖面圖。導電插塞2450、2520、2530、2540及同源線3310，且同源線3310包含鎢且延伸 至介質2210的上表面2460上。于導電插塞2450、2520、2530、2540及同源線3310于 介質2210上形成后，上表面2460例如可以化學機械拋光步驟形成。接著，形成一圖案化的光刻膠層于圖33的結構上，使其形成圖34的結構，其中 光刻膠層3400于外圍區(qū)2420上，而光刻膠層3405位于同源線3310上。于后續(xù)的工藝步驟中，光刻膠層3400、3405具有足夠的厚度3410來避免導電插 塞2450及同源線3310受到損害。接著，以氧等離子體剝離工藝后接著進行濕法剝離工藝來去除光刻膠3400、 3405，使導電插塞 2520、2530、2540 形成存儲部 2720、2730、2740。接著，介電層3600系形成于圖35繪示的結構上，且數(shù)個溝道3620、3630、3640 是形成于介電層3600上且暴露出存儲部2720、2730、2740的上表面，位線材料是圖案化 形成于存儲單元區(qū)3300上，使其形成圖36所繪示具有位線3650的存儲器裝置，其中包 括阻隔材料的位線3650與存儲部2720、2730、2740接觸。位線3650包括位于存儲部的 阻隔材料，以避免注入的金屬離子從位線3650進入存儲部2720、2730、2740。于圖36 中，上述每一個存儲部上均形成溝道。于另一實施例中，亦可形成一溝道于相鄰的存儲 部，如圖37所示的溝道3700及存儲部2730、2740。圖38至圖41繪示依照第四實施例的制造方法。介電層3800是形成于圖33繪示的介質2210的上表面2460上，且圖案化光刻膠 層以形成覆蓋于外圍區(qū)2420的光刻膠層3810，以及位于覆蓋同源線3310的部分介電層 3800上的光刻膠層3820，而使其形成圖38的結構。接著，介電層3800是利用光刻膠3810、3820作為掩膜刻蝕，暴露出沒被光刻膠 3820覆蓋位于存儲單元區(qū)3300的介質2210的上表面2460，而使其形成圖39的結構。接著，進行氧等離子體剝離工藝從導電插塞2520、2530、2540的鎢材料形成存 儲部2720、2730、2740，以及以濕法剝離工藝去除任何殘留的光刻膠3810、3820來形成 圖40的結構。接著，選擇性地進行后爐管氧化工藝于圖40的結構上。由于導電插塞2450及 同源線3310系已被介電層3800所保護，導電塞2450及同源線3310是不受爐管氧化步驟損害。接著，介電層4100是形成于圖40的結構上，形成數(shù)個溝道4120、4130、4140 于介電層4100上以暴露出存儲部的上表面，以及位線是圖案化地形成于存儲單元部3300 上，使其形成圖41的存儲器裝置，其中此存儲器裝置具有與存儲部接觸的位線4150。如 圖41所示，溝道形成各個存儲部上。然于另一實施例中，亦可形成一單一溝道于相鄰的 存儲部上，如圖42中所繪示的溝道4200及存儲部2730、2740。圖43，繪示圖22中可編程為四種不同電阻狀態(tài)的一的存儲單元2133的讀取電流 對讀取次數(shù)的關系圖，其中存儲部2162是僅以順流式等離子體氧化形成。如圖43所示，存儲部2162的四種穩(wěn)定電阻狀態(tài)(2位/存儲單元)可以編程及讀取，編程例如可以于每 一狀態(tài)以不同的脈沖次數(shù)來進行脈沖作業(yè)。熟習此技藝者可以了解，亦可達到四種以上 的狀態(tài)。存儲部2162的氧化鎢(WOx)可提供足夠的操作窗(operation window)來做多重 位操作，如圖43的實施例的存儲部2162各狀態(tài)間最小的電阻差異亦大于約500歐姆。
綜上所述，雖然本發(fā)明已以較佳實施例揭露如上，然其并非用以限定本發(fā)明。 本發(fā)明所屬技術領域中具有通常知識者，在不脫離本發(fā)明的精神和范圍內，當可作各種 的更動與潤飾。因此，本發(fā)明的保護范圍當視權利要求書所界定的范圍為準。
權利要求
1.一種制造存儲器元件的方法，其特征在于，包括提供一次元件，其中該次元件包括一存儲單元區(qū)以及一外圍區(qū)，該存儲單元區(qū)包括 具有一第一摻雜區(qū)的一存取裝置及一第一鎢元件，且該第一鎢元件與該存取裝置的該第 一摻雜區(qū)耦接，該外圍區(qū)包括具有一第二摻雜區(qū)的一邏輯裝置以及一第二鎢元件，且該 第二鎢元件與該邏輯裝置的該第二摻雜區(qū)耦接，該第一鎢元件及該第二鎢元件延伸至該 次元件的一上表面上；形成一掩膜于該次元件的該上表面上；氧化該第一鎢元件的一部分，以形成一存儲器元件，該存儲器元件包括至少一鎢氧 化物且可編程為至少二種電阻狀態(tài)；以及形成一上電極，其中該上電極包括位于該存儲器元件上的一阻隔材料，且該阻隔材 料是用以避免金屬離子從該上電極移動至該存儲器元件中。
2.根據(jù)權利要求1所述的方法，其特征在于，于形成該掩膜的步驟包括圖案化覆蓋于該第二鎢元件的一光刻膠層。
3.根據(jù)權利要求2所述的方法，其特征在于，進一步包括一源極線耦接至該存取裝置且延伸至該次元件的該上表面上，該存取裝置包括一晶 體管，且該晶體管具有一第一摻雜區(qū)及一第二摻雜區(qū)，分別耦接至一第一鎢插塞及該源 極線；其中于形成該掩膜的步驟進一步包括圖案化覆蓋于該源極線的該光刻膠層。
4.根據(jù)權利要求1所述的方法，其特征在于，于形成該掩膜的該步驟包括形成一介電層于該次元件的該上表面上；圖案化覆蓋于該第二鎢元件的一光刻膠層；以及利用該光刻膠層作為該掩膜刻蝕該介電層
5.根據(jù)權利要求2或4所述的方法，其特征在于，于氧化該第一鎢元件的該部分的該 步驟包括等離子體氧化。
6.根據(jù)權利要求5所述的方法，其特征在于，進一步包括一濕法剝離工藝，以去除任 何該光刻膠層的殘留部分。
7.根據(jù)權利要求6所述的方法，其特征在于，進一步包括執(zhí)行一熱氧化。
全文摘要
本發(fā)明公開了一種制造存儲器元件的方法。鎢氧化合物存儲部是使用非關鍵掩膜氧化鎢材料形成，或者在部分實施例中不需要任何掩膜亦可形成。在此揭露的存儲器裝置包括一底電極及一存儲器元件，且存儲器元件位于底電極上。存儲器元件包括至少一鎢氧化合物且至少可編程為至少二種電阻狀態(tài)。上電極包括一阻隔材料，位于存儲器元件上，且此阻隔材料是用以避免金屬離子從上電極移動到存儲器中。
文檔編號H01L45/00GK102013456SQ20101028927
公開日2011年4月13日 申請日期2008年6月11日 優(yōu)先權日2007年6月11日
發(fā)明者何家驊, 賴二琨 申請人:旺宏電子股份有限公司