專利名稱：集成電路結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種集成電路結(jié)構(gòu)，且特別涉及一種鰭式場(chǎng)效晶體管(finfield effect transistor，F(xiàn)inFET)的結(jié)構(gòu)與其形成方法。
背景技術(shù)：
金屬氧化物半導(dǎo)體(metal-oxide-semiconductor，M0S)晶體管的速度與MOS的驅(qū) 動(dòng)電流(drive current)息息相關(guān)，其中驅(qū)動(dòng)電流又與電荷遷移率(mobility of charges) 息息相關(guān)。舉例而言，當(dāng)電子于其溝道內(nèi)具有較高的電子遷移率時(shí)，η型金屬氧化物半導(dǎo)體 (NMOS)晶體管具有較大的驅(qū)動(dòng)電流，當(dāng)空穴于其溝道內(nèi)具有較高的空穴遷移率時(shí)，ρ型金 屬氧化物半導(dǎo)體(PM0Q晶體管具有較大的驅(qū)動(dòng)電流。
鍺(Germanium，Ge)是一種已知的半導(dǎo)體材料。鍺的電子與空穴遷移率皆高于硅 (分別為2. 6倍與4倍)，且鍺是一種常用于形成集成電路的半導(dǎo)體材料。因此，對(duì)于形成集 成電路，鍺為一優(yōu)異的材料。鍺的另一項(xiàng)優(yōu)點(diǎn)在于，相較于硅，鍺的電子/空穴遷移率具有 較大的應(yīng)力靈敏度(stress sensitivity)。舉例而言，圖1顯示鍺與硅的空穴遷移率與單 軸壓縮應(yīng)力(uni-axialcompressive stresses)的關(guān)系圖。須注意的是,隨著壓縮應(yīng)力的 增加，鍺的空穴遷移率增加速度高于硅，這表示以鍺為主的P型金屬氧化物半導(dǎo)體(PMOS) 晶體管元件，比起以硅為主的PMOS元件有可能具有較大的驅(qū)動(dòng)電流。同樣的，圖2顯示鍺 與硅的電子遷移率與單軸壓縮應(yīng)力(uni-axial compressivestresses)的關(guān)系圖。須注意 的是，隨著壓縮應(yīng)力的增加，鍺的電子遷移率增加速度高于硅，這樣表示以鍺為主的N型金 屬氧化物半導(dǎo)體(NMOQ晶體管元件，比起以硅為主的NMOS元件有可能具有較大的驅(qū)動(dòng)電 流。
然而，鍺卻有下述缺點(diǎn)。鍺的能帶隙(bandgap)為0. 66eV，小于硅的能帶隙 (1. 12eV)。如此一來，以鍺為主的MOS元件的基板漏電流(leakage current)會(huì)非常高。此 外，鍺的介電常數(shù)值為16，大于硅的介電常數(shù)值(11.9)。因此，以鍺為主的MOS元件的漏極 引致能障下降(drain-induced barrier lowering, DIBL)也會(huì)高于以硅為主的MOS元件。發(fā)明內(nèi)容
為克服上述現(xiàn)有技術(shù)的缺陷，本發(fā)明提供一種集成電路結(jié)構(gòu)，包括一基板；一 η 型鰭式場(chǎng)效晶體管(η-type fin field effect transistor, η-type FinFET)，其中該 η 型鰭式場(chǎng)效晶體管包括一第一鍺鰭(first germanium fin)，位于該基板之上；一第一柵 極介電層，位于該第一鍺鰭的頂表面與側(cè)壁上；以及一第一柵極電極，位于該第一柵極介 電層之上；以及一 P型鰭式場(chǎng)效晶體管(p-type fin field effect transistor, p-type FinFET)，其中該ρ型鰭式場(chǎng)效晶體管包括一第二鍺鰭，位于該基板之上；一第二柵極介 電層，位于該第二鍺鰭的頂表面與側(cè)壁上；以及一第二柵極電極，位于該第二柵極介電層之 上，其中該第一柵極電極與第二柵極電極由相同材料所組成，此材料具有一功函數(shù)接近鍺 的本征能級(jí)(intrinsic energy level)。
本發(fā)明另提供一種集成電路結(jié)構(gòu)，包括一基板；一 η型鰭式場(chǎng)效晶體管(n-type fin field effect transistor，F(xiàn)inFET)，其中該η型鰭式場(chǎng)效晶體管包括一第一鍺鰭 (first germanium fin)，位于該基板之上；一第一柵極介電層，位于該第一鍺鰭的頂表面 與側(cè)壁上；以及一第一柵極電極，位于該第一柵極介電層之上；一第一源極/漏極區(qū)域，相 鄰于該第一柵極電極，其中該第一源極/漏極區(qū)域包括一第一外延區(qū)，且該第一外延區(qū)的 晶格常數(shù)小于該第一鍺鰭的晶格常數(shù)；以及一 P型鰭式場(chǎng)效晶體管，其中該P(yáng)型鰭式場(chǎng)效晶 體管包括一第二鍺鰭，位于該基板之上；一第二柵極介電層，位于該第二鍺鰭的頂表面與 側(cè)壁上；以及一第二柵極電極，位于該第二柵極介電層之上，其中該第一柵極電極與第二柵 極電極皆具有一功函數(shù)接近鍺的本征能級(jí)(intrinsicenergy level)；以及一第二源極/ 漏極區(qū)域，相鄰于該第一柵極電極，其中該第二源極/漏極區(qū)域包括一第二外延區(qū)，且該第 二外延區(qū)的晶格常數(shù)小于該第二鍺鰭的晶格常數(shù)。
本發(fā)明也提供一種集成電路結(jié)構(gòu)，包括一基板；以及一第一鰭式場(chǎng)效晶體管 (η-type fin field effect transistor，F(xiàn)inFET)，其中該第一鰭式場(chǎng)效晶體管包括一第 一鍺鰭(first germanium fin)，位于該基板之上，其中該第一鍺鰭的鍺含量大于50%原子 百分比；一第一柵極介電層，位于該第一鍺鰭的頂表面與側(cè)壁上；一第一金屬柵極，位于該 第一柵極介電層之上；以及一第一源極/漏極區(qū)域，相鄰于該第一金屬柵極，其中該第一源 極/漏極區(qū)域包括一第一外延區(qū)，且該第一外延區(qū)由一與第一鍺鰭不同的半導(dǎo)體材料所組 成。
本發(fā)明可同時(shí)達(dá)到η型FinFETs與ρ型FinFETs的功函數(shù)最佳化，甚至是使用相 同金屬材料作為η型FinFETs與ρ型FinFETs的柵極。除了上述的優(yōu)點(diǎn)外，本發(fā)明的實(shí)施 例還包括下述優(yōu)點(diǎn)。借由形成以鍺為主的FinFETs，由于鍺具有高電子與空穴的遷移率，因 此，可同時(shí)增進(jìn)η型FinFETs與ρ型FinFETs的驅(qū)動(dòng)電流。比起傳統(tǒng)的平面MOS元件，由于 FinFETs的結(jié)面積降低，因此，也可降低漏電流。
為讓本發(fā)明的上述和其他目的、特征、和優(yōu)點(diǎn)能更明顯易懂，下文特舉出優(yōu)選實(shí)施 例，并配合附圖，作詳細(xì)說明如下


圖1為一關(guān)系圖，用以說明鍺與硅的空穴遷移率與單軸壓縮應(yīng)力(imi-axial compressive stresses)的關(guān)系圖。
圖2為一關(guān)系圖，用以說明鍺與硅的電子遷移率與單軸壓縮應(yīng)力(imi-axial compressive stresses)的關(guān)系圖。
圖3 圖9為一系列透視圖與剖面圖，用以說明本發(fā)明的一實(shí)施例制作以鍺為主 的FinFET的中間工藝階段。
圖10 圖12為一系列透視圖與剖面圖，用以說明本發(fā)明的一實(shí)施例的多個(gè)鰭的 FinFET0
圖13顯示鍺的能級(jí)圖。
其中，附圖標(biāo)記說明如下
20 基板
22 淺溝隔離區(qū)(STI)
32 柵極介電層
34 柵極電極層
35 淺溝隔離區(qū)域(STI) 22的頂表面
100 NMOS 元件
124、224 鍺鰭
132、232 柵極介電層
1；34、2；34 柵極電極層
136、236 柵極間隙壁
140、240 凹口
141、241 光致抗蝕劑
142、242 源極/漏極區(qū)域
150 匪OS鰭式場(chǎng)效晶體管(匪OS FinFET)
200 PMOS 元件
250 PMOS 鰭式場(chǎng)效晶體管(PMOS FinFET)
320 基板
324 虛設(shè)鰭
350 虛設(shè)鰭結(jié)構(gòu)
W 鍺鰭的寬度
H 鍺鰭的高度具體實(shí)施方式
以下特舉出本發(fā)明的實(shí)施例，并配合附圖作詳細(xì)說明。以下實(shí)施例的元件和設(shè)計(jì) 是為了簡(jiǎn)化所揭示的發(fā)明，并非用以限定本發(fā)明。
本發(fā)明提出一種新穎的鰭式場(chǎng)效晶體管的實(shí)施例與其形成方法，并說明制作此實(shí) 施例的中間制作步驟，也討論實(shí)施例的各種變化所顯示的實(shí)施例與附圖，類似的元件使用 類似的附圖標(biāo)記標(biāo)示。
請(qǐng)參見圖3，形成一集成電路。此集成電路結(jié)構(gòu)包括基板20，基板20可以是硅基 板、鍺基板、或由其他半導(dǎo)體材料所形成的基板?；?0可摻雜ρ型或η型雜質(zhì)。隔離區(qū)域， 例如淺溝隔離區(qū)域(shallow trench isolationregion, STI region) 22可形成于基板20之 中或之上。鍺鰭1 與2 形成于淺溝隔離區(qū)域(STI region) 22的頂表面上。于一示范實(shí) 施例中，借由挖鑿(recess)介于相鄰淺溝隔離區(qū)域(STI region) 22之間的基板20的上部 分，以形成凹口(recesses)，且經(jīng)由再成長(zhǎng)鍺(re-growing germanium)以形成鍺鰭1 與 224。淺溝隔離區(qū)域(STI region) 22的上部分可以被移除，而淺溝隔離區(qū)域(STIregion) 22 的下部分未被移除，使得介于相鄰淺溝隔離區(qū)域(STI region) 22之間的再成長(zhǎng)鍺的頂部分 變成鍺鰭。舉例而言，鍺鰭1 與2M可具有鍺含量大于50%原子百分比。于一實(shí)施例中， 鍺鰭IM與2 可由純鍺所組成。于另一實(shí)施例中，鍺鰭1 與2 可由硅鍺所組成。
鍺鰭IM與2 可具有溝道摻雜(channel doping)。鍺鰭1 可摻雜ρ型雜質(zhì)， 例如硼，而鍺鰭2Μ可摻雜η型雜質(zhì)，例如磷。鍺鰭IM與2Μ的溝道摻雜可低于5 X IO17/ cm3，或低于約IXlO1Vcm30于一示范實(shí)施例中，鍺鰭124與224的深寬比(aspect ratio)(高度H對(duì)寬度W的比率)可大于1，或甚至大于5。基板20包括一部分位于匪OS元件區(qū) 100與一部分位于PMOS元件區(qū)200。鍺鰭IM與2 分別位于匪OS元件區(qū)100與PMOS元 件區(qū)200。
請(qǐng)參見圖4，柵極介電層32與柵極電極層34設(shè)置于NMOS元件100與PMOS元件200 中，且位于鍺鰭1 與2M之上。于一實(shí)施例中，柵極介電層32由高介電常數(shù)(high-k)介電 材料所組成。示范的高介電常數(shù)介電材料具有介電常數(shù)值(k)為4.0，或甚至大于7. 0，且其 可包括含鋁的介電材料(例如氧化鋁(Al2O3)、氧化鋁鉿(HfAW)、氮氧化鋁鉿(HfAlON)、氧 化鋯鋁(AlZrO))、含鉿的材料(例如氧化鉿(HfO2)、氧硅化鉿(HfSiOx)、氧化鋁鉿(HfAlOx)、 氧硅化鋯鉿(Hf^rSiOx)、氮氧硅化鉿(HfSiON))、及/或其他材料(例如氧化鋁鑭(LaAW3) 與氧化鋯(ZrO2))。
柵極電極層34形成于柵極介電層32之上，且可包括金屬。柵極電極層34可具有 一功函數(shù)接近鍺的本征能級(jí)(intrinsic level)，此本征能級(jí)為鍺的導(dǎo)電帶(conduction band) (4eV)與價(jià)帶(valance band) (4. 66eV)的中間能級(jí)(為約4. 33eV)。于一實(shí)施例中， 柵極電極層；34的功函數(shù)介于約4. 15eV 4. 5eV,或甚至介于約4. 25eV 4. 4eV0柵極電 極層34的示范材料包括氮化鈦(TixNy)、氮化鉭(TaxNy)、鋁(Al)、碳化鉭(TaxCy)、鉬(Pt)， 上述的多層，及上述的組合，其中χ與y為正值。
如圖5所示，柵極電極層34與柵極介電層32被圖案化以形成柵極堆疊。位于NMOS 元件區(qū)100的柵極堆疊包括柵極電極134與柵極介電層132。位于PMOS元件區(qū)200的柵極 堆疊包括柵極電極234與柵極介電層232。每一個(gè)鍺鰭因此具有一部分未被柵極堆疊所覆至ΓΤΠ ο
請(qǐng)參見圖6，形成柵極間隙壁136與236。鍺鰭124與234中未被柵極介電層132 與232、柵極電極134與234，以及柵極間隙壁136與236所覆蓋的曝露部分接著被移除(凹 鑿)，而鍺鰭IM與224中被覆蓋的部分則未被移除?？山栌筛墒轿g刻進(jìn)行移除。鍺鰭124 與2 被移除的部分中所殘留的空間在此被分別稱為凹口 140與M0。凹口 140與MO的 底部可與淺溝隔離區(qū)域222的頂表面35等高。另外，凹口 140與MO的底部可低于淺溝隔 離區(qū)域222的頂表面35，如圖6所示。
圖7(與后續(xù)的圖8與圖9)顯示圖6結(jié)構(gòu)中的剖面圖，在圖6中沿著穿過線7_7 的垂直平面可得到NMOS元件100的剖面圖；沿著穿過線V-V的垂直平面可得到PMOS元 件200的剖面圖。須注意的是，雖然圖7與后續(xù)的圖8與圖9顯示NMOS元件100與PMOS 元件200的剖面圖處于相同平面，然而實(shí)際上，其可以處于不同平面。
接著，請(qǐng)參見圖8，PMOS元件200被光致抗蝕劑241覆蓋，以及借由選擇性外延成 長(zhǎng)(selective epitaxial growth, SEG)對(duì)凹口 140進(jìn)行外延成長(zhǎng)，以得到源極與漏極(之 后稱為源極/漏極)區(qū)域142。源極/漏極區(qū)域142也稱為源極/漏極應(yīng)力區(qū)域142，且其 晶格常數(shù)小于鍺鰭124的晶格常數(shù)。于一示范的實(shí)施例中，借由等離子體增強(qiáng)型化學(xué)氣相 沉積法(plasma enhanced chemicalvapor deposition, PECVD)或其他常用方法形成包含 硅鍺(SiGe)的源極/漏極區(qū)域142。前驅(qū)物可包括含硅氣體(例如硅甲烷(SiH4))與含鍺 氣體(例如鍺甲烷(GeH4)),且可調(diào)整含硅氣體與含鍺氣體的分壓(partial pressure)，以 變更硅對(duì)鍺的原子比例。于一實(shí)施例中，所得的源極/漏極區(qū)142包括介于約20-60%原子 百分比的硅。于另一實(shí)施例中，源極/漏極區(qū)域142可由碳化硅(Silic0ncarb0n，SiC)，或不含碳的硅及/或添加鍺的硅所組成。當(dāng)進(jìn)行外延成長(zhǎng)工藝時(shí)，可于原位(in-situ)進(jìn)行 摻雜N型雜質(zhì)，例如磷及/或砷。由于源極/漏極區(qū)域142的晶格常數(shù)小于鍺鰭124的晶 格常數(shù)，源極/漏極區(qū)域142會(huì)對(duì)硅鍺IM施加一伸張應(yīng)力(tensile stress)，因而形成η 型FinFET 150的溝道區(qū)域。進(jìn)行源極/漏極區(qū)域142的外延成長(zhǎng)工藝之后，移除光致抗蝕 劑 241。
請(qǐng)參見圖9，NMOS元件100被光致抗蝕劑141覆蓋，以及于凹口 240中進(jìn)行外延成 長(zhǎng)(印itaxial growth)，以得到源極與漏極區(qū)域M2，也可稱為源極/漏極應(yīng)力區(qū)域M2。 源極/漏極區(qū)域242的晶格常數(shù)大于鍺鰭2M的晶格常數(shù)。同樣的，可借由等離子體增強(qiáng)型 化學(xué)氣相沉積法(plasma enhancedchemical vapor deposition, PECVD)形成源極 / 漏極 區(qū)域M2。于一實(shí)施例中，源極/漏極區(qū)域242包括鍺錫(GeSn)。于另一實(shí)施例中，源極/ 漏極區(qū)域242可由包含IIIA族與VA族的化合物半導(dǎo)體材料所組成(此處稱為III-V族半 導(dǎo)體材料)，例如砷化鎵銦(InGaAs)、磷化銦(InP)、銻化鎵(( )、砷化銦(InAs)、銻化鋁 (AlSb)、銻化銦(InSb)，與類似的材料。由于源極/漏極區(qū)域242的晶格常數(shù)大于鍺鰭2M 的晶格常數(shù)，源極/漏極區(qū)域242會(huì)對(duì)硅鍺2M施加一壓縮應(yīng)力(compressive stress)，因 而形成PMOS FinFET 250的溝道區(qū)域。進(jìn)行源極/漏極區(qū)域M2的外延成長(zhǎng)工藝之后，移 除光致抗蝕劑141。
于形成源極/漏極區(qū)域142與M2的外延工藝時(shí)，可伴隨外延工藝，各自對(duì)源極/ 漏極區(qū)域142與242摻雜η型雜質(zhì)(例如磷)或ρ型雜質(zhì)(例如硼)。雜質(zhì)的濃度可介于 5 X IO2Vcm3 1 X 1021/cm3。于另一實(shí)施例中，也可不先摻雜η型雜質(zhì)或ρ型雜質(zhì)，于形成源 極/漏極區(qū)域142與242之后，可進(jìn)行注入(implantation)步驟，以達(dá)成對(duì)源極/漏極區(qū) 域142與242的摻雜。
接著，源極/漏極區(qū)域142與242借由與金屬反應(yīng)，以形成硅化物/鍺化物 (silicide/germanide)于源極/漏極區(qū)域142與242之上，用以降低接觸電阻(contact resistances)。形成硅化物/鍺化物(silicide/germanide)的詳細(xì)步驟，已為本領(lǐng)域技 術(shù)人員所熟知，在此不再贅述。經(jīng)由上述討論的工藝步驟，以形成η型FinFET 150與PMOS FinFET 250。
于上述討論的實(shí)施例中，已討論單一鰭FinFET。另外地，本發(fā)明的概念也可應(yīng)用 于多鰭(multi-fin)FinFET0圖10-圖12顯示多鰭FinFET的剖面圖與透視圖。除非特別 指明，相同的元件用相同的附圖標(biāo)記表示。顯示于圖10-圖12中相同元件的材料在此不再 贅述。圖10顯示一集成電路的剖面圖，其中集成電路包括η型FinFET 150、PMOS FinFET 250以及虛設(shè)鰭結(jié)構(gòu)(dummyfin structures) 350，其中虛設(shè)鰭結(jié)構(gòu)350包括虛設(shè)鰭3 形 成于基板320上。基板320可以是一鍺基板或一硅基板。η型FinFET 150形成于ρ型阱 之上且包括多個(gè)鍺鰭124。柵極電極134形成于多個(gè)鍺鰭IM之上，因此，多個(gè)鍺鰭IM變 成單一 η型FinFET 150的多個(gè)鰭。柵極介電層132形成于鍺鰭IM與柵極電極134之間。 PMOS FinFET 250形成于η型阱之上且包括多個(gè)鍺鰭224。柵極電極234形成于多個(gè)鍺鰭 224之上，因此，多個(gè)鍺鰭2Μ變成單一 PMOS FinFET 250的多個(gè)鰭。柵極介電層232形成 于鍺鰭1 與柵極電極134之間。此外，于形成鍺鰭IM與2Μ時(shí)，虛設(shè)鰭并未用于形成任 何的FinFET，其僅用以減少圖案負(fù)載效應(yīng)(pattern-loading effect)。
將多個(gè)鰭應(yīng)用于單一 FinFET時(shí)，可進(jìn)一步增加FinFET的驅(qū)動(dòng)電流(drivecurrent)。由于鍺與硅之間存在著晶格常數(shù)不匹配的問題，因此，從較小的鰭間距中 形成鍺外延層會(huì)比從較大的鰭間距中形成鍺外延層更加容易，所以可得到較高品質(zhì)(較低 缺陷密度)的鍺外延層。
圖11與圖12顯示多個(gè)鰭FinFET的透視圖。圖11中類似的元件已出現(xiàn)于圖10中。 此FinFET可以是η型FinFET 150或PMOS FinFET250，在此簡(jiǎn)稱為150/250。于圖11中， 源極/漏極區(qū)域(應(yīng)力區(qū)域)142/242由鍺鰭124/2M成長(zhǎng)而得，且為不連續(xù)的(discrete) 區(qū)域。于圖12中，由鍺鰭1M/2M成長(zhǎng)而得的源極/漏極區(qū)域(應(yīng)力區(qū)域)142/242彼此 合并在一起(merge with eachother)。
圖13顯示鍺的能級(jí)圖(energy bands) 0須注意的是，鍺的導(dǎo)電帶(conduction band) Ec 為 4eV,價(jià)帶(valence band) Ev 為 4. 66eV，且本征能級(jí) Ei (由(Ec+Ev) /2 而得)為 4. 33eV。因此，本征能級(jí)Ei與導(dǎo)電帶艮的能帶隙為約330mV，且本征能級(jí)Ei與價(jià)帶Ev的能 帶隙為約330mV?？衫?30mV的能帶隙，以簡(jiǎn)化η型鍺FinFETs與ρ型鍺FinFETs的金屬 柵極的形成。由于在鍺FinFET中，完全耗盡的溝道(fully depleted channel)會(huì)造成閾 值電壓(threshold voltage,Vt)的降低，因此不再需要能帶邊緣的功函數(shù)(band-edgework function)。取而代之的是需要靠近中間能帶的功函數(shù)(near-mid-bandgapwork functions)，以使閾值電壓(threshold voltage, Vt)準(zhǔn)確地偏移至所需數(shù)值。因此，對(duì)于 以鍺為主的FinFET，n型FinFETs與ρ型FinFETs兩者的金屬柵極的功函數(shù)接近4. 33eV的 本征能級(jí)，可同時(shí)達(dá)到η型FinFETs與ρ型FinFETs的功函數(shù)最佳化，甚至是使用相同金屬 材料作為η型FinFETs與ρ型FinFETs的柵極。
除了上述的優(yōu)點(diǎn)外，本發(fā)明的實(shí)施例還包括下述優(yōu)點(diǎn)。借由形成以鍺為主的 FinFETs,由于鍺具有高電子與空穴的遷移率，因此，可同時(shí)增進(jìn)η型FinFETs與ρ型 FinFETs的驅(qū)動(dòng)電流。比起傳統(tǒng)的平面MOS元件，由于FinFETs的接面面積(junction areas)降低，因此，也可降低漏電流。
雖然本發(fā)明已以數(shù)個(gè)優(yōu)選實(shí)施例揭示如上，然而其并非用以限定本發(fā)明，任何本 領(lǐng)域技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作任意的更動(dòng)與潤(rùn)飾，因此本發(fā)明的 保護(hù)范圍當(dāng)視隨附的權(quán)利要求所界定的范圍為準(zhǔn)。
權(quán)利要求
1.一種集成電路結(jié)構(gòu)，包括 一基板；一 η型鰭式場(chǎng)效晶體管，其中該η型鰭式場(chǎng)效晶體管包括 一第一鍺鰭，位于該基板之上；一第一柵極介電層，位于該第一鍺鰭的頂表面與側(cè)壁上；以及 一第一柵極電極，位于該第一柵極介電層之上；以及 一 ρ型鰭式場(chǎng)效晶體管，其中該P(yáng)型鰭式場(chǎng)效晶體管包括 一第二鍺鰭，位于該基板之上；一第二柵極介電層，位于該第二鍺鰭的頂表面與側(cè)壁上；以及 一第二柵極電極，位于該第二柵極介電層之上，其中該第一柵極電極與第二柵極電極 由相同材料所組成，此材料具有一功函數(shù)接近鍺的本征能級(jí)。
2.如權(quán)利要求1所述的集成電路結(jié)構(gòu)，其中該第一柵極電極與第二柵極電極皆為金屬 柵極電極。
3.如權(quán)利要求1所述的集成電路結(jié)構(gòu)，其中該功函數(shù)介于4.25eV 4. 4eV0
4.如權(quán)利要求1所述的集成電路結(jié)構(gòu)，其中該η型鰭式場(chǎng)效晶體管還包括一含有碳化 硅的源極/漏極區(qū)域。
5.如權(quán)利要求1所述的集成電路結(jié)構(gòu)，其中該η型鰭式場(chǎng)效晶體管還包括一源極/漏 極區(qū)域，其中該源極/漏極區(qū)域的鍺原子百分比低于該第一鍺鰭的鍺原子百分比。
6.如權(quán)利要求1所述的集成電路結(jié)構(gòu)，其中該P(yáng)型鰭式場(chǎng)效晶體管包括一含有鍺錫的 源極/漏極區(qū)域。
7.如權(quán)利要求1所述的集成電路結(jié)構(gòu)，其中該P(yáng)型鰭式場(chǎng)效晶體管還包括一包含IIIA 族元素與VA族元素的化合物半導(dǎo)體材料的源極/漏極區(qū)域，即III-V半導(dǎo)體材料的源極/ 漏極區(qū)域，其中該III-V半導(dǎo)體材料的晶格常數(shù)大于第二鍺鰭的晶格常數(shù)。
8.如權(quán)利要求1所述的集成電路結(jié)構(gòu)，其中該第一鍺鰭與該第二鍺鰭的鍺含量大于 50%原子百分比。
9.如權(quán)利要求1所述的集成電路結(jié)構(gòu)，還包括一第三鍺鰭，位于該第一柵極電極的下，其中該第三鍺鰭與該第一鍺鰭物理性地分隔 且電性連接該第一鍺鰭；以及一第四鍺鰭，位于該第二柵極電極的下，其中該第四鍺鰭與該第二鍺鰭物理性地分隔 且電性連接該第二鍺鰭。
10.一種集成電路結(jié)構(gòu)，包括 一基板；一 η型鰭式場(chǎng)效晶體管，其中該η型鰭式場(chǎng)效晶體管包括 一第一鍺鰭，位于該基板之上；一第一柵極介電層，位于該第一鍺鰭的頂表面與側(cè)壁上；以及 一第一柵極電極，位于該第一柵極介電層之上；一第一源極/漏極區(qū)域，相鄰于該第一柵極電極，其中該第一源極/漏極區(qū)域包括一第 一外延區(qū)，且該第一外延區(qū)的晶格常數(shù)小于該第一鍺鰭的晶格常數(shù)；以及 一 ρ型鰭式場(chǎng)效晶體管，其中該P(yáng)型鰭式場(chǎng)效晶體管包括一第二鍺鰭，位于該基板之上；一第二柵極介電層，位于該第二鍺鰭的頂表面與側(cè)壁上；以及 一第二柵極電極，位于該第二柵極介電層之上，其中該第一柵極電極與第二柵極電極 皆具有一功函數(shù)接近鍺的本征能級(jí)；以及一第二源極/漏極區(qū)域，相鄰于該第一柵極電極，其中該第二源極/漏極區(qū)域包括一第 二外延區(qū)，且該第二外延區(qū)的晶格常數(shù)大于該第二鍺鰭的晶格常數(shù)。
全文摘要
本發(fā)明提供一種包括n型鰭式場(chǎng)效晶體管與p型鰭式場(chǎng)效晶體管的集成電路結(jié)構(gòu)。n型鰭式場(chǎng)效晶體管包括第一鍺鰭(first germanium fin)位于一基板之上；一第一柵極介電層，位于第一鍺鰭的頂表面與側(cè)壁上；以及一第一柵極電極，位于第一柵極介電層之上。p型鰭式場(chǎng)效晶體管包括一第二鍺鰭，位于基板之上；一第二柵極介電層，位于第二鍺鰭的頂表面與側(cè)壁上；以及一第二柵極電極，位于第二柵極介電層之上。第一柵極電極與第二柵極電極由相同材料所組成，此材料具有一功函數(shù)接近鍺的本征能級(jí)(intrinsic energy level)。本發(fā)明可同時(shí)達(dá)到n型FinFETs與p型FinFETs的功函數(shù)最佳化。
文檔編號(hào)H01L29/43GK102034866SQ201010282270
公開日2011年4月27日 申請(qǐng)日期2010年9月9日 優(yōu)先權(quán)日2009年9月24日
發(fā)明者萬(wàn)幸仁, 葉致鍇, 張智勝 申請(qǐng)人:臺(tái)灣積體電路制造股份有限公司