專利名稱：半導體器件和半導體埋層的制造方法
技術領域：
本發(fā)明涉及半導體制造技術，更具體地說，涉及一種半導體器件和半導體埋層的制造方法。
背景技術：
半導體埋層技術被廣泛的應用于集成電路的制造過程中，特別是對三極管性能要求較高的集成電路工藝，隨著集成電路的大規(guī)模化和工藝的復雜化，埋層技術的發(fā)展，勢必會影響集成電路的性能以及制造工藝的發(fā)展。埋層技術主要應用于雙極型晶體管的制造過程，可以減少器件的導通電阻，進而減少功耗，降低寄生電容，從而提高器件的工作效率。具體說來，對于雙極型器件(即BJT器件)，埋層的存在可以降低集電極的電阻，提高特征頻率Ft，同時N型高摻雜埋層的存在可以有效的預防薄外延、低摻雜的集電區(qū)外延被反偏電壓全部轉換為空間勢壘區(qū)；對于MOS 器件，埋層的存在相當于提高了寄生PNP管的基區(qū)濃度，能夠減少低阻抗通路Latch-up的發(fā)生。Latch-up是指CMOS晶片中，在電源VDD和地線GND(VSS)之間，由于寄生的PNP和 NPN雙極型器件相互影響而產生的低阻抗通路，它的存在會使VDD和GND之間產生大電流。傳統(tǒng)的埋層工藝主要有兩種，一是通過光刻工藝對基底進行選擇性注入以形成不同雜質類型的埋層，二是采用低壓沉積的氮化硅層(即LPSIN層)作為硬掩膜(hard mask)，通過生長較厚的氧化層作為掩膜，進而實現(xiàn)埋層的自對準注入。下面結合附圖對兩種方法的步驟進行簡單介紹。傳統(tǒng)埋層工藝一的工藝流程如圖1-圖6所示，包括以下步驟1、提供基底11，通過熱氧化工藝在基底11上形成較厚的氧化層12，通過光刻和腐蝕工藝將需要進行第一埋層注入的區(qū)域的氧化層去除，在氧化層12中形成第一埋層區(qū)圖案，之后除去減反射層13和光刻膠層14(參見圖1和圖2)；2、通過熱氧化工藝在需要進行第一埋層區(qū)注入的基底表面上形成較薄的氧化層 15，將氧化層15作為掩壁層，采用離子注入的方式，在基底內形成第一埋層區(qū)16(參見圖3 和圖4，圖中第一埋層區(qū)以N型摻雜為例，下同)；3、通過光刻和腐蝕工藝將需要進行第二埋層區(qū)注入的基底表面上的氧化層去除， 重復步驟2的方法，在基底內形成第二埋層區(qū)17(參見圖5和圖6，第二埋層以P型摻雜為例，下同)。采用該方法制造半導體埋層時，需要進行兩次光刻的過程，增加了一道光刻成本， 使得整個工藝流程開發(fā)周期變長，工藝成本增加。傳統(tǒng)埋層工藝二的工藝流程如圖7-圖11所示，包括以下步驟1、提供基底21，通過熱氧化工藝在基底21上形成第一氧化層22，再淀積一層 LPSIN層23，通過光刻工藝定義N型摻雜區(qū)域，從而在LPSIN層中形成第一埋層區(qū)的圖案， 注入N型摻雜的雜質，即在基底內形成第一埋層區(qū)24(參見圖7和圖8)；2、以LPSIN層23為掩膜，通過熱氧化工藝，在第一埋層區(qū)M上形成較厚的第二氧化層25，去除需進行P型摻雜區(qū)域的SIN，之后以第二氧化層25為掩膜，注入P型摻雜的雜質，即在基底內形成第二埋層區(qū)26 (參見圖9和圖10)。參見圖10和圖11，采用該方法制造半導體埋層時，第二氧化層25的厚度一般為 5800 A,去除第一氧化層22和第二氧化層25后的第一埋層區(qū)M和第二埋層區(qū)沈間的厚度差(臺階)一般為2900 A。然而，在實際生產過程中，采用傳統(tǒng)埋層工藝二制造半導體埋層時，往往會出現(xiàn)晶格缺陷的情況，導致半導體器件電性降低，不能達到設計要求。

發(fā)明內容
本發(fā)明實施例提供一種半導體器件及其埋層的制造方法，較傳統(tǒng)埋層工藝一，降低了埋層工藝流程復雜度，減少了工藝成本，較傳統(tǒng)埋層工藝二降低了出現(xiàn)晶格缺陷的幾率。為實現(xiàn)上述目的，本發(fā)明實施例提供了如下技術方案一種半導體埋層的制造方法，包括提供基底，所述基底包括第一氧化層；以具有第一埋層區(qū)圖案的光刻膠層為掩膜，在所述基底表面內形成第一埋層區(qū)， 所述第一埋層區(qū)與基底的其他區(qū)域具有不同的摻雜狀態(tài)；在具有第一埋層區(qū)的基底表面上形成第二氧化層；以所述第二氧化層為掩膜在所述基底表面內采用自對準工藝形成第二埋層區(qū)。優(yōu)選的，所述摻雜狀態(tài)包括摻雜濃度或者雜質種類。優(yōu)選的，所述第二氧化層覆蓋于第一埋層區(qū)上的部分為第一區(qū)域，所述第二氧化層覆蓋于基底其他區(qū)域上的部分為第二區(qū)域，所述第一區(qū)域的厚度大于第二區(qū)域的厚度。優(yōu)選的，該方法還包括形成第二埋層區(qū)后，去除第一氧化層和第二氧化層。優(yōu)選的，所述形成第一埋層區(qū)的工藝條件為注入離子為銻，注入能量為40kev， 摻雜劑量為lE15cnT3，摻雜濃度為5E16cnT3。優(yōu)選的，所述形成第二氧化層采用的工藝為濕氧工藝。優(yōu)選的，所述形成第二氧化層的溫度為815°C。優(yōu)選的，所述第一區(qū)域的厚度為2500人，所述第二區(qū)域的厚度為600 A。本發(fā)明實施例還公開了一種半導體器件，包括基底，所述基底包括第一氧化層；位于所述基底表面內的第一埋層區(qū)，所述第一埋層區(qū)與基底的其他區(qū)域具有不同的摻雜狀態(tài)；位于所述基底表面內的第二埋層區(qū)，所述第二埋層區(qū)是以位于所述第一埋層區(qū)的基底表面上的第二氧化層為掩膜采用自對準工藝形成的。優(yōu)選的，所述第二氧化層覆蓋于第一埋層區(qū)上的部分為第一區(qū)域，所述第二氧化層覆蓋于基底其他區(qū)域上的部分為第二區(qū)域，所述第一區(qū)域的厚度大于第二區(qū)域的厚度。與現(xiàn)有技術相比，上述技術方案具有以下優(yōu)點本發(fā)明實施例的半導體器件及其埋層的制造方法，利用在雜質濃度不同的區(qū)域， 熱氧化速度也不同的原理，使得覆蓋于第一埋層區(qū)的第二氧化層的厚度大于覆蓋于基底其他區(qū)域上的第二氧化層的厚度，在進行第二埋層的注入時，注入離子不會穿過第二氧化層， 而只能穿過第一氧化層，因此只需以第二氧化層為掩膜即可實現(xiàn)自對準注入，減少了一次光刻過程，進而簡化了工藝流程，降低了工藝成本。本發(fā)明實施例利用雜質濃度差異，使形成的第二氧化層在不同區(qū)域的厚度不同， 而并不采用LPSIN層作為掩膜形成第二氧化層，避免了因LPSIN淀積對基底產生的壓應力， 減少了第二氧化層形成過程對基底的應力，即降低了因應力原因引入的產生晶格缺陷的因素，進而降低了出現(xiàn)晶格缺陷的幾率。


通過附圖所示，本發(fā)明的上述及其它目的、特征和優(yōu)勢將更加清晰。在全部附圖中相同的附圖標記指示相同的部分。并未刻意按實際尺寸等比例縮放繪制附圖，重點在于示出本發(fā)明的主旨。圖1-圖6為傳統(tǒng)埋層工藝一的剖面圖；圖7-圖11為傳統(tǒng)埋層工藝二的剖面圖；圖12-圖16為本發(fā)明實施例公開的半導體埋層制造方法的剖面圖。
具體實施例方式為使本發(fā)明的上述目的、特征和優(yōu)點能夠更加明顯易懂，下面結合附圖對本發(fā)明的具體實施方式
做詳細的說明。在下面的描述中闡述了很多具體細節(jié)以便于充分理解本發(fā)明，但是本發(fā)明還可以采用其他不同于在此描述的其它方式來實施，本領域技術人員可以在不違背本發(fā)明內涵的情況下做類似推廣，因此本發(fā)明不受下面公開的具體實施例的限制。其次，本發(fā)明結合示意圖進行詳細描述，在詳述本發(fā)明實施例時，為便于說明，表示器件結構的剖面圖會不依一般比例作局部放大，而且所述示意圖只是示例，其在此不應限制本發(fā)明保護的范圍。此外，在實際制作中應包含長度、寬度及深度的三維空間尺寸。正如背景技術部分所述，采用傳統(tǒng)埋層工藝二制造的半導體器件，經常出現(xiàn)晶格缺陷，發(fā)明人研究發(fā)現(xiàn)，本質原因在于采用LPSIN層為掩膜形成第二氧化層，在該過程中， 第二氧化層向四周擴散過程中，周邊的介質分為不同的層次，即第一氧化層和LPSIN層，由于LPSIN的存在，使得基底受到LPSIN層對其產生的壓應力，同時LPSIN層側壁的第二氧化層的體積膨脹也會對基底產生應力，第二氧化層越厚，因體積膨脹對基底產生的應力就越大，正是由于應力的存在，導致容易引入產生晶格缺陷的因素，進而導致晶格缺陷的產生?；诖?，本發(fā)明提供一種半導體埋層制造方法，包括以下步驟提供基底，所述基底包括第一氧化層；以具有第一埋層區(qū)圖案的光刻膠層為掩膜，在所述基底表面內形成第一埋層區(qū)， 所述第一埋層區(qū)與基底的其他區(qū)域具有不同的摻雜狀態(tài)；在具有第一埋層區(qū)的基底表面上形成第二氧化層；以所述第二氧化層為掩膜在所述基底表面內采用自對準工藝形成第二埋層區(qū)。具體的，以三極管的制造方法為例，對本發(fā)明所述半導體埋層制造方法進行詳細描述。
如圖12所示，提供基底31，基底31可以包括半導體元素，例如單晶、多晶或非晶結構的硅或硅鍺(SiGe)，也可以包括混合的半導體結構，例如碳化硅、銻化銦、碲化鉛、砷化銦、磷化銦、砷化鎵或銻化鎵、合金半導體或其組合；也可以是絕緣體上硅(SOI)。此外，半導體基底還可以包括其它的材料，例如外延層或掩埋層的多層結構。雖然在此描述了可以形成基底31的材料的幾個示例，但是可以作為半導體基底的任何材料均落入本發(fā)明的精神和范圍。本實施例中基底為硅襯底。所述基底31包括第一氧化層32，本實施例采用熱氧化的方式形成第一氧化層32， 該第一氧化層的材料包括但不限于氧化硅、碳氧化硅、氮氧化硅中的一種或者至少兩種的組合，優(yōu)選的材料為氧化硅。本實施例中的第一氧化層32是作為形成第一埋層區(qū)的掩蔽層而存在的，因此第一氧化層32的厚度可以較薄。在包括第一氧化層32的基底31表面旋涂光刻膠層，曝光、顯影形成第一埋層區(qū)的圖案33 ；如圖13所示，以具有第一埋層區(qū)圖案的光刻膠層為掩膜，在所述基底31表面內形成第一埋層區(qū)34，第一埋層區(qū)34與基底的其他區(qū)域35具有不同的摻雜狀態(tài)，所述摻雜狀態(tài)包括摻雜濃度或者雜質種類。例如，第一埋層區(qū)34的摻雜類型可為N型摻雜，也可以為 P型摻雜，而除此之外基底的其他區(qū)域35的雜質可依據半導體器件的具體應用環(huán)境進行選擇，也可不摻雜，并且第一埋層區(qū)的摻雜濃度可以大于，也可以小于其他區(qū)域35的摻雜濃度。其中，第一埋層區(qū)的摻雜工藝可選擇熔體摻雜、氣相摻雜、中子擅變摻雜、離子注入摻雜和表面涂覆摻雜等，本實施例中采用離子注入摻雜，摻雜類型為N型，摻雜離子可為磷或其他五價元素，本實施例中的摻雜離子為銻。形成第一埋層區(qū)后，去除具有第一埋層區(qū)圖案的光刻膠層；參見圖14，在具有第一埋層區(qū)的基底表面上形成第二氧化層，所述第二氧化層覆蓋于第一埋層區(qū)上的部分為第一區(qū)域36，所述第二氧化層覆蓋于基底其他區(qū)域上部分為第二區(qū)域37。以上所述的“基底表面內”是指由基底31表面向下延伸的一定深度的區(qū)域，該區(qū)域屬于基底的一部分；所述“基底表面上”是指由基底31表面向上的區(qū)域，該區(qū)域不屬于基底本身。本實施例中，所述第一區(qū)域36和第二區(qū)域37對應的基底的摻雜濃度不同，例如， 第一區(qū)域36的摻雜濃度為5E16cnT3，而第二區(qū)域37的摻雜濃度為4E13cnT3，即第一區(qū)域36 的摻雜濃度大于第二區(qū)域37的摻雜濃度。由于在不同雜質濃度的硅襯底上，熱氧化的速度也不同，即在同樣的外界條件，同樣的時間內，在不同雜質濃度的硅襯底上形成的氧化層的厚度不同，本實施例中表現(xiàn)為第二氧化層的第一區(qū)域36的厚度與第二區(qū)域37的厚度不同。由于本實施例中第二氧化層的第一區(qū)域36的作用是作為第二次離子注入時的阻擋層，以實現(xiàn)第二次離子注入時的自對準效果，因此，第一區(qū)域36的厚度需大于第二區(qū)域 37的厚度。為了達到這一目的，必須選擇合適的第一埋層注入條件、相應的熱氧化工藝以及合適的熱氧化溫度和時間。優(yōu)選的，本實施例中形成第一埋層區(qū)的工藝條件為，注入離子為銻(Sb)，注入能量為40kev，摻雜劑量為lE15cnT3，摻雜濃度為5E16cnT3，此時，本實施例中第二區(qū)域的摻雜濃度為4E13cm_3，采用濕氧工藝在815°C的溫度環(huán)境下進行熱氧化。由于第一區(qū)域36的摻雜濃度大于第二區(qū)域37的摻雜濃度，因此采用上述工藝形成的第二氧化層的第一區(qū)域36的厚度大于第二區(qū)域37的厚度，本實施例中第一區(qū)域36的厚度為2500 A,第二區(qū)域37的厚度為600 A。參見圖15，在形成第二氧化層之后，以所述第二氧化層為掩膜在所述基底表面內采用自對準工藝形成第二埋層區(qū)38。具體的，所述第二埋層區(qū)38采用離子注入工藝，注入的雜質類型與第一埋層區(qū)34 的雜質類型相對應，即本實施例中的第二埋層區(qū)38的摻雜類型為P型，摻雜離子可為硼或其他三價元素，本實施例中選用硼。如圖16所示，完成P型雜質離子的注入后，即形成第二埋層區(qū)38后，去除第一氧
化層和第二氧化層。具體的，采用濕法腐蝕去除第一氧化層和第二氧化層，露出具有第一埋層區(qū)和第二埋層區(qū)的基底表面。去除氧化層之后的第二埋層區(qū)38與第一埋層區(qū)34的厚度差異 (即第一埋層區(qū)與第二埋層區(qū)間的臺階)為1000 A,即第二埋層區(qū)38較第一埋層區(qū)34厚
1000 A。本實施例利用在雜質濃度不同的區(qū)域，熱氧化速度也不同的原理，使得覆蓋于第一埋層區(qū)的第二氧化層的厚度大于覆蓋于基底其他區(qū)域上的第二氧化層的厚度，在進行第二埋層區(qū)的注入時，注入離子不會穿過第二氧化層，而只能穿過第一氧化層，因此只需以第二氧化層為掩膜即可實現(xiàn)自對準注入，較傳統(tǒng)埋層工藝一減少了一次光刻過程，進而簡化了工藝流程，降低了工藝成本。同時，本實施例利用雜質濃度差異，使形成的第二氧化層在不同區(qū)域的厚度不同， 且第二氧化層擴散過程中，周邊的介質相同，即較傳統(tǒng)埋層工藝二不同的是，不采用LPSIN 層作為掩膜形成第二氧化層，避免了因LPSIN淀積對基底產生的壓應力，減少了第二氧化層在體積膨脹過程中對基底的應力，即降低了因應力原因引入的產生晶格缺陷的因素，進而降低了出現(xiàn)晶格缺陷的幾率。采用上述半導體埋層制造方法得出的半導體器件，包括以下結構基底，所述基底包括第一氧化層；位于所述基底表面內的第一埋層區(qū)，所述第一埋層區(qū)與基底的其他區(qū)域具有不同的摻雜狀態(tài)；位于所述基底表面內的第二埋層區(qū)，所述第二埋層區(qū)是以位于所述第一埋層區(qū)的基底表面上的第二氧化層為掩膜采用自對準工藝形成的。其中，所述第二氧化層覆蓋于第一埋層區(qū)上的部分為第一區(qū)域，所述第二氧化層覆蓋于基底其他區(qū)域上的部分為第二區(qū)域，所述第一區(qū)域的厚度大于第二區(qū)域的厚度。以上所述，僅是本發(fā)明的較佳實施例而已，并非對本發(fā)明作任何形式上的限制。雖然本發(fā)明已以較佳實施例披露如上，然而并非用以限定本發(fā)明。任何熟悉本領域的技術人員，在不脫離本發(fā)明技術方案范圍情況下，都可利用上述揭示的方法和技術內容對本發(fā)明技術方案作出許多可能的變動和修飾，或修改為等同變化的等效實施例。因此， 凡是未脫離本發(fā)明技術方案的內容，依據本發(fā)明的技術實質對以上實施例所做的任何簡單修改、等同變化及修飾，均仍屬于本發(fā)明技術方案保護的范圍內。
權利要求
1.一種半導體埋層的制造方法，其特征在于，包括提供基底，所述基底包括第一氧化層；以具有第一埋層區(qū)圖案的光刻膠層為掩膜，在所述基底表面內形成第一埋層區(qū)，所述第一埋層區(qū)與基底的其他區(qū)域具有不同的摻雜狀態(tài)；在具有第一埋層區(qū)的基底表面上形成第二氧化層；以所述第二氧化層為掩膜在所述基底表面內采用自對準工藝形成第二埋層區(qū)。
2.根據權利要求1所述的半導體埋層的制造方法，其特征在于，所述摻雜狀態(tài)包括摻雜濃度或者雜質種類。
3.根據權利要求1所述的半導體埋層的制造方法，其特征在于，所述第二氧化層覆蓋于第一埋層區(qū)上的部分為第一區(qū)域，所述第二氧化層覆蓋于基底其他區(qū)域上的部分為第二區(qū)域，所述第一區(qū)域的厚度大于第二區(qū)域的厚度。
4.根據權利要求1所述的半導體埋層的制造方法，其特征在于，還包括形成第二埋層區(qū)后，去除第一氧化層和第二氧化層。
5.根據權利要求1所述的半導體埋層的制造方法，其特征在于，所述形成第一埋層區(qū)的工藝條件為注入離子為銻，注入能量為40kev，摻雜劑量為lE15cm_3，摻雜濃度為 5E16 cm—30
6.根據權利要求5所述的半導體埋層的制造方法，其特征在于，所述形成第二氧化層采用的工藝為濕氧工藝。
7.根據權利要求6所述的半導體埋層的制造方法，其特征在于，所述形成第二氧化層的溫度為815°C。
8.根據權利要求3-7任一項所述的半導體埋層的制造方法，其特征在于，所述第一區(qū)域的厚度為2500 A,所述第二區(qū)域的厚度為600 A。
9.一種半導體器件，其特征在于，包括基底，所述基底包括第一氧化層；位于所述基底表面內的第一埋層區(qū)，所述第一埋層區(qū)與基底的其他區(qū)域具有不同的摻雜狀態(tài)；位于所述基底表面內的第二埋層區(qū)，所述第二埋層區(qū)是以位于所述第一埋層區(qū)的基底表面上的第二氧化層為掩膜采用自對準工藝形成的。
10.根據權利要求9所述的半導體器件，其特征在于，所述第二氧化層覆蓋于第一埋層區(qū)上的部分為第一區(qū)域，所述第二氧化層覆蓋于基底其他區(qū)域上的部分為第二區(qū)域，所述第一區(qū)域的厚度大于第二區(qū)域的厚度。
全文摘要
本發(fā)明實施例公開了一種半導體器件和半導體埋層的制造方法，該方法包括提供基底，所述基底包括第一氧化層；以具有第一埋層區(qū)圖案的光刻膠層為掩膜，在所述基底表面內形成第一埋層區(qū)，所述第一埋層區(qū)與基底的其他區(qū)域具有不同的摻雜狀態(tài)；在具有第一埋層區(qū)的基底表面上形成第二氧化層；以所述第二氧化層為掩膜在所述基底表面內采用自對準工藝形成第二埋層區(qū)。本發(fā)明公開的方法既降低了埋層工藝流程復雜度，減少了工藝成本，又降低了出現(xiàn)晶格缺陷的幾率。
文檔編號H01L21/74GK102386121SQ20101026864
公開日2012年3月21日 申請日期2010年9月1日 優(yōu)先權日2010年9月1日
發(fā)明者吳孝嘉, 宋華, 羅澤煌 申請人:無錫華潤上華半導體有限公司, 無錫華潤上華科技有限公司