專利名稱：半導(dǎo)體裝置及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體裝置及其制造方法，尤其涉及一種凸塊(bump)結(jié)構(gòu)的制
造方法。
背景技術(shù)：
現(xiàn)今的集成電路都是由數(shù)百萬個(gè)有源(active)及/或無源(passive)裝置所組成，例如晶體管及電容。這些裝置在初始時(shí)彼此隔離，但后來會(huì)內(nèi)連在一起而構(gòu)成功能性電路。通常內(nèi)連結(jié)構(gòu)包括橫向內(nèi)連接(例如，金屬線(導(dǎo)線))及直向內(nèi)連接(例如，介層連接窗(via)及接觸窗(contact))。而這些內(nèi)連線對(duì)于現(xiàn)今集成電路的效能及密度限制產(chǎn)生越來越多影響。接合墊形成于內(nèi)連結(jié)構(gòu)的頂部并露出于各個(gè)芯片的表面。芯片通過了接合墊而電性連接至封裝結(jié)構(gòu)或另一芯片。接合墊可用于打線接合工藝(wire bonding)及倒裝芯片接合工藝(flip-chip bonding)。在典型的凸塊工藝(bumping process)中，內(nèi)連線結(jié)構(gòu)形成于金屬化層上，接著形成底層凸塊金屬化(UBM)層及進(jìn)行焊球(solder ball)植入。倒裝芯片封裝利用凸塊進(jìn)行芯片的1/0接合墊與基底之間或與封裝的引線架 (lead frame)之間的電性連接。就結(jié)構(gòu)上來說，凸塊實(shí)際上包括了凸塊本身及位于凸塊與1/0接合墊之間的凸塊下金屬(under-bump metallurgy, UBM)層。凸塊下金屬層通常包括依序排置的一粘著層、一阻障層及一潤濕(wetting)層。取決于凸塊本身所使用的材料，其可分為焊料凸塊、金凸塊、銅柱凸塊、混金屬凸塊。近來，已提出了銅內(nèi)連柱(copper interconnect post)技術(shù)。其利用銅柱取代焊料凸塊，以將電子部件連接至基底。銅內(nèi)連柱可得到具有最小凸塊架橋(bump bridging)機(jī)率的微小間距，以降低電路的電容負(fù)載并容許電子部件在高頻下操作。而仍需以焊料合金覆蓋凸塊結(jié)構(gòu)以及連接電子部件。通常在凸塊下金屬層的濕蝕刻中，會(huì)產(chǎn)生各向同性蝕刻輪廓，其中所有方向的蝕刻率是一樣的，使被蝕刻的凸塊下金屬層發(fā)生底切(undercutting)，其造成了不必要的線寬損失。濕蝕刻所造成的底切將引發(fā)應(yīng)力集中，而在微間距設(shè)計(jì)中發(fā)生凸塊側(cè)壁剝離、凸塊破裂及凸塊架橋。雖然蝕刻工藝中本來就會(huì)發(fā)生底切問題，然而其不利于內(nèi)連線的長期可靠度。底切使得焊料凸塊與芯片的接合墊之間的接合變差，因而危及焊料凸塊結(jié)構(gòu)的完整性，導(dǎo)致芯片提早失效。

發(fā)明內(nèi)容
為了解決現(xiàn)有技術(shù)的問題，在本發(fā)明一實(shí)施例中，一種半導(dǎo)體裝置的制造方法，包括在具有一金屬墊區(qū)的一半導(dǎo)體基底上方形成一封蓋層，其中封蓋層具有一開口露出一部分的該金屬墊區(qū)；在露出的金屬墊區(qū)部分上方的封蓋層的開口內(nèi)形成一凸塊下金屬層； 在凸塊下金屬層上方形成一凸塊層，以填入封蓋層的開口且延伸至封蓋層的上表面；以及自封蓋層的上表面去除凸塊層。本發(fā)明另一實(shí)施例中，一種半導(dǎo)體裝置的制造方法，包括在具有一金屬墊區(qū)的一半導(dǎo)體基底上方形成一封蓋層，其中封蓋層具有一開口露出一部分的金屬墊區(qū)；順著封蓋層的開口的底部及側(cè)壁形成一凸塊下金屬層且延伸至封蓋層的上表面；在凸塊下金屬層上方形成一凸塊層，其中凸塊層填入封蓋層的開口且位于封蓋層的上表面上；以及自封蓋層的上表面去除凸塊層及凸塊下金屬層。本發(fā)明又一實(shí)施例中，一種半導(dǎo)體裝置，包括一半導(dǎo)體基底，包括一金屬墊區(qū)； 一封蓋層，位于半導(dǎo)體基底上方，且未覆蓋金屬墊區(qū)的一第一部分；一凸塊層，局部形成于封蓋層內(nèi)且電性連接至金屬墊區(qū)的第一部分，其中凸塊層的一頂部突出于封蓋層的上表面；以及一凸塊下金屬層，形成于封蓋層內(nèi)且電性連接至金屬墊區(qū)的第一部分，其中凸塊下金屬層形成于凸塊層與金屬墊區(qū)的第一部分之間。本發(fā)明可避免UBM底切問題。


圖1至圖6示出根據(jù)一實(shí)施例的凸塊結(jié)構(gòu)的制造方法中各個(gè)階段的剖面示意圖。
圖7至圖9示出根據(jù)另一實(shí)施例的凸塊結(jié)構(gòu)的制造方法中各個(gè)階段的剖面示意圖。
其中，附圖標(biāo)記說明如下
10 〃基底；
12 〃接觸區(qū)/金屬墊區(qū)；
12a 部分；
14 〃保護(hù)層；
15 〃第一開口 ；
16 "封蓋層；
18 〃掩模層；
20 〃第二開口 ；
22、2加 凸塊下金屬層；
22p、24p 頂部；
24 〃凸塊層；
24a 第一部；
24b 第二部；
26a 第一上蓋層；
26b 第二上蓋層；
26c 第三上蓋層；
28,30 回蝕刻工藝/平坦化工藝；
32、32a 凸塊結(jié)構(gòu)；
T”T2 厚度。
具體實(shí)施例方式
本文提供了使用于半導(dǎo)體裝置(其上具有焊料凸塊、銅柱、后護(hù)層內(nèi)連接(post passivation interconnect)及/或娃通孑L電極(through-silicon via,TSV))的一禾中凸塊工藝，以應(yīng)用于倒裝芯片構(gòu)裝(flip-chip assembly)、晶片級(jí)芯片尺寸封裝(wafer-level chip scale package, WLCSP)(three-dimensional integrated circuit,
3DIC)堆疊及/或任何先進(jìn)封裝技術(shù)領(lǐng)域。本文實(shí)施例關(guān)于使用于半導(dǎo)體裝置的凸塊下金屬層的制造方法。在以下的說明書全文中，所提出許多特定細(xì)節(jié)部分，用以充分了解本發(fā)明。然而，任何本領(lǐng)域普通技術(shù)人員將會(huì)了解本發(fā)明能夠在沒有這些特定細(xì)節(jié)情形下實(shí)行。在一些范例中，并未詳述公知結(jié)構(gòu)及工藝，以避免使本發(fā)明產(chǎn)生不必要的混淆。本說明書全文中所提及關(guān)于"一實(shí)施例"的意思是指有關(guān)于本實(shí)施例中所提及特定的特征 (feature)、結(jié)構(gòu)、或特色包含于本發(fā)明的至少一實(shí)施例中。因此，本說明書全文中各處所出現(xiàn)的"在一實(shí)施例中"用語所指的并不全然表示為相同的實(shí)施例。另外，特定的特征、結(jié)構(gòu)、或特色能以任何適當(dāng)方式而與一或多個(gè)實(shí)施例作結(jié)合?？梢岳斫獾氖且韵碌母綀D并未依照比例示出，而僅僅提供說明之用。此處，圖1至圖6示出根據(jù)一實(shí)施例的凸塊結(jié)構(gòu)的制造方法中各個(gè)階段的剖面示意圖。請(qǐng)參照?qǐng)D1，用于凸塊制造的基底10可包括用于半導(dǎo)體集成電路制造的半導(dǎo)體基底，且可在其中及/或其上形成集成電路。半導(dǎo)體基底的定義為任何含半導(dǎo)體材料的結(jié)構(gòu)體，其包括但不局限于硅塊材(bulk silicon)、半導(dǎo)體晶片、絕緣層上覆硅 (silicon-on-insulator, S0I)基底或鍺化硅基底。也可使用其他包括三族、四族、五族元素的半導(dǎo)體材料?；?0可進(jìn)一步包括多個(gè)隔離特征部件(未示出)，例如淺溝槽隔離(shallow trench isolation, STI)特征部件或局部硅氧化(local oxidation of silicon,L0C0S)特征部件。隔離特征部件可定義及隔離各種不同的微電子元件(未示出)。 各種不同的微電子元件可形成于基底10內(nèi)，包括晶體管(例如，金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管(metal oxide semiconductor field effect transistor,M0SFET)、互補(bǔ)式金屬氧化物半導(dǎo)體晶體管(complementary metal oxide semiconductor (CMOS) transistor)、 雙極結(jié)晶體管(bipolar junction transistor, BJT)、高電壓晶體管、高頻晶體管、ρ型溝道及/或η型溝道場(chǎng)效應(yīng)晶體管(PFET/NFET)等等)、電阻、二極管、電容、電感、熔絲、及其他適當(dāng)?shù)脑＿M(jìn)行不同工藝以形成不同的微電子元件，包括沉積、蝕刻、注入、光刻、 退火及其他適當(dāng)?shù)墓に?。?nèi)連接這些微電子元件而形成集成電路裝置，例如，邏輯裝置、存儲(chǔ)裝置(如，靜態(tài)隨機(jī)存取存儲(chǔ)器(static random access memory, SRAM)、射頻(radio frequency, RF)裝置、輸入/輸出(1/0)裝置、芯片系統(tǒng)(system-on-chip，SoC)裝置、其組合及其他適當(dāng)類型的裝置。在一些實(shí)施例中，基底10還包括位于機(jī)體電路上方的內(nèi)層(inter-layer)介電層及金屬化結(jié)構(gòu)。位于金屬化結(jié)構(gòu)內(nèi)的內(nèi)層介電層包括低介電常數(shù)材料、未摻雜硅玻璃(un-doped silicon glass，USG)、氮化硅、氮氧化硅、或其他一般所使用的材料。低介電常數(shù)材料的介電常數(shù)(k值)可低于3.9或低于2.8。位于金屬化結(jié)構(gòu)內(nèi)的金屬線可由銅或銅合金所構(gòu)成。接觸區(qū)12為頂層金屬化層，形成于頂層內(nèi)層介電層內(nèi)，其為布線的一部分且若有需要，其具有經(jīng)過平坦化工藝(例如，化學(xué)機(jī)械研磨(chemical mechanical polishing,CMP))處理過的露出表面。用于接觸區(qū)12的材料可包括但布局限于銅(Cu)、鋁 (Al)、AlCu、銅合金或其他可動(dòng)式(mobile)導(dǎo)電材料。在一實(shí)施例中，接觸區(qū)12為金屬墊區(qū)，其可用于接合工藝中，以將各個(gè)芯片內(nèi)的集成電路連接至外部特征部件。
圖1也示出在基底10上形成一保護(hù)(passivation)層14，其具有一第一開口 15 而露出一部分的金屬墊區(qū)，以便于后續(xù)凸塊制作。在一實(shí)施例中，保護(hù)層14由非有機(jī)材料所構(gòu)成，其擇自于未摻雜硅玻璃(USG)、氮化硅、氮氧化硅、氧化硅或其組合。在另一實(shí)施例中，保護(hù)層14由高分子材料所構(gòu)成，例如環(huán)氧化物、聚亞酰胺(polyimide)、苯環(huán)丁烯 (benzocyclobutene，BCB)、聚苯惡唑(polybenzoxazole，ΡΒ0)等等。另外，也可使用其他相對(duì)軟性且通常為有機(jī)的介電材料。在一實(shí)施例中，保護(hù)層14具有雙層結(jié)構(gòu)，包括一介電層及一高分子層。圖1也示出在基底10形成一封膠(encapsulating)層16，以覆蓋保護(hù)層14并填入第一開口 15。封蓋層16由非導(dǎo)電材料所構(gòu)成，避免相鄰的連接線彼此發(fā)生短路。封蓋層16 也保護(hù)基底10免受水氣、離子污染、輻射或不利的操作環(huán)境(如，熱力及機(jī)械力作用、沖擊或震動(dòng)環(huán)境)影響。在一實(shí)施例中，封蓋層16由底膠(underfill)材料所構(gòu)成，其包括酐類固化(anhydride-cured)或胺類固化(amine_cured)環(huán)氧化物材料、環(huán)氧化物高分子、硅酸鹽類(silsesquioxane-based)環(huán)氧樹脂等等。底膠材料呈現(xiàn)高度的毛細(xì)流動(dòng)(capillary flow)，以便于底膠材料在基底的形成結(jié)構(gòu)上的滲透。底膠材料也有助于應(yīng)力吸收，其起因于熱膨脹不匹配，其存在于集成電路基底與封裝基底之間。在一實(shí)施例中，封蓋層16由介電材料所構(gòu)成，其可包括Si02、Si0xNy、Si3N4或介電常數(shù)低于3. 9的介電材料。接著，在封蓋層16上形成一掩模層18。在一些實(shí)施例中，掩模層18可為干膜或光致刻蝕劑層，其歷經(jīng)涂布、烘烤、除渣(descum)等步驟，接著進(jìn)行光刻及/或蝕刻工藝，例如干蝕刻及/或濕蝕刻。利用圖案化的掩模層18與光刻及/或蝕刻工藝，在封蓋層16內(nèi)形成一第二開口 20而露出金屬墊區(qū)12的一部分12a，如圖2所示。在一些實(shí)施例中，第二開口 20的直徑大于或等于第一開口 15的直徑。取決于工藝控制，在至少一實(shí)施例中，第二開口 20可露出一部分的保護(hù)層14，其鄰近于金屬墊區(qū)12的露出部分12a。接著，請(qǐng)參照?qǐng)D3，自封蓋層16上去除掩模層18。在掩模層18為干膜的情形中， 可通過堿性溶液去除掩模層18。若掩模層18由光致刻蝕劑所構(gòu)成，可利用丙酮、η-甲基比咯酮(η-methyl pyrrolidone，NMP)、二甲基亞砜(dimethyl sulfoxide，DMS0)、胺基乙氧基乙酉享(aminoethoxy ethanol)等等。請(qǐng)參照?qǐng)D4，在封蓋層16的第二開口 20內(nèi)進(jìn)行底層凸塊金屬化(UBM)層22的制作。UBM層22通過無電沉積(electroless deposition)或浸漬(immersion)技術(shù)而選擇性形成于封蓋層16的第二開口 20內(nèi)金屬墊區(qū)12的露出部分1 上。在保護(hù)層14露出于第二開口 20的情形中，UBM層22可形成于第二開口 20內(nèi)保護(hù)層14的露出部分上。在一實(shí)施例中，UBM層22包括一擴(kuò)散阻障層，其由鈦(Ti)、氮化鈦(TiN)、氮化鉭(TaN)、鉭(Ta) 等等所構(gòu)成，且其厚度約在500至2000埃(A)的范圍。在一實(shí)施例中，UBM層22包括厚度約在3000至5000埃的范圍的一銅層，然而，其厚度可增加或減少。舉例來說，銅層的厚度約在1至10微米(μπι)的范圍。接著在UBM層22上進(jìn)行凸塊層M的制作，以填入第二開口 20。凸塊層M為具有焊料潤濕性(solder wettability)的導(dǎo)電材料，其可通過適當(dāng)?shù)募夹g(shù)來制作，包括物理氣相沉禾只(physical vapor deposition, PVD)、化學(xué)氣相沉禾只(chemical vapor deposition, CVD)、電化學(xué)沉禾只(electrochemical deposition, ECD)、分子束夕卜延(mplecular beam 印itaxy，MBE)、原子層沉積(atomic layer d印osition，ALD)、電鍍等等。需注意的是在一些實(shí)施例中，例如在基底10的整個(gè)表面沉積一順應(yīng)性(conformal)層的技術(shù)中(例如，PVD 及CVD)，可能需進(jìn)行蝕刻或平坦化工藝(例如，化學(xué)機(jī)械研磨(CMP))，以去除封蓋層16的表面上多余的導(dǎo)電材料。凸塊層M的厚度大于40微米。舉例來說，凸塊層M的厚度約在 40至50微米范圍，或約在40至70微米范圍，然而，其厚度可增加或減少。在一些實(shí)施例中，凸塊層M為焊料層且由Sn、SnAg, Sn-Pb, SnAgCu(Cu的重量百分比小于 0. 3% )、SnAgZn, SnZn, SnBi-In, Sn-In, Sn-Au, SnPb, SnCu, SnZnIn 或 SnAgSb 等等所構(gòu)成。在熱退火期間，焊料體積不會(huì)改變。在一些實(shí)施例中，凸塊層M為金屬層且由任何適當(dāng)?shù)膶?dǎo)電材料所構(gòu)成，包括Cu、Ni、Pt、Al或其組合等等。舉例來說，銅(Cu)層所指的是實(shí)質(zhì)上包括一膜層，其包括純?cè)劂~、含有不可避免雜質(zhì)的銅、及銅合金(其含有少量的元素，例如鉭、銦、錫、鋅、錳、鉻、鈦、鍺、鍶、鉬、鎂、鋁或鋯)。在一些實(shí)施例中，可進(jìn)行電化學(xué)電鍍(electro-chemical plating，ECP)以形成銅層。在一實(shí)施例中，凸塊層M還包括一選擇性上蓋層，其可作為阻障層而防止凸塊層 24內(nèi)的銅擴(kuò)散進(jìn)入接合材料，以增加封裝的可靠度及接合強(qiáng)度。上蓋層可由銅、鎳(Ni)、金 (Au)、銀(Ag)、鈀(Pd)、銦(In)、鎳-鈀-金(NiPdAu)、鎳-金(NiAu)、其他相似材料或合金。上蓋層可為多層結(jié)構(gòu)或單層結(jié)構(gòu)，厚度約在1至5微米的范圍。如圖4A所示，第一上蓋層26a形成于凸塊層M與UBM層22之間。此處，凸塊層M為焊料層，第一上蓋層26a包括銅層、鎳層或其組合。如圖4B所示，第二上蓋層26b形成于凸塊層M的上表面。此處， 在凸塊層M為銅層且厚度約在40至50微米的范圍。第二上蓋層26b包括鎳層、錫層或其組合。如圖4C所示，第三上蓋層26c夾設(shè)于凸塊層M的第一部2 與凸塊層M的第二部 24b之間。此處，第一部2 為厚度約在40至50微米范圍的銅層，而第二部24b厚度約在 5至10微米范圍的焊料層且第三上蓋層26c包括鎳層、金層或其組合。請(qǐng)參照?qǐng)D5，進(jìn)行回蝕刻工藝(例如，干蝕刻工藝)或平坦化工藝(例如，化學(xué)機(jī)械研磨(CMP)工藝)28以去除封蓋層16的上表面上多余的導(dǎo)電材料，直至凸塊層M的上表面大體上與封蓋層16的上表面共平面。為了容許后續(xù)與封裝基底上的預(yù)焊接(pre-solder)層直接接合，通過另一回蝕刻工藝或平坦化工藝30對(duì)封蓋層16的上表面再進(jìn)行蝕刻，直至凸塊層M的頂部24p突出于封蓋層16，如圖6所示。突出于封蓋層16上表面的頂部24p具有厚度T1,且凸塊層M具有厚度T2，其中IVT2的比率約在0至0. 98的范圍。在一實(shí)施例中，進(jìn)行一緩沖工藝以輕微研磨基底10，使封蓋層16的厚度達(dá)到最終目標(biāo)厚度。其利用軟研磨墊進(jìn)行一預(yù)定研磨時(shí)間，以避免高速及低速研磨所造成的缺陷及刮傷。完成的凸塊結(jié)構(gòu)32包括埋入于封蓋層16內(nèi)的UBM層22以及局部埋入于封蓋層 16內(nèi)的凸塊層M。凸塊層M的頂部略為突出于封蓋層16，其可在后續(xù)封裝工藝中直接接合于預(yù)焊接層。取決于凸塊層M的材料，可對(duì)凸塊層M選擇性進(jìn)行一焊料回流(solder reflow)工藝。接著進(jìn)行基底10切割及利用將焊球或銅凸塊設(shè)置于一封裝基底或另一芯片的接合墊上，而將基底10封裝至一封裝基底或另一芯片上。相較于公知凸塊工藝，本發(fā)明是在保護(hù)層14上形成具有第二開口 20的封蓋層16、 在封蓋層16的第二開口 20內(nèi)選擇性形成UBM層22，接著在封蓋層16的第二開口 20內(nèi)凸塊層對(duì)，進(jìn)而形成具有強(qiáng)化凸塊強(qiáng)度及可靠度的堅(jiān)固凸塊結(jié)構(gòu)32。其無需進(jìn)行UBM蝕刻工藝，因此可避免UBM底切問題。同樣地，由于封蓋層16取代公知光致刻蝕劑掩模層，因此在
7形成凸塊之后，無需再進(jìn)行去除封蓋層16的步驟。此降低凸塊架橋問題而可實(shí)施于微間距凸塊及結(jié)構(gòu)或高凸塊密度的設(shè)計(jì)。另外，凸塊層M的頂部24p突出于封蓋層16，其可直接與封裝基底的預(yù)焊接層直接連接。圖7至圖9示出根據(jù)一實(shí)施例的凸塊結(jié)構(gòu)的制造方法中各個(gè)階段的剖面示意圖， 同時(shí)此處省略說明相同或相似于圖1至圖6中說明解釋部分。請(qǐng)參照?qǐng)D7，在形成具有第二開口 20的封蓋層16之后，在封蓋層16的第二開口 20 內(nèi)形成UBM層22a，以與金屬墊區(qū)12接觸。UBM層2 可通過適當(dāng)?shù)募夹g(shù)來制作，包括物理氣相沉積(PVD)、化學(xué)氣相沉積(CVD)、電化學(xué)沉積(ECD)、原子層沉積(ALD)、電鍍等等， 例如在基底10的整個(gè)表面沉積一順應(yīng)性層。UBM層2 順著第二開口 20的底部及側(cè)壁且延伸至封蓋層16的上表面。在UBM層2 上形成凸塊層24，以填入第二開口 20。凸塊層M為具有焊料潤濕性的導(dǎo)電材料，其可通過適當(dāng)?shù)募夹g(shù)來制作，包括PVD、CVD、E⑶、MBE、ALD、電鍍等等。在一些實(shí)施例中，凸塊層M為焊料層，且由Sn、SnAg, Sn-Pb, SnAgCu(Cu的重量百分比小于 0. 3% ), SnAgZn, SnZn, SnBi-In, Sn-In, Sn-Au, SnPb, SnCu, SnZnIn 或 SnAgSb 等等所構(gòu)成。 在一些實(shí)施例中，凸塊層M為金屬層且由任何適當(dāng)?shù)膶?dǎo)電材料所構(gòu)成，包括Cu、Ni、Pt、Al 或其組合等等。在一實(shí)施例中，凸塊層M還包括一選擇性上蓋層，其可作為阻障層而防止凸塊層M內(nèi)的銅擴(kuò)散進(jìn)入接合材料，以增加封裝的可靠度及接合強(qiáng)度。請(qǐng)參照?qǐng)D8，進(jìn)行回蝕刻工藝(例如，干蝕刻工藝)或平坦化工藝(例如，化學(xué)機(jī)械研磨(CMP)工藝)28以去除封蓋層16的上表面上多余的導(dǎo)電材料，直至凸塊層M與UBM 層22a的上表面大體上與封蓋層16的上表面共平面。為了容許后續(xù)與封裝基底上的預(yù)焊接層直接接合，通過另一回蝕刻工藝或平坦化工藝30對(duì)封蓋層16的上表面再進(jìn)行蝕刻，直至凸塊層M與UBM層22a的上表面突出于封蓋層16，如圖9所示。在一實(shí)施例中，進(jìn)行一緩沖工藝以輕微研磨基底10，使封蓋層16的厚度達(dá)到最終目標(biāo)厚度。其利用軟研磨墊進(jìn)行一預(yù)定研磨時(shí)間，以避免高速及低速研磨所造成的缺陷及刮傷。完成的凸塊結(jié)構(gòu)3 包括局部埋入于封蓋層16內(nèi)，且具有頂部24p突出于封蓋層16的凸塊層M ；以及局部埋入于封蓋層16內(nèi)，順著凸塊層24底部及側(cè)壁，且具有頂部 22p突出于封蓋層16的UBM層22a。凸塊結(jié)構(gòu)32a的頂部24p及22p略為突出于封蓋層 16，其可在后續(xù)封裝工藝中直接接合于預(yù)焊接層。在以上的詳細(xì)說明中，本發(fā)明已以特定實(shí)施例揭示如上。然而，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作不同的更動(dòng)、建造、制作、替代，如提出的保護(hù)范圍所述。因此，本說明書及附圖供作舉例說明之用而并非用以限定本發(fā)明?？梢岳斫獾氖潜景l(fā)明能夠使用于不同的其他組合與環(huán)境，且能夠在本發(fā)明的概念范圍內(nèi)，作替代及更動(dòng)。
權(quán)利要求
1.一種半導(dǎo)體裝置的制造方法，包括在具有一金屬墊區(qū)的一半導(dǎo)體基底上方形成一封蓋層，其中該封蓋層具有一開口露出一部分的該金屬墊區(qū)；在該露出的金屬墊區(qū)部分上方的該封蓋層的該開口內(nèi)形成一凸塊下金屬層； 在該凸塊下金屬層上方形成一凸塊層，以填入該封蓋層的該開口且延伸至該封蓋層的上表面；以及自該封蓋層的該上表面去除該凸塊層。
2.如權(quán)利要求1所述的半導(dǎo)體裝置的制造方法，還包括去除該封蓋層的該上表面，直至該凸塊層的一頂部突出于該封蓋層。
3.如權(quán)利要求1所述的半導(dǎo)體裝置的制造方法，其中該封蓋層由底膠材料或是介電材料所構(gòu)成。
4.如權(quán)利要求1所述的半導(dǎo)體裝置的制造方法，其中該凸塊層包括一焊料層。
5.如權(quán)利要求1所述的半導(dǎo)體裝置的制造方法，其中該凸塊層包括一銅層，該銅層的厚度大于40微米。
6.如權(quán)利要求1所述的半導(dǎo)體裝置的制造方法，其中該底層凸塊金屬化層包括一鈦層、一銅層或其組合。
7.如權(quán)利要求1所述的半導(dǎo)體裝置的制造方法，其中該凸塊下金屬層順著該封蓋層的該開口的底部及側(cè)壁且延伸至該封蓋層的上表面，且形成該凸塊層之后，還包括自該封蓋層的該上表面去除該凸塊下金屬層。
8.一種半導(dǎo)體裝置，包括 一半導(dǎo)體基底，包括一金屬墊區(qū)；一封蓋層，位于該半導(dǎo)體基底上方，且未覆蓋該金屬墊區(qū)的一第一部分； 一凸塊層，局部形成于該封蓋層內(nèi)且電性連接至該金屬墊區(qū)的該第一部分，其中該凸塊層的一頂部突出于該封蓋層的上表面；以及一凸塊下金屬層，形成于該封蓋層內(nèi)且電性連接至該金屬墊區(qū)的該第一部分，其中該凸塊下金屬層形成于該凸塊層與該金屬墊區(qū)的該第一部分之間。
9.如權(quán)利要求8所述的半導(dǎo)體裝置，其中該凸塊下金屬層形成于該凸塊層與該封蓋層之間，且該凸塊下金屬層包括一頂部突出于該封蓋層。
10.如權(quán)利要求8所述的半導(dǎo)體裝置，其中該封蓋層由底膠材料或是介電材料所構(gòu)成， 其中該凸塊層包括一焊料層或厚度大于40微米的一銅層。
全文摘要
本發(fā)明揭示一種半導(dǎo)體裝置及其制造方法。該制造方法包括在一封蓋(encapsulating)層上方形成一凸塊下金屬(under-bump metallurgy，UBM)層，接著在封蓋層的開口內(nèi)的凸塊下金屬層上形成一凸塊(bump)層。在從封蓋層的上表面去除多余的凸塊層材料之后，去除封蓋層直至凸塊層的一頂部突出于封蓋層的上表面。本發(fā)明可避免UBM底切問題。
文檔編號(hào)H01L23/485GK102244019SQ20101026685
公開日2011年11月16日 申請(qǐng)日期2010年8月24日 優(yōu)先權(quán)日2010年5月12日
發(fā)明者何明哲, 劉重希, 徐君蕾, 鄭明達(dá) 申請(qǐng)人:臺(tái)灣積體電路制造股份有限公司