專利名稱：一種半導體及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明是有關(guān)于一種半導體，且特別是有關(guān)于功率金屬-氧化層-半導體晶體管、 其制造方法及使用方法。
背景技術(shù)：
側(cè)向式雙重擴散的金屬-氧化層-半導體(LDMOS)場效晶體管(MOSFET)是一種被制造成具有共面的漏極與源極區(qū)的M0SFET。具有P通道的LDMOS裝置可被稱為LDPMOS 裝置。這些裝置通常被使用于高電壓應用，且當設(shè)計這種LDPMOS裝置時，很重要的是讓此裝置具有很高的崩潰電壓(BVD)，同時在操作期間也顯現(xiàn)出低特定導通電阻(R。nsp)。通過設(shè)計具有低R。nsp與高BVD的LDPMO S裝置，可在高電壓應用中達到低功率損失。此外，當晶體管在飽和狀態(tài)時，低R。nsp可促進高漏極電流(Idsat)。當設(shè)計這種LDPMOS裝置時會遇到的一個問題是，傾向于將BVD最大化的那些方法也傾向于對R。nspA有負面影響，反之亦然。換言之，一種折衷方案(例如，逆關(guān)系)是典型地呈現(xiàn)在BVD與R。nsp的最佳化之間。因此，在現(xiàn)有技術(shù)中存在有可提供在大BVD與小R。nsp之間的有效折衷的側(cè)向式功率MOSFET配置的需求。
發(fā)明內(nèi)容
本發(fā)明通過提供一種半導體結(jié)構(gòu)來滿足此需求，此半導體結(jié)構(gòu)在崩潰電壓(BVD) 與特定導通電阻(R。nsp)之間顯現(xiàn)出有效的折衷。于此依據(jù)一實施例所揭露的本發(fā)明包含一第一導電型的一襯底，而一外延層形成于襯底上方。一第二導電型的一第一阱區(qū)可能形成于外延層中，第二導電型的一第二阱區(qū)是類似地形成于外延層中，并與第一阱區(qū)隔開。第一導電型的一第三阱區(qū)可能形成于第一阱區(qū)與第二阱區(qū)之間。第一導電型的一場區(qū)可能形成于第三阱區(qū)的一表面，并與第一和第二阱區(qū)隔開，場區(qū)具有形成于其一表面上并延伸進入場區(qū)的一第一導電型態(tài)的漏極區(qū)。本發(fā)明的另一實施例更包含第二導電型的一埋入?yún)^(qū)，其形成于外延層中并延伸進入襯底。依據(jù)本實施例，第一阱區(qū)從外延層的一表面延伸至埋入?yún)^(qū)的一上部范圍(例如表面)，第一阱區(qū)覆蓋于埋入?yún)^(qū)的一部分上并側(cè)向延伸超過埋入?yún)^(qū)(例如通過埋入?yún)^(qū)的右范圍)。本實施例的第二阱區(qū)也從外延層的表面延伸至埋入?yún)^(qū)上部范圍，覆蓋埋入?yún)^(qū)的一部分，并側(cè)向延伸超過埋入?yún)^(qū)(例如通過埋入?yún)^(qū)的左范圍)。場區(qū)與埋入?yún)^(qū)隔開。雖然為了利用功能說明在表述上的流暢性而已經(jīng)或即將說明本發(fā)明的設(shè)備與方法，但是可以很清楚理解到以下的權(quán)利要求，除非特別表示，否則不應被解釋成受限于「手段」或「步驟」限定的組成，但將取決于由以下權(quán)利要求在等同定義的意思與等效設(shè)計的完整范疇。在此說明或參考的任何特征或其組合包含在本發(fā)明的范疇之內(nèi)，只要從上下文、 說明書及熟習本項技術(shù)的人可清楚理解包含在任何這種組合的這些特征并不會有不一致的現(xiàn)象即可。此外，所說明或參考的任何特征或其組合，可能特別排除在本發(fā)明的任何實施例以外。為了總結(jié)本發(fā)明的目的，以下將說明并提及本發(fā)明的某些實施例、優(yōu)點與嶄新的特征。當然，我們應理解到在本發(fā)明的任何特定實施例，并不需要將所有這些實施例、優(yōu)點或特征予以具體化。本發(fā)明的額外優(yōu)點及實施例將從以下的詳細說明及權(quán)利要求而得以更顯清楚。 為讓本發(fā)明的上述內(nèi)容能更明顯易懂，下文特舉一較佳實施例，并結(jié)合附圖，作詳細說明如下
圖1是現(xiàn)有技術(shù)的側(cè)向式雙重擴散的P通道金屬-氧化層-半導體(LDPMOS)結(jié)構(gòu)的第一示例剖面圖；圖2是現(xiàn)有技術(shù)的LDPMOS結(jié)構(gòu)的第二示例剖面圖；圖3是依據(jù)本發(fā)明所制造的LDPMOS結(jié)構(gòu)剖面圖；圖4是顯示依據(jù)本發(fā)明的LDPMOS結(jié)構(gòu)的制造方法的實施例流程圖；圖5A是顯示在注入N型隱埋層于P型襯底之后，在早期階段用以制造一批半導體結(jié)構(gòu)的剖面圖5B是顯示沉積P型外延層在圖5A的結(jié)構(gòu)上方的結(jié)果的剖面圖； 圖5C是描繪在圖5B的結(jié)構(gòu)中形成N與P阱的效應的剖面圖； 圖5D是顯示在圖5C的結(jié)構(gòu)的一部分形成P場域的結(jié)果的剖面圖； 圖5E是具有氮化硅層圖案表面的第5D圖的結(jié)構(gòu)剖面圖； 圖5F是在形成場氧化層(FOX)區(qū)于其表面上以后5D的結(jié)構(gòu)剖面圖； 圖5G是顯示在圖5F的結(jié)構(gòu)上形成高電壓柵極結(jié)構(gòu)的結(jié)果剖面圖； 圖5H是證明在圖5G的結(jié)構(gòu)上執(zhí)行P與N型注入的結(jié)果的剖面圖；以及圖51是顯示被應用至圖5H的結(jié)構(gòu)的金屬層、通道及保護層的剖面圖。主要組件符號說明
100 =P型襯底 105 =N型隱埋層(NBL) 110 :P型外延層 115 :N 型阱(N-well) 120 :N 型阱(N-well) 125 第一 P阱 140 漏極(Drain)
145場氧化層(FOX)
146場氧化層(FOX)
147場氧化層(FOX) 155 =P 型阱(P-well)
160:N+/N-區(qū)
161:P+/P"區(qū)
162源極
165 中間介電層(ILD)
6
205N型隱埋層(NBL)
215第一 N阱
220第二 N阱
225第一 P阱
230P場域
240漏極
246場氧化層(FOX)
245場氧化層(FOX)
247場氧化層(FOX)
255P 型阱(P-well)
260N+/N-區(qū)
261P+/P-區(qū)
262源極
265中間介電層(ILD)
305N型隱埋層(NBL)
315第一 N阱
320第一 N阱
325第一 P阱
330氮化硅
335P場域
340漏極/漏極區(qū)
345第一 FOX區(qū)
346第二 FOX區(qū)
347第三FOX區(qū)
350柵極電極
351薄區(qū)域
355第二 P阱
360N+/N-區(qū)
361P+/P-區(qū)
362源極/源極區(qū)
365層間介電層
370、380 通道
375第一金屬層
385第二金屬層
390保護層
400-455 步驟
具體實施例方式
現(xiàn)在，本發(fā)明的實施例將被說明并顯示在附圖中，其實例應被解釋成配合某些實施例調(diào)整，而在關(guān)于每個實例的其它實施例中并非是如此。在某些實施例中，在附圖中與說明書中所使用的類似或相同的附圖標記表示相同、類似或相似的組件及/或組件，而依據(jù)其它實施例的相同的用法應不是如此。依據(jù)某些實施例，方向用語(例如，上、下、左、右、上升、下降、在上方、在上面、在下方、在下面、在后面與在前面)的使用應按照字面解釋，而于其它實施例的相同用法應不是如此。本發(fā)明可能配合傳統(tǒng)上所使用的各種集成電路制造及其它技術(shù)來實現(xiàn)，而為了需要提供對本發(fā)明的理解，于此只有包含通常被實現(xiàn)的如此多的工藝步驟。本發(fā)明一般具有在半導體裝置與工藝領(lǐng)域的適用性。然而，為了說明的目的，下述說明是關(guān)于側(cè)向式雙重擴散場效應管(MOSFET)及其相關(guān)的使用方法及制造方法。尤其，請參見附圖，圖1與2是現(xiàn)有技術(shù)的側(cè)向式雙重擴散P通道金屬-氧化層-半導體(LDPMOS)場效晶體管的剖面圖。在圖1獲得一種相當良好的崩潰電壓(BVD)， 所犧牲的是無法接受的大型特定導通電阻(R。nsp)。另一方面，當如圖2那樣改良R。ns時，傾向于犧牲較小的BVD。依據(jù)本發(fā)明實施例的圖3的裝置包含P型襯底100，在其中形成N型隱埋層 (NBL) 3050 P型外延層110覆蓋在襯底100與NBL 305上面，外延層110具有形成于其中的第一與第二 N阱315與320。第一 P阱325配置于第一與第二 N阱315與320之間，而第二 P阱355配置成鄰近第二 N阱320并背對第一 P阱325。第一、第二與第三場氧化層(FOX) 區(qū)345、346與347覆蓋在兩個N阱315與320與兩個P阱325與355上面，第一與第二 FOX 區(qū)345與346互相分離，而第一與第三FOX區(qū)345與347也是如此。P場域335形成于第一 P阱325中，P場域3；35與第一 N阱315、NBL 305及第二 N阱320隔開。P+/P-漏極區(qū)；340 形成于在第一與第二 FOX區(qū)345與346之間的P場域335的表面中。包含鄰接P+/P-區(qū) 361的N+/N-區(qū)360的源極區(qū)362形成于第二 N阱320中。高電壓柵極端子365覆蓋在第一 FO X區(qū)345的一部分與第二 N阱320的一部分上面。層間介電層365覆蓋在除了漏極與源極區(qū)以外所產(chǎn)生的結(jié)構(gòu)的所有部分上面。剛剛說明的典型實施例的結(jié)構(gòu)顯現(xiàn)出特定導通電阻(R。nsp)范圍是從大約50到 150 Ω-mm2，譬如95 Ω-mm2，而維持崩潰電壓(BVD)大約是25到45V，譬如35V。如此，本發(fā)明可能注意到提供在BVD與R。nsp之間的有效的折衷方案。圖3實施例的特征可與圖1的現(xiàn)有技術(shù)的LDPMOS裝置對比。那個顯示現(xiàn)有技術(shù)的裝置雖然包含類似和/或相似于在以上圖3所提及的LDPMOS結(jié)構(gòu)中的特征，但并不包含 P場域。如上所述，雖然所知道的圖1的現(xiàn)有技術(shù)裝置顯現(xiàn)出相當良好的崩潰電壓(BVD)性能，但其顯現(xiàn)出無法接受的巨大的特定導通電阻值，R。nsp。舉例而言，具有大約35V的BVD的這種典型的裝置顯現(xiàn)出大約160m Ω-mm2的Ronsp。關(guān)于改善圖1的現(xiàn)有技術(shù)的裝置R。nsp特性的嘗試，圖2的結(jié)構(gòu)形成類似于圖1的結(jié)構(gòu)，而具有大部分對應的組件，除了以下特征以外P場域230形成于第一 P阱225中，第一 P阱225對應于圖1的第一 P阱125，而P場域230從第一 N阱215延伸至第二 N阱220。 在某種程度上，添加P場域230至圖1的結(jié)構(gòu)改善了裝置的R。nsp，可在犧牲較小的B VD的情況下獲得改良。也即，雖然R。ns可能相對于圖1的現(xiàn)有技術(shù)裝置而獲得從大約160至大約80m Ω -mm2的改善，但是BVD可從大約35V減少至大約27V。返回圖3，我們可注意到，包圍漏極區(qū)340并與NBL 305、第一 N阱315及第二 N阱 320隔開的P場域335，至少由于這種結(jié)構(gòu)而能使本發(fā)明區(qū)別于上述圖1與2所提及的現(xiàn)有技術(shù)的例子的任一者。熟習本項技術(shù)的人將理解到，N與P型材料、注入、沉積等等各種參照可分別被P與 N型參照所置換。也即，N與P型參照可能被替換遍及此揭露內(nèi)容，其接著可說明LDNM0S， 而非LDPMOS結(jié)構(gòu)。舉例而言，關(guān)于至少此種理由的LDPMOS結(jié)構(gòu)的說明并非意意欲限制本發(fā)明的范圍。圖4是總結(jié)包含可能被執(zhí)行以制造例如顯示于圖3以及圖5A-5H的LDPMOS結(jié)構(gòu)的制造步驟的方法的實施例流程圖。除了依據(jù)本發(fā)明所制造的LDPMOS結(jié)構(gòu)以外，前述的
了現(xiàn)有的NMOS晶體管、NPN雙載子結(jié)晶體管(BJT)以及兩種現(xiàn)有技術(shù)的LDPMOS晶體管，后者已經(jīng)在圖1與2中被提及。所有的前述結(jié)構(gòu)可能利用已知的biCM0S_DM0S(B⑶) 工藝來制造。因此，圖5A-5I顯示出本發(fā)明可輕易地在已知B⑶方法的范圍內(nèi)被實現(xiàn)。請參考圖3、4與5A-5I，所顯示的方法包含在步驟400提供P型襯底100，然后在步驟405形成NBL 305(圖3與5A)于其中。舉例而言，可能使用掩模而于襯底100上形成被刻以圖案的光刻膠層，此光刻膠層暴露出待注入的區(qū)域。然后可將N型摻質(zhì)(例如，砷或磷)的原子注入到襯底100的露出部分，其中注入濃度大約是IO13至IO15原子/cm2，譬如 5X IOw原子/cm2。然后，可將光刻膠移除，并可執(zhí)行注入程序以將N型原子注入至大約2至 4微米期望深度，譬如3微米。注入程序可包含施加高溫(例如，從大約1100至大約1300， 譬如攝氏1200度)持續(xù)一段延伸時間(例如，大約2至大約10小時，譬如6小時)。接著， 在步驟410可將P型外延層110(圖3與5B)沉積于圖5A的結(jié)構(gòu)上。依據(jù)典型實施例，外延層110具有厚度范圍是從3. 5到大約5. 5微米，譬如4. 5微米。在步驟415可能使用譬如光刻方法(類似于那些已經(jīng)說明及/或熟知的方法)， 來將第一與第二 N阱315與320 (圖3與5C)形成于外延層110中，以利用N型材料的原子注入N阱315與320，其中注入濃度大約IO12至1013，譬如9 X IO12原子/cm2。依據(jù)一個實施例，第一 N阱315具有的寬度大約是從1. 5到大約3. 5，譬如2. 5微米，并局部地延伸遍及(例如，接觸)NBL 305的一第一部分(例如，端緣)。第二 N阱320可具有的寬度大約從 4至大約6微米，譬如5微米，并局部地延伸遍及(例如，接觸)NBL305的另一部分(例如， 對向部分或端部)。于步驟420，第一與第二 P阱325與355因此可形成于外延層110中， 第一 P阱325形成于第一與第二 N阱315與320之間，第二 P阱355形成鄰近于背對第一 P阱325的第二 N阱320。第一與第二 P阱325與355的形成可包含對著對應于它們的印跡(例如，在N阱315與320間的空間與鄰近第二 N阱320的空間)的區(qū)域進行圖案化/ 注入，所采用的是P型材料(例如，硼)的原子，濃度大約從IO12到1013，譬如8 X IO12原子 /cm2。在步驟425可執(zhí)行適當?shù)淖⑷氤绦蛞宰⑷隢與P阱315、320、325及355到達大約與 NBL 305的上部范圍相同的深度，其大約是從2到4微米，譬如3微米。在步驟430，P場域335(圖3與5D)可形成于P阱325中，所采取的是通過對P 阱325的表面的一部分刻以圖案并注入P型材料的原子，注入濃度大約從IO12到1013，譬如 IXlO13原子/cm2。在所顯示的實施例中，一旦形成后，P場域335的對向側(cè)(例如，第一與第二范圍)就可能分別與第二 N阱320與第一 N阱315分離(亦即，通過P阱325的對應的部分)大約0. 3至1. 2微米，譬如0. 7微米。然后注入程序可注入P場域335至一個深度，大約從0. 2至0. 6微米，譬如0. 4微米，其對應于P場域335與NBL 305的分離距離，其距離大約從3. 4到3. 6，譬如3. 2微米。
接著，在步驟435可將場氧化層(FOX)區(qū)345、346與347 (圖3與5F)形成于圖5D 的結(jié)構(gòu)上。使用LOCOS工藝，先將氮化硅成長遍及圖5D的結(jié)構(gòu)(例如，于其表面上)然后將氮化硅刻以圖案并蝕刻以暴露347區(qū)345區(qū)346區(qū)(圖3與5E)。接著進爐管長出FOX 347區(qū)345區(qū)346區(qū)后再將氮化硅去除(圖3與5E)。第一 FOX區(qū)345的一部分可包含一薄區(qū)域351 (圖3)，其覆蓋于第二 N阱320的一部分上。在步驟440可形成柵極電極350 (圖3與5G)以使FOX 345的一部分(包含薄區(qū)域351)覆蓋在源極362的一部分、第二 N阱320的一部分以及第一 P阱325的一部分上面。 可能包含譬如多晶硅材料的柵極電極350可通過以下方式而形成沉積多晶硅遍及圖5F的結(jié)構(gòu)，然后執(zhí)行圖案化及蝕刻以形成柵極電極350，如剛剛所說明的。在步驟445，N+/N-區(qū)360可能通過以下方式而形成注入N型原子至在第一與第三FOX區(qū)345與347之間的空間的一部分的表面(例如，并與第三FOX區(qū)347接觸)。N+/ N-區(qū)360的第一部分可能被輕微摻入雜質(zhì)(N-)，而第二部分被摻入雜質(zhì)到較高濃度的N型原子(N+)。舉例而言，(N-)部分可能被摻入雜質(zhì)至一個濃度，其大約從IO13到IOw原子/ cm2，譬如3 X IO13原子/cm2，而(N+)部分可能被摻入雜質(zhì)至一個濃度，其大約是從IO15到 IO16原子/cm2，譬如3X IO15原子/cm2于步驟450，PLDD 340可能通過以下方式而形成注入P型材料的原子在第一與第二 FOX區(qū)345與346之間(例如，并同時接觸)，如圖3與5H 所示。同時，可將P型材料原子注入至源極362的P+/P-區(qū)361。漏極340與P+/P-區(qū)361 的部分可能輕微被摻入雜質(zhì)(P-)，而漏極340與P+/P-區(qū)361的其它部分可能被注入較高濃度(P+)的P型材料的原子。關(guān)于一個例子，(P-)區(qū)可能被摻入雜質(zhì)至一個濃度，其大約是從IO12到IO13原子/cm2，譬如7 X IO12原子/cm2，而(P+)區(qū)可能被摻入雜質(zhì)至一個濃度， 其大約是從IO15到IO16原子/cm2，譬如3X IO15原子/cm2。在步驟455，對形成于先前步驟中的結(jié)構(gòu)的應用所依存的連接可通過現(xiàn)有方法來形成。舉例而言，數(shù)個通道370與380(第51圖)可提供在組件之間的連接，這些組件例如是漏極D (亦即，在圖5H的340以及第一與第二金屬層375與385。保護層390可能被涂敷以覆蓋在所產(chǎn)生的結(jié)構(gòu)上面。綜上所述，雖然本發(fā)明已以一較佳實施例揭露如上，然其并非用以限定本發(fā)明。本發(fā)明所屬技術(shù)領(lǐng)域中具有通常知識者，在不脫離本發(fā)明的精神和范圍內(nèi)，當可作各種改變與潤飾。因此，本發(fā)明的保護范圍應當以所附權(quán)利要求界定的范圍為準。
權(quán)利要求
1.一種半導體結(jié)構(gòu)，包含 一第一導電型的一襯底； 一外延層，形成于該襯底上方；一第二導電型的一第一阱區(qū)，形成于該外延層中； 該第二導電型的一第二阱區(qū)，形成于該外延層中并與該第一阱區(qū)隔開； 該第一導電型的一第三阱區(qū)，形成于該第一阱區(qū)與該第二阱區(qū)之間； 該第一導電型的一場區(qū)，形成于該第三阱區(qū)的一表面中，并與該第一阱區(qū)及該第二阱區(qū)隔開；以及該第一導電型的一漏極區(qū)，形成于該場區(qū)的一表面中并延伸進入該場區(qū)。
2.如權(quán)利要求1所述的半導體結(jié)構(gòu)，其中該第一導電型是P型；且該第二導電型是N型。
3.如權(quán)利要求1所述的半導體結(jié)構(gòu)，其中該第一導電型是N型；且該第二導電型是P型。
4.如權(quán)利要求1所述的半導體結(jié)構(gòu)，還包含該第二導電型的一埋入?yún)^(qū)，形成于該外延層中并延伸進入該襯底，其中該第一阱區(qū)從該外延層的一表面延伸至該埋入?yún)^(qū)的一上部范圍，該第一阱區(qū)覆蓋于該埋入?yún)^(qū)的一部分上并側(cè)向延伸超過該埋入?yún)^(qū)；該第二阱區(qū)從該外延層的該表面延伸至該埋入?yún)^(qū)的該上部范圍，該第二阱區(qū)覆蓋于該埋入?yún)^(qū)的一部分上并超過該埋入?yún)^(qū)；且該場區(qū)與該埋入?yún)^(qū)隔開。
5.如權(quán)利要求4所述的半導體結(jié)構(gòu)，還包含一第一絕緣區(qū)，覆蓋于該第二阱區(qū)的一部分、該第三阱區(qū)的一部分、以及該場區(qū)的一部分上；以及一柵極電極，形成于在該第二阱區(qū)的該部分上方的該第一絕緣區(qū)上，并延伸遍及該第三阱區(qū)的一部分。
6.如權(quán)利要求5所述的半導體結(jié)構(gòu)，還包含一源極區(qū)，形成于該第二阱區(qū)的一表面中并延伸進入該第二阱區(qū)。
7.如權(quán)利要求6所述的半導體結(jié)構(gòu)，其中該源極區(qū)包含 該第二導電型的一第一部分；以及該第一導電型的一第二部分，該第二部分鄰接該第一部分。
8.如權(quán)利要求5所述的半導體結(jié)構(gòu)，還包含一第二絕緣區(qū)，覆蓋于并延伸進入該第一阱區(qū)，該第三阱區(qū)的一部分與該場區(qū)的一部分，該第二絕緣區(qū)延伸至該漏極區(qū)；該第一導電型的一第四阱區(qū)，其與背對該第三阱區(qū)的該第二阱區(qū)鄰接；以及一第三絕緣區(qū)，覆蓋于并延伸進入該第四阱區(qū)與該第二阱區(qū)的一部分，該第三絕緣區(qū)亦延伸至該源極區(qū)。
9.如權(quán)利要求8所述的半導體結(jié)構(gòu)，其中該些絕緣區(qū)包含場氧化層。
10.一種方法，包含以下步驟形成一隱埋層于一第一導電型的一襯底； 沉積該第一導電型的一外延層于該襯底及該隱埋層之上； 形成一第二導電型的第一與第二阱于該外延層中； 形成該第一導電型的一第三阱在該第一與第二阱之間；形成該第一導電型的一場區(qū)于該第三阱中，該場區(qū)與該第一與第二阱及該隱埋層隔開；以及形成該第一導電型的一漏極區(qū)于該場區(qū)中。
11.如權(quán)利要求10所述的方法，其中 該第一導電型是P型；該第二導電型是N型；且該場區(qū)的形成是在注入該第一、第二及第三阱之后。
12.如權(quán)利要求10所述的方法，其中 該第一導電型是N型；該第二導電型是P型；且該場區(qū)的形成是在注入該第一、第二及第三阱之后。
13.如權(quán)利要求10所述的方法，其中該隱埋層是由具有第二導電型的材料所形成；形成該第一及該第二阱包括摻雜第二導電型的原子于該外延層的一表面；以及形成該第三阱包括摻雜第一導電型的原子于該外延層的該表面。
14.如權(quán)利要求13所述的方法，其中形成該第一、該第二及該第三阱還包括趨入該些阱至與該隱埋層之一上范圍同樣的深度。
15.如權(quán)利要求10所述的方法，還包括形成一第一絕緣層覆蓋于部分該第二阱、部分該第三阱及部分該場區(qū)；以及形成一第二絕緣層覆蓋于部分該第一阱、部分該第三阱及部分該場區(qū)、該第一絕緣層與該第二絕緣層分離； 沉積一氧化層；以及圖案化及蝕刻該氧化層。
16.如權(quán)利要求15所述的方法，其中形成該第一及該第二絕緣層包括 沉積一氧化層；及圖案化及蝕刻該氧化層。
17.如權(quán)利要求15所述的方法，其中形成該第一及該第二絕緣層包括部分氧化的硅。
18.如權(quán)利要求10所述的方法，還包括形成具有第一導電型的一輕摻雜漏極區(qū)于該場區(qū)的第一及第二絕緣層之間的空間；及形成一源極區(qū)于該第二阱的一表面。
19.如權(quán)利要求15所述的方法，其中形成該源極區(qū)包括 形成具有該第二導電型的一第一區(qū)；以及形成具有該第一導電型的一第二區(qū)。
20.一種半導體結(jié)構(gòu)，依據(jù)如權(quán)利要求10的該方法所制造出。
21. 一種半導體結(jié)構(gòu)，包含一第一導電型的一襯底；一外延層，形成于該襯底上方；一第二導電型的一第一阱區(qū)，形成于該外延層中該第二導電型的一第二阱區(qū)，形成于該外延層中并與該第一阱區(qū)隔開；以及該第一導電型的一第三阱區(qū)，形成于該第一阱區(qū)與該第二阱區(qū)之間。
全文摘要
一種具有提高崩潰電壓及特定導通電阻的側(cè)向式雙重擴散的金屬-氧化層-半導體。設(shè)置于結(jié)構(gòu)內(nèi)并環(huán)繞輕摻雜區(qū)的P場域提高崩潰電壓并維持在特定的低導通電阻。
文檔編號H01L21/336GK102315263SQ201010222449
公開日2012年1月11日 申請日期2010年7月5日 優(yōu)先權(quán)日2010年7月5日
發(fā)明者連士進, 鍾淼鈞, 黃胤富 申請人:旺宏電子股份有限公司