專利名稱：一種半導(dǎo)體器件及其形成方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體技術(shù)領(lǐng)域，具體來說，涉及一種半導(dǎo)體器件及其形成方法。
背景技術(shù)：
隨著MOSFET (金屬氧化物場效應(yīng)晶體管)溝道長度不斷縮短，一系列在MOSFET長溝道模型中可以忽略的效應(yīng)變得愈發(fā)顯著，甚至成為影響性能的主導(dǎo)因素，這種現(xiàn)象統(tǒng)稱為短溝道效應(yīng)。短溝道效應(yīng)易于惡化器件的電學(xué)性能，如造成柵極閾值電壓下降、功耗增加以及信噪比下降等問題。為了控制短溝道效應(yīng)，人們不得不向溝道中摻雜更多的磷、硼等雜質(zhì)元素，但此舉易導(dǎo)致器件溝道中載流子遷移率下降；而且用來向溝道中摻雜雜質(zhì)的分布也存在很難控制陡度的問題，容易造成嚴(yán)重的短溝道效應(yīng)；其次，傳統(tǒng)的SiGe PMOS應(yīng)變硅技術(shù)也開始面臨瓶頸，很難再為溝道提供更強(qiáng)的應(yīng)變；再者，柵極氧化物介質(zhì)的厚度方面也將出現(xiàn)發(fā)展瓶頸問題，柵極氧化物厚度減薄的速度已經(jīng)很難再跟上柵極寬度縮小的步伐，柵介質(zhì)漏電越來越大；關(guān)鍵尺寸不斷縮小，易于導(dǎo)致源漏區(qū)電阻的不斷增大和器件的功耗越來越大。目前，業(yè)界的主導(dǎo)思路是改進(jìn)傳統(tǒng)的平面型器件技術(shù)，想辦法減小溝道區(qū)的厚度， 消除溝道中耗盡層底部的中性層，讓溝道中的耗盡層能夠填滿整個(gè)溝道區(qū)一這便是所謂的全耗盡型(Fully Depleted :FD)器件，而傳統(tǒng)的平面型器件則屬于部分耗盡型(Partialiy Depleted :PD)器件。不過，要制造出全耗盡型器件，要求溝道處的硅層厚度極薄。傳統(tǒng)的制造工藝， 特別是傳統(tǒng)基于體硅的制造工藝很難造出符合要求的結(jié)構(gòu)或造價(jià)昂貴，即便對新興的 SOI (絕緣體上硅)工藝而言，溝道硅層的厚度也很難控制在較薄的水平。圍繞如何實(shí)現(xiàn)全耗盡型器件的整體構(gòu)思，研發(fā)的重心轉(zhuǎn)向立體型器件結(jié)構(gòu)，即，轉(zhuǎn)向全耗盡型雙柵或三柵技術(shù)。立體型器件結(jié)構(gòu)(有的材料中也稱為垂直型器件)指的是器件的源漏區(qū)和柵極的橫截面并不位于同一平面內(nèi)的技術(shù)，實(shí)質(zhì)屬Fir^et (鰭式場效應(yīng)晶體管)結(jié)構(gòu)。轉(zhuǎn)向立體型器件結(jié)構(gòu)之后，由于溝道區(qū)不再包含在體硅或SOI中，而是從這些結(jié)構(gòu)中獨(dú)立出來，因此，采取蝕刻等方式可能制作出厚度極薄的全耗盡型溝道。當(dāng)前，已提出的立體型半導(dǎo)體器件如圖1所示，所述半導(dǎo)體器件包括，半導(dǎo)體基體 20，所述半導(dǎo)體基體20位于絕緣層10上；源漏區(qū)30，所述源漏區(qū)30接于所述半導(dǎo)體基體 20中相對的第一側(cè)面22 ；柵極40，所述柵極40位于所述半導(dǎo)體基體20中與所述第一側(cè)面 22相鄰的第二側(cè)面M上(圖中未示出所述柵極40及所述半導(dǎo)體基體20間夾有的柵介質(zhì)層和功函數(shù)金屬層)。其中，為減小源漏區(qū)電阻，所述源漏區(qū)30的邊緣部分可被擴(kuò)展，S卩，所述源漏區(qū)30的寬度(沿XX’方向)大于所述半導(dǎo)體基體20的厚度。由此，隨著所述源漏區(qū)30的寬度(d)的增加，所述源漏區(qū)30與所述柵極40和所述半導(dǎo)體基體20之間的寄生電容的增加，因此，增加電阻電容延遲或降低器件交流性能。

發(fā)明內(nèi)容
為了解決上述問題，本發(fā)明提供了一種半導(dǎo)體器件及其形成方法，利于減小短溝道效應(yīng)、源漏區(qū)電阻及寄生電容。本發(fā)明提供的一種半導(dǎo)體器件，包括，半導(dǎo)體基體，所述半導(dǎo)體基體位于絕緣層上；源漏區(qū)，所述源漏區(qū)接于所述半導(dǎo)體基體中相對的第一側(cè)面；柵極，所述柵極位于所述半導(dǎo)體基體中相對的第二側(cè)面上；所述半導(dǎo)體基體具有空腔，所述空腔暴露所述絕緣層?？蛇x地，在所述第一側(cè)面和所述空腔之間夾有溝道層和掩膜層，所述溝道層夾于所述絕緣層和所述掩膜層之間。可選地，所述第一側(cè)面與所述第二側(cè)面垂直?？蛇x地，在垂直于所述第一側(cè)面的方向上，所述溝道層的厚度為5nm 40nm?？蛇x地，對于NMOS器件，所述溝道層包含P型超陡后退阱；對于PMOS器件，所述溝道層包含N型超陡后退阱。可選地，在垂直于所述絕緣層的方向上，所述柵極至少覆蓋所述溝道層。可選地，所述半導(dǎo)體器件還包括半導(dǎo)體輔助基體，所述半導(dǎo)體輔助基體的上表面低于所述半導(dǎo)體基體的上表面，所述半導(dǎo)體輔助基體接于所述第一側(cè)面上，所述源漏區(qū)形成于所述半導(dǎo)體輔助基體上?？蛇x地，所述半導(dǎo)體輔助基體中包含Si，對于PMOS器件，所述源漏區(qū)為SigGq; 對于NMOS器件，所述源漏區(qū)為Si C。可選地，在所述SinGq中，X的取值范圍為0. 1 0. 7?？蛇x地，在所述Si:C中，C的原子數(shù)百分比的取值范圍為0. 2% 2%?？蛇x地，所述空腔中填充有絕緣材料。可選地，所述絕緣材料為氮化硅、氧化硅中的一種或其組合。本發(fā)明提供的一種半導(dǎo)體器件的形成方法，包括在絕緣層上形成半導(dǎo)體基底；形成源漏區(qū)，所述源漏區(qū)接于所述半導(dǎo)體基底中相對的第一側(cè)面；形成柵極，所述柵極位于所述半導(dǎo)體基底中相對的第二側(cè)面上；去除所述半導(dǎo)體基底內(nèi)部分材料，以在所述半導(dǎo)體基底內(nèi)形成空腔，所述空腔暴露所述絕緣層?？蛇x地，形成所述半導(dǎo)體基底的步驟包括在所述絕緣層上形成第一半導(dǎo)體層、停止層、圖形化的犧牲層和保護(hù)層以及環(huán)繞所述圖形化的犧牲層和保護(hù)層的第一側(cè)墻；以所述第一側(cè)墻為掩膜，形成圖形化的所述停止層和所述第一半導(dǎo)體層；確定源漏區(qū)區(qū)域并去除覆蓋所述區(qū)域的所述第一側(cè)墻、所述保護(hù)層和所述犧牲層，暴露所述停止層；形成環(huán)繞所述保護(hù)層和所述犧牲層的第二側(cè)墻；此時(shí)，在所述半導(dǎo)體基底內(nèi)形成空腔的步驟包括以所述第一側(cè)墻和所述第二側(cè)墻為掩膜，去除所述保護(hù)層、所述犧牲層和所述第一半導(dǎo)體層，所述停止層材料與所述保護(hù)層、所述犧牲層、所述第一半導(dǎo)體層、所述第一側(cè)墻和所述第二側(cè)墻材料不同?？蛇x地，所述第一側(cè)面與所述第二側(cè)面垂直?？蛇x地，在垂直于所述第一側(cè)面的方向上，所述第一側(cè)墻的厚度為5nm 40nm?？蛇x地，形成所述源漏區(qū)的步驟包括在形成所述半導(dǎo)體基底后，去除位于所述源漏區(qū)區(qū)域的所述停止層和部分厚度的所述第一半導(dǎo)體層，以形成源漏基層；在所述源漏基層上形成第二半導(dǎo)體層?？蛇x地，所述第一半導(dǎo)體層中包含Si，對于PMOS器件，所述第二半導(dǎo)體層為 Si1^xGex ；對于NMOS器件，所述第二半導(dǎo)體層為Si:C。可選地，在所述Si^xGi5x中，X的取值范圍為0. 1 0. 7?？蛇x地，在所述Si:C中，C的原子數(shù)百分比的取值范圍為0. 2% 2%?？蛇x地，在所述源漏基層上形成所述第二半導(dǎo)體層之前，還包括沿面向所述第一側(cè)面的方向執(zhí)行第一離子注入操作，以形成擴(kuò)散區(qū)和暈環(huán)。可選地，形成所述柵極的步驟包括在確定源漏區(qū)區(qū)域之前，形成柵堆疊層，在垂直于所述絕緣層的方向上，所述柵堆疊層至少覆蓋圖形化的所述第一半導(dǎo)體層?？蛇x地，還包括在形成所述空腔后，向所述空腔內(nèi)執(zhí)行第二離子注入操作，以形成超陡后退阱?？蛇x地，還包括向所述空腔內(nèi)填充絕緣材料?？蛇x地，所述絕緣材料為氮化硅、氧化硅中的一種或其組合。與現(xiàn)有技術(shù)相比，采用本發(fā)明提供的技術(shù)方案具有如下優(yōu)點(diǎn)通過在所述半導(dǎo)體基體中形成空腔，可在提供與現(xiàn)有技術(shù)相比具有相同溝道區(qū)厚度的半導(dǎo)體基體中，使形成于所述半導(dǎo)體基體第二側(cè)面上的各柵極間的距離增加，進(jìn)而使所述柵極與所述源漏區(qū)之間的距離增加，利于減小寄生電容；此外，由于引入所述空腔，在所述半導(dǎo)體基體高度不變的前提下，與現(xiàn)有技術(shù)相比具有相同溝道區(qū)厚度的所述半導(dǎo)體基體的外圍面積增加，接于所述半導(dǎo)體基體的所述源漏區(qū)的截面積隨之增加(因?yàn)樗鲈绰﹨^(qū)的寬度增加)，利于進(jìn)一步減小所述源漏區(qū)的電阻；再者，引入所述空腔，在源漏區(qū)之間形成隔斷區(qū)，利于減小短溝道效應(yīng)；通過在位于所述絕緣層上的半導(dǎo)體層上形成犧牲層及環(huán)繞所述犧牲層的第一側(cè)墻和第二側(cè)墻，繼而以所述第一側(cè)墻和第二側(cè)墻為硬掩膜，采用自對準(zhǔn)技術(shù)形成所述半導(dǎo)體基體，既利于減少應(yīng)用掩模版的數(shù)目，也利于工藝精化；通過在垂直于所述第一側(cè)面的方向上使所述柵極至少覆蓋所述溝道層，利于增加溝道區(qū)的有效區(qū)域，進(jìn)而提高溝道區(qū)內(nèi)載流子的遷移率；通過先形成所述半導(dǎo)體輔助基體，繼而在所述半導(dǎo)體輔助基體上形成所述源漏區(qū)，可采用外延法形成所述源漏區(qū)，進(jìn)而，在所述半導(dǎo)體輔助基體中包含Si時(shí)，對于PMOS器件，可使所述源漏區(qū)材料為SigGq ；對于NMOS器件，可使所述源漏區(qū)材料為Si:C，利于利用所述源漏區(qū)調(diào)節(jié)溝道區(qū)內(nèi)的應(yīng)力，以提高溝道區(qū)內(nèi)載流子的遷移率；此外，由于引入所述空腔，所述源漏區(qū)所受的由原填充所述空腔的第一半導(dǎo)體層提供的反作用力消失，由所述源漏區(qū)提供的應(yīng)力增加，對于與現(xiàn)有技術(shù)相比具有相同溝道區(qū)厚度的所述半導(dǎo)體基體，器件溝道區(qū)內(nèi)應(yīng)力的調(diào)節(jié)范圍增大，利于進(jìn)一步提高溝道區(qū)內(nèi)載流子的遷移率；通過在所述空腔中填充絕緣材料，利于減少在所述空腔中引入沾污的可能性；通過采用外延法形成所述源漏區(qū)，需在形成所述源漏區(qū)之前，先形成源漏基層 (晶種層，可為殘留的部分厚度的所述第一半導(dǎo)體層)；形成所述源漏基層后，將暴露所述半導(dǎo)體基底第一側(cè)面的部分所述第一半導(dǎo)體層，由此，可沿面向所述第一側(cè)面的方向執(zhí)行第一離子注入操作，以形成器件溝道區(qū)內(nèi)的摻雜區(qū)(如擴(kuò)散區(qū)和暈環(huán))，利于實(shí)踐操作，也利于減少相鄰半導(dǎo)體基底的間距，減少器件所有面積，進(jìn)而減低制造成本；通過在形成所述空腔后，向所述空腔內(nèi)執(zhí)行第二離子注入操作，以在所述半導(dǎo)體基體中形成超陡后退阱(super-ste印-retrograded-welLSSRW)，利于減薄耗盡層，進(jìn)一步減小短溝道效應(yīng)。


下列各剖視圖均為沿對應(yīng)的俯視圖中給出的剖線(AA’ )切割已形成的結(jié)構(gòu)后獲得。圖1所示為現(xiàn)有技術(shù)中半導(dǎo)體器件的結(jié)構(gòu)示意圖；圖2所示為本發(fā)明提供的半導(dǎo)體器件的結(jié)構(gòu)示意圖；圖3和圖4所示為本發(fā)明半導(dǎo)體器件的形成方法實(shí)施例中在襯底上形成為形成半導(dǎo)體器件所需的各材料層后的俯視圖和剖視圖；圖5和圖6所示為本發(fā)明半導(dǎo)體器件的形成方法實(shí)施例中圖形化保護(hù)層和犧牲層后的俯視圖和剖視圖；圖7和圖8所示為本發(fā)明半導(dǎo)體器件的形成方法實(shí)施例中形成第一側(cè)墻后的俯視圖和剖視圖；圖9和圖10所示為本發(fā)明半導(dǎo)體器件的形成方法實(shí)施例中圖形化停止層和硅層后的俯視圖和剖視圖；圖11和圖12所示為本發(fā)明半導(dǎo)體器件的形成方法實(shí)施例中暴露源漏區(qū)區(qū)域的停止層后的俯視圖和剖視圖；圖13和圖14所示為本發(fā)明半導(dǎo)體器件的形成方法實(shí)施例中形成第二側(cè)墻后的俯視圖和剖視圖；圖15所示為本發(fā)明半導(dǎo)體器件的形成方法實(shí)施例中在圖9和圖10所示步驟后形成柵堆疊層后的結(jié)構(gòu)剖視圖；圖16所示為本發(fā)明半導(dǎo)體器件的形成方法實(shí)施例中在源漏區(qū)區(qū)域形成源漏基層后的結(jié)構(gòu)剖視圖；圖17所示為本發(fā)明半導(dǎo)體器件的形成方法實(shí)施例中在形成源漏基層后執(zhí)行第一離子注入操作的剖視圖；圖18和圖19所示為本發(fā)明半導(dǎo)體器件的形成方法實(shí)施例中在源漏基層上形成第二半導(dǎo)體層后的俯視圖和剖視圖；圖20和圖21所示為本發(fā)明半導(dǎo)體器件的形成方法實(shí)施例中形成平坦化的第一介質(zhì)層后的俯視圖和剖視圖22和圖23所示為本發(fā)明半導(dǎo)體器件的形成方法實(shí)施例中形成柵極后的俯視圖和剖視圖；圖M和圖25所示為本發(fā)明半導(dǎo)體器件的形成方法實(shí)施例中形成平坦化的第二介質(zhì)層后的俯視圖和剖視圖；圖沈和圖27所示為本發(fā)明半導(dǎo)體器件的形成方法實(shí)施例中形成空腔后的俯視圖和剖視圖；圖觀所示為本發(fā)明半導(dǎo)體器件的形成方法實(shí)施例中執(zhí)行第二離子注入操作的剖視圖；圖四所示為本發(fā)明半導(dǎo)體器件的形成方法實(shí)施例中在空腔中填充第三介質(zhì)層后的剖視圖；圖30和圖31所示為本發(fā)明半導(dǎo)體器件的形成方法實(shí)施例中去除第二介質(zhì)層以暴露柵極和源漏區(qū)后的剖視圖；圖32和圖33所示為本發(fā)明半導(dǎo)體器件的形成方法實(shí)施例中在柵極和源漏區(qū)上形成接觸區(qū)后的剖視圖。
具體實(shí)施例方式下文的公開提供了許多不同的實(shí)施例或例子用來實(shí)現(xiàn)本發(fā)明提供的技術(shù)方案。雖然下文中對特定例子的部件和設(shè)置進(jìn)行了描述，但是，它們僅僅為示例，并且目的不在于限制本發(fā)明。此外，本發(fā)明可以在不同實(shí)施例中重復(fù)參考數(shù)字和/或字母。這種重復(fù)是為了簡化和清楚的目的，其本身不指示所討論的各種實(shí)施例和/或設(shè)置之間的關(guān)系。本發(fā)明提供了各種特定工藝和/或材料的例子，但是，本領(lǐng)域普通技術(shù)人員可以意識到的其他工藝和/或其他材料的替代應(yīng)用，顯然未脫離本發(fā)明要求保護(hù)的范圍。需強(qiáng)調(diào)的是，本文件內(nèi)所述的各種結(jié)構(gòu)之間的相互關(guān)系包含由于工藝或制程的需要所作的必要的延展，如，術(shù)語“垂直”意指兩平面之間的夾角與90°之差在工藝或制程允許的范圍內(nèi)。如圖2所示，本發(fā)明提供的半導(dǎo)體器件包括半導(dǎo)體基體120，所述半導(dǎo)體基體120 位于絕緣層100上；源漏區(qū)140，所述源漏區(qū)140接于所述半導(dǎo)體基體120中相對的第一側(cè)面126 ；柵極160，所述柵極160位于所述半導(dǎo)體基體120中相對的第二側(cè)面1 上；所述半導(dǎo)體基體120具有空腔124，所述空腔IM暴露所述絕緣層100。在所述半導(dǎo)體基體120中形成空腔124，可在提供與現(xiàn)有技術(shù)相比具有相同溝道區(qū)厚度的半導(dǎo)體基體120中，使形成于所述半導(dǎo)體基體120第二側(cè)面1 上的各柵極160間的距離增加，進(jìn)而使所述柵極160與所述源漏區(qū)140之間的距離h’增加，利于減小寄生電容；此外，由于引入所述空腔124，在所述半導(dǎo)體基體120高度不變的前提下，與現(xiàn)有技術(shù)相比具有相同溝道區(qū)厚度的所述半導(dǎo)體基體120的外圍面積增加，接于所述半導(dǎo)體基體120 的所述源漏區(qū)140的截面積隨之增加(因?yàn)樗鲈绰﹨^(qū)140的寬度d’增加)，利于進(jìn)一步減小所述源漏區(qū)140的電阻；再者，引入所述空腔124，在源漏區(qū)140之間形成隔斷區(qū)，利于減小短溝道效應(yīng)。其中，所述半導(dǎo)體基體120可為形成于絕緣層100上的硅，在所述半導(dǎo)體基體120 中已形成摻雜區(qū)(如擴(kuò)散區(qū)和暈環(huán))，以提供器件的溝道區(qū)；在所述半導(dǎo)體器件的一個(gè)實(shí)施例中，在所述第二側(cè)面1 和所述空腔1 之間夾有溝道層和掩膜層，所述溝道層夾于所述絕緣層100和所述掩膜層之間；此時(shí)，所述溝道層材料可為硅(已形成摻雜區(qū))，在垂直于所述第二側(cè)面的方向上，所述溝道層的厚度為5nm 40nm。所述掩膜層材料可為氮化硅或?qū)盈B的氧化硅和氮化硅。對于NMOS器件，所述溝道層還可包含P型超陡后退阱；對于PMOS 器件，所述溝道層還可包含N型超陡后退阱。其中，所述第一側(cè)面可與所述第二側(cè)面垂直。所述半導(dǎo)體器件還可包括半導(dǎo)體輔助基體122，所述半導(dǎo)體輔助基體122接于所述第一側(cè)面126上，所述源漏區(qū)140可形成于所述半導(dǎo)體輔助基體122上。作為示例，所述半導(dǎo)體輔助基體122材料也可以為硅，此時(shí)，所述源漏區(qū)140可利用離子注入工藝形成于所述半導(dǎo)體輔助基體122上。此外，所述半導(dǎo)體輔助基體122的上表面可低于所述半導(dǎo)體基體120的上表面，本文件內(nèi)，所述上表面意指所述半導(dǎo)體輔助基體122或所述半導(dǎo)體基體 120中平行于所述絕緣層100的側(cè)面，此時(shí)，所述源漏區(qū)140可采用外延法形成于所述半導(dǎo)體輔助基體122上；所述半導(dǎo)體輔助基體122中包含Si時(shí)，對于PMOS器件，所述源漏區(qū)140 材料可為SigGqft的取值范圍可為0. 1 0. 7，可以根據(jù)工藝需要靈活調(diào)節(jié)，如0. 2,0. 3、 0. 4,0. 5或0. 6，本文件內(nèi)未作特殊說明處，X的取值均與此相同，不再贅述)；對于NMOS器件，所述源漏區(qū)140材料可為Si C (C的原子數(shù)百分比可以為0. 2 % 2 %，如0. 5 %、1 %或 1.5%,C的含量可以根據(jù)工藝需要靈活調(diào)節(jié)，本文件內(nèi)未作特殊說明處，C的原子數(shù)百分比均與此相同，不再贅述)。利于利用所述源漏區(qū)140進(jìn)一步調(diào)節(jié)溝道區(qū)內(nèi)的應(yīng)力，以提高溝道區(qū)內(nèi)載流子的遷移率；此外，由于引入所述空腔124，所述源漏區(qū)140所受的由原填充所述空腔1 的硅層提供的反作用力消失，由所述源漏區(qū)140提供的應(yīng)力增加，對于與現(xiàn)有技術(shù)相比具有相同溝道區(qū)厚度的所述半導(dǎo)體基體120，器件溝道區(qū)內(nèi)應(yīng)力的調(diào)節(jié)范圍增大，利于進(jìn)一步提高溝道區(qū)內(nèi)載流子的遷移率。所述柵極160可經(jīng)層疊的柵介質(zhì)層162和功函數(shù)金屬層164形成于所述第二側(cè)面1 上；所述柵介質(zhì)層162可以選用鉿基材料，如Hf02、HfSiO、HfSiON、HfTaO, HfTiO或 HfZrO中的一種或其組合；所述功函數(shù)金屬層164可以包括TiN、TiAlN, TaN或TaAlN中的一種或其組合。所述柵極160可為金屬柵極，優(yōu)選為多晶硅柵極，利于工藝控制。在垂直于所述絕緣層100的方向上，所述柵極160至少覆蓋所述溝道層。在所述半導(dǎo)體器件的一個(gè)實(shí)施例中，所述空腔124中可填充有絕緣材料180，以減少在所述空腔IM中引入沾污的可能性；所述絕緣材料180可為氮化硅、氧化硅中的一種或
其組合。本發(fā)明還提供了一種半導(dǎo)體器件的形成方法。首先，如圖3和圖4所示，在絕緣體上硅(silicon on insulator)上(所述硅層即為第一半導(dǎo)體層，所述第一半導(dǎo)體層也可以為其他半導(dǎo)體材料，所述絕緣體上硅為順次形成于襯底200上的絕緣層202和硅層204，所述襯底200優(yōu)選為硅襯底)順次形成停止層206 (可為氧化硅)、犧牲層208 (可為非晶硅)和保護(hù)層220 (可為碳化硅)，再如圖5和圖6所示，圖形化所述保護(hù)層220和犧牲層208 ；可采用刻蝕工藝執(zhí)行所述圖形化操作，所述刻蝕操作終止于所述停止層206。隨后，如圖7和圖8所示，形成環(huán)繞圖形化后的保護(hù)層 220和犧牲層208的第一側(cè)墻M0，所述第一側(cè)墻240材料可為氮化硅，可采用回刻(etch back)工藝形成所述第一側(cè)墻M0。其中，所述第一側(cè)面可與所述第二側(cè)面垂直。其中，所述硅層204的厚度可為50nm lOOnm，如60nm、70nm、80nm或90nm ；所述停止層206的厚度可為5nm 20nm，如8nm、10nm、15nm或18nm ；所述犧牲層208的厚度可為30nm 80nm，如40nm、50nm、60nm或70nm ；所述保護(hù)層220的厚度可為20nm 50nm，如 25nm,30nm,35nm或40nm ；在垂直于所述第二側(cè)面的方向上，所述第一側(cè)墻MO的厚度可為 5nm 40nm,如 10nm、20nm、25nm 或 30nmo然后，如圖9和圖10所示，以所述第一側(cè)墻240為掩膜，圖形化所述停止層206 和所述硅層204，可采用刻蝕工藝執(zhí)行所述圖形化操作，所述刻蝕操作終止于所述絕緣層 202 ；隨后，如圖11和圖12所示，確定源漏區(qū)區(qū)域并去除覆蓋所述區(qū)域的所述第一側(cè)墻 M0、所述保護(hù)層220和所述犧牲層208，暴露所述停止層206(非源漏區(qū)區(qū)域上可形成有硬掩膜，所述硬掩膜可在上述步驟中位于所述保護(hù)層220上，所述硬掩膜可在適當(dāng)?shù)牟襟E中被去除，如，在暴露位于所述源漏區(qū)內(nèi)的所述停止層220后)；同時(shí)，還暴露所述保護(hù)層220 和所述犧牲層208中接于所述源漏區(qū)的側(cè)面(圖中未示出)；再后，如圖13和圖14所示，形成環(huán)繞所述保護(hù)層220、所述犧牲層208、圖形化的所述停止層206和所述硅層204的第二側(cè)墻可為氮化硅)；由此，形成半導(dǎo)體基底；繼而，形成源漏區(qū)和柵極后，以所述第一側(cè)墻240和所述第二側(cè)墻242為掩膜，去除所述保護(hù)層220、所述犧牲層208、所述停止層206 和所述硅層204，暴露所述絕緣層202，即可形成具有空腔的半導(dǎo)體器件。采用自對準(zhǔn)技術(shù)形成所述半導(dǎo)體基底(進(jìn)而形成半導(dǎo)體基體)，既利于減少應(yīng)用掩模版的數(shù)目，也利于工藝精化。所述第二側(cè)墻M2的厚度可為7nm 20nm，如10nm、15nm或18nm。需強(qiáng)調(diào)的是，所述柵極(實(shí)際為包含所述柵極的柵堆疊層，所述柵堆疊層包括逐層累積的柵介質(zhì)層、功函數(shù)金屬層和多晶硅層，所述多晶硅層也可替換為堆疊的金屬層) 可形成于圖形化所述停止層和所述硅層之后、暴露位于源漏區(qū)區(qū)域的所述停止層之前。具體地，如圖15所示，在圖形化所述停止層206和所述硅層204(如圖9和圖10 所示)之后，在所述絕緣層202上形成柵堆疊層(其中，所述柵堆疊層包括順次累積的柵介質(zhì)層沈2、功函數(shù)金屬層264和柵極材料層沈0，所述柵介質(zhì)層262可以選用鉿基材料，如 HfO2, HfSiO, HfSiON, HfTaO, HfTiO或Hf7r0中的一種或其組合；所述功函數(shù)金屬層264可以包括TiN、TiAlN, TaN或TaAlN中的一種或其組合；所述柵極材料層260可為金屬，優(yōu)選為多晶硅)；隨后，平坦化所述柵堆疊層，以暴露所述保護(hù)層220 ；繼而，形成輔助掩膜層，所述輔助掩膜層覆蓋所述柵堆疊層和所述保護(hù)層220 ；所述輔助掩膜層可為層疊的具有不同材質(zhì)的介質(zhì)層，如，在所述保護(hù)層220和所述第一側(cè)墻MO的材料為氮化硅時(shí)，所述輔助掩膜層可為氧化硅層(第一輔助膜層觀幻-氮化硅層(第二輔助膜層觀4)_氧化硅層(第三輔助膜層觀6)。經(jīng)歷上述操作后，俯視承載上述結(jié)構(gòu)的襯底，只見氧化硅層。此后，在形成半導(dǎo)體基底之前，還需去除位于源漏區(qū)區(qū)域的所述輔助掩膜層和所述柵堆疊層；上述形成所述柵極的方法為綜合考慮制程整合的結(jié)果，后續(xù)描述均以此為基礎(chǔ)。需說明的是，還可利用其他方法形成所述柵極，且所述柵極也可形成于源漏區(qū)之后，根據(jù)本發(fā)明提供的教導(dǎo)，本領(lǐng)域技術(shù)人員能夠靈活地形成所述柵極，不再贅述。其中，所述柵介質(zhì)層沈2的厚度可為2nm 3nm，如2.5nm，此外，在形成所述柵介質(zhì)層262之前，還可形成交界氧化層，所述交界氧化層的厚度可為0. 2nm 0. 7nm,如 0. 5nm,圖中均未示出；所述功函數(shù)金屬層沈4的厚度可為3nm IOnmjB 5nm或8nm ；所述柵極材料層260的厚度可為50nm lOOnm，如60nm、70nm、80nm或90nm ；所述第一輔助掩膜層282的厚度可為2nm 5nm，如3nm或4nm ；所述第二輔助掩膜層284的厚度可為IOnm 20nm，如12nm、15nm或18nm ；所述第三輔助掩膜層觀6的厚度可為IOnm 20nm，如12nm、 15nm或18nm ；所述源漏基層的厚度可為5nm 20nm，如IOnm或15nm。實(shí)踐中，如圖16所示，在形成所述半導(dǎo)體基底后，去除位于所述源漏區(qū)區(qū)域的所述停止層206和部分厚度的所述硅層204 (此時(shí)，位于所述柵堆疊層上的第一輔助掩膜觀6， 即氧化硅層，也被去除)，以形成源漏基層(即為半導(dǎo)體輔助基體)；然后，如圖17所示，沿面向所述第一側(cè)面(所述第一側(cè)面為去除部分厚度的所述硅層后暴露的硅層表面)的方向 (圖中箭頭所示方向)執(zhí)行第一離子注入操作，以在所述硅層204中形成擴(kuò)散區(qū)和暈環(huán)。相比于現(xiàn)有技術(shù)中沿面向所述第二側(cè)面的方向執(zhí)行第一離子注入操作，更利于實(shí)踐操作，也利于減少相鄰半導(dǎo)體基底的間距，減少器件所有面積，進(jìn)而減低制造成本。所述第一離子注入操作的具體工藝，如注入能量、注入劑量、注入次數(shù)及摻雜粒子均可根據(jù)產(chǎn)品設(shè)計(jì)靈活調(diào)整，不再贅述；隨后，如圖18和圖19所示，再在所述源漏基層上采用外延法形成第二半導(dǎo)體層244 (對于PMOS器件，所述第二半導(dǎo)體層244材料為SigGq，摻雜劑量可為1 X IO1Vcm3 1 X IO2Vcm3 ；對于NMOS器件，所述第二半導(dǎo)體層244材料為Si C，摻雜劑量可為1 X IO19/ cm3 lX1021/cm3)后，可形成所述源漏區(qū)。利于利用所述源漏區(qū)進(jìn)一步調(diào)節(jié)溝道區(qū)內(nèi)的應(yīng)力，以提高溝道區(qū)內(nèi)載流子的遷移率。此外，所述源漏區(qū)也可在去除位于源漏區(qū)的所述停止層206后，不再去除部分厚度的所述硅層204，而是采用向所述硅層204執(zhí)行離子注入操作后形成。隨后，形成空腔；首先，如圖20和圖21所示，形成平坦化的第一介質(zhì)層四0 (如氧化硅)，并暴露所述輔助掩膜層中的第二輔助膜層觀4 ；可采用CMP (化學(xué)機(jī)械研磨)執(zhí)行暴露所述第二輔助膜層觀4的操作；隨后，如圖22和圖23所示，去除仍殘留第二輔助膜層觀4(氮化硅層)和第一輔助膜層觀2(氧化硅層)的所述輔助掩膜層及部分高度的所述柵堆疊結(jié)構(gòu)，形成柵極沈6，在所述硅層204的厚度方向上，所述柵極266至少覆蓋所述硅層 204(用以形成溝道)，利于增加器件內(nèi)溝道區(qū)的有效區(qū)域，進(jìn)而提高溝道區(qū)內(nèi)載流子的遷移率；經(jīng)歷此操作后，仍殘留部分厚度的所述保護(hù)層220 ；再如圖對和圖25所示，形成第二介質(zhì)層四2(如氧化硅，用以在為形成所述空腔而去除所述保護(hù)層220時(shí)，減少已有結(jié)構(gòu)所受的損傷)，所述第二介質(zhì)層292暴露所述保護(hù)層220，卻覆蓋所述第一側(cè)墻240和第二側(cè)墻M2，可采用先沉積所述第二介質(zhì)層四2，再CMP所述第二介質(zhì)層四2的工藝執(zhí)行上述操作；然后，如圖沈和圖27所示，以所述第二介質(zhì)層292為掩膜，去除所述保護(hù)層220、犧牲層 208、停止層206和硅層204，以暴露所述絕緣層202，形成空腔300。需說明的是，雖然實(shí)際上是因?yàn)橛兴龅诙橘|(zhì)層292的保護(hù)，才使得在形成所述空腔300時(shí)，對其他結(jié)構(gòu)影響較小，但是，卻是因?yàn)橛兴龅谝粋?cè)墻240和第二側(cè)墻M2的存在，才確定了所述空腔300的形貌，由此，在一定程度上，所述第一側(cè)墻240和第二側(cè)墻242也起到掩膜的作用。在形成所述源漏區(qū)后再形成所述空腔300，所述源漏區(qū)所受的由原填充所述空腔300的硅層204(第一半導(dǎo)體層)及所述停止層206和所述犧牲層208提供的反作用力消失，使得所述源漏區(qū)的應(yīng)力損失更小。繼而，如圖觀所示，在形成所述空腔300后，向所述空腔300內(nèi)執(zhí)行第二離子注入操作(方向如圖中箭頭所示)，以在所述硅層204(用以提供溝道)中形成超陡后退阱，具體地，對于NMOS器件，所述溝道層包含P型超陡后退阱；對于PMOS器件，所述溝道層包含N 型超陡后退阱。利于減薄耗盡層，進(jìn)一步減小短溝道效應(yīng)。所述第二離子注入操作的具體工藝，如注入能量、注入劑量、注入次數(shù)及摻雜粒子均可根據(jù)產(chǎn)品設(shè)計(jì)靈活調(diào)整，不再贅述。隨后，如圖四所示，采用回刻工藝在所述空腔300中填充第三介質(zhì)層320，所述第三介質(zhì)層320為絕緣材料(若在形成柵極266后需去除所述第三介質(zhì)層320，則所述第三介質(zhì)層320可選用異于所述第二介質(zhì)層四2、第一側(cè)墻M0、停止層206和硅層204的材料， 如碳化硅；若在形成柵極266后保留所述第三介質(zhì)層320，則所述第三介質(zhì)層320可選用異于所述第二介質(zhì)層四2的任意材料，如氮化硅)。在所述空腔300中填充絕緣材料，利于減少在所述空腔中引入沾污的可能性，所述絕緣材料為氮化硅、氧化硅中的一種或其組合。至此，已形成所述半導(dǎo)體器件。再后，如圖30和圖31所示，去除所述第二介質(zhì)層四2，暴露所述柵極266和所述源漏區(qū)M4 ；再如圖32和圖33所示，在所述柵極266和所述源漏區(qū)244上形成金屬層并經(jīng)歷熱處理操作，再進(jìn)一步去除未反應(yīng)的所述金屬層，可在所述柵極266和所述源漏區(qū)244上形成金屬硅化物層即為接觸區(qū)，用以在后續(xù)形成金屬互連時(shí)減小接觸電阻)。此外，本發(fā)明的應(yīng)用范圍不局限于說明書中描述的特定實(shí)施例的工藝、結(jié)構(gòu)、制造、物質(zhì)組成、手段、方法及步驟。根據(jù)本發(fā)明的公開內(nèi)容，本領(lǐng)域技術(shù)人員將容易地理解， 對于目前已存在或者以后即將開發(fā)出的工藝、機(jī)構(gòu)、制造、物質(zhì)組成、手段、方法或步驟，它們在執(zhí)行與本發(fā)明描述的對應(yīng)實(shí)施例大體相同的功能或者獲得大體相同的結(jié)果時(shí)，依照本發(fā)明的教導(dǎo)，可以對它們進(jìn)行應(yīng)用，而不脫離本發(fā)明所要求保護(hù)的范圍。
權(quán)利要求
1.一種半導(dǎo)體器件，包括，半導(dǎo)體基體，所述半導(dǎo)體基體位于絕緣層上； 源漏區(qū)，所述源漏區(qū)接于所述半導(dǎo)體基體中相對的第一側(cè)面； 柵極，所述柵極位于所述半導(dǎo)體基體中相對的第二側(cè)面上； 其特征在于所述半導(dǎo)體基體具有空腔，所述空腔暴露所述絕緣層。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其特征在于在所述第二側(cè)面和所述空腔之間夾有溝道層和掩膜層，所述溝道層夾于所述絕緣層和所述掩膜層之間。
3.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其特征在于所述第一側(cè)面與所述第二側(cè)面垂直。
4.根據(jù)權(quán)利要求2所述的半導(dǎo)體器件，其特征在于在垂直于所述第二側(cè)面的方向上， 所述溝道層的厚度為5nm 40nm。
5.根據(jù)權(quán)利要求2所述的半導(dǎo)體器件，其特征在于對于NMOS器件，所述溝道層包含P 型超陡后退阱；對于PMOS器件，所述溝道層包含N型超陡后退阱。
6.根據(jù)權(quán)利要求2所述的半導(dǎo)體器件，其特征在于在垂直于所述絕緣層的方向上，所述柵極至少覆蓋所述溝道層。
7.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其特征在于，所述半導(dǎo)體器件還包括半導(dǎo)體輔助基體，所述半導(dǎo)體輔助基體的上表面低于所述半導(dǎo)體基體的上表面，所述半導(dǎo)體輔助基體接于所述第一側(cè)面上，所述源漏區(qū)形成于所述半導(dǎo)體輔助基體上。
8.根據(jù)權(quán)利要求7所述的半導(dǎo)體器件，其特征在于所述半導(dǎo)體輔助基體中包含Si，對于PMOS器件，所述源漏區(qū)為SinGq ；對于NMOS器件，所述源漏區(qū)為Si:C。
9.根據(jù)權(quán)利要求8所述的半導(dǎo)體器件，其特征在于在所述SigGe5x中，X的取值范圍為 0. 1 0. 7。
10.根據(jù)權(quán)利要求8所述的半導(dǎo)體器件，其特征在于在所述Si:C中，C的原子數(shù)百分比的取值范圍為0.2% 2%。
11.根據(jù)權(quán)利要求1至10中任一項(xiàng)所述的半導(dǎo)體器件，其特征在于所述空腔中填充有絕緣材料。
12.根據(jù)權(quán)利要求11所述的半導(dǎo)體器件，其特征在于所述絕緣材料為氮化硅、氧化硅中的一種或其組合。
13.一種半導(dǎo)體器件的形成方法，其特征在于，包括 在絕緣層上形成半導(dǎo)體基底；形成源漏區(qū)，所述源漏區(qū)接于所述半導(dǎo)體基底中相對的第一側(cè)面； 形成柵極，所述柵極位于所述半導(dǎo)體基底中相對的第二側(cè)面上； 去除所述半導(dǎo)體基底內(nèi)部分材料，以在所述半導(dǎo)體基底內(nèi)形成空腔，所述空腔暴露所述絕緣層。
14.根據(jù)權(quán)利要求13所述的方法，其特征在于，形成所述半導(dǎo)體基底的步驟包括 在所述絕緣層上形成第一半導(dǎo)體層、停止層、圖形化的犧牲層和保護(hù)層以及環(huán)繞所述圖形化的犧牲層和保護(hù)層的第一側(cè)墻；以所述第一側(cè)墻為掩膜，形成圖形化的所述停止層和所述第一半導(dǎo)體層； 確定源漏區(qū)區(qū)域并去除覆蓋所述區(qū)域的所述第一側(cè)墻、所述保護(hù)層和所述犧牲層，暴露所述停止層；形成環(huán)繞所述保護(hù)層和所述犧牲層的第二側(cè)墻；此時(shí)，在所述半導(dǎo)體基底內(nèi)形成空腔的步驟包括以所述第一側(cè)墻和所述第二側(cè)墻為掩膜，去除所述保護(hù)層、所述犧牲層和所述第一半導(dǎo)體層，所述停止層材料與所述保護(hù)層、所述犧牲層、所述第一半導(dǎo)體層、所述第一側(cè)墻和所述第二側(cè)墻材料不同。
15.根據(jù)權(quán)利要求13所述的方法，其特征在于所述第一側(cè)面與所述第二側(cè)面垂直。
16.根據(jù)權(quán)利要求13所述的方法，其特征在于在垂直于所述第二側(cè)面的方向上，所述第一側(cè)墻的厚度為5nm 40nm。
17.根據(jù)權(quán)利要求13所述的方法，其特征在于，形成所述源漏區(qū)的步驟包括在形成所述半導(dǎo)體基底后，去除位于所述源漏區(qū)區(qū)域的所述停止層和部分厚度的所述第一半導(dǎo)體層，以形成源漏基層；在所述源漏基層上形成第二半導(dǎo)體層。
18.根據(jù)權(quán)利要求17所述的方法，其特征在于所述第一半導(dǎo)體層中包含Si，對于 PMOS器件，所述第二半導(dǎo)體層為SigGq ；對于NMOS器件，所述第二半導(dǎo)體層為Si:C。
19.根據(jù)權(quán)利要求18所述的方法，其特征在于在所述SVxGq中，X的取值范圍為 0. 1 0. 7。
20.根據(jù)權(quán)利要求18所述的方法，其特征在于在所述Si:C中，C的原子數(shù)百分比的取值范圍為0. 2% 2%。
21.根據(jù)權(quán)利要求17所述的方法，其特征在于，在所述源漏基層上形成所述第二半導(dǎo)體層之前，還包括沿面向所述第一側(cè)面的方向執(zhí)行第一離子注入操作，以形成擴(kuò)散區(qū)和暈環(huán)。
22.根據(jù)權(quán)利要求14所述的方法，其特征在于，形成所述柵極的步驟包括在確定源漏區(qū)區(qū)域之前，形成柵堆疊層，在垂直于所述絕緣層的方向上，所述柵堆疊層至少覆蓋圖形化的所述第一半導(dǎo)體層。
23.根據(jù)權(quán)利要求13所述的方法，其特征在于，還包括在形成所述空腔后，向所述空腔內(nèi)執(zhí)行第二離子注入操作，以形成超陡后退阱。
24.根據(jù)權(quán)利要求13至23中任一項(xiàng)所述的方法，其特征在于，還包括向所述空腔內(nèi)填充絕緣材料。
25.根據(jù)權(quán)利要求M所述的方法，其特征在于所述絕緣材料為氮化硅、氧化硅中的一種或其組合。
全文摘要
一種半導(dǎo)體器件，包括，半導(dǎo)體基體，所述半導(dǎo)體基體位于絕緣層上；源漏區(qū)，所述源漏區(qū)接于所述半導(dǎo)體基體中相對的第一側(cè)面；柵極，所述柵極位于所述半導(dǎo)體基體中相對的第二側(cè)面上；所述半導(dǎo)體基體具有空腔，所述空腔暴露所述絕緣層。一種半導(dǎo)體器件的形成方法，包括在絕緣層上形成半導(dǎo)體基底；形成源漏區(qū)，所述源漏區(qū)接于所述半導(dǎo)體基底中相對的第一側(cè)面；形成柵極，所述柵極位于所述半導(dǎo)體基底中相對的第二側(cè)面上；去除所述半導(dǎo)體基底內(nèi)部分材料，以在所述半導(dǎo)體基底內(nèi)形成空腔，所述空腔暴露所述絕緣層。利于減小短溝道效應(yīng)、源漏區(qū)電阻及寄生電容。
文檔編號H01L29/78GK102263131SQ20101018999
公開日2011年11月30日 申請日期2010年5月25日 優(yōu)先權(quán)日2010年5月25日
發(fā)明者朱慧瓏 申請人:中國科學(xué)院微電子研究所