專利名稱：電子元件封裝結(jié)構(gòu)及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種電子元件封裝結(jié)構(gòu)及其制造方法，特別是涉及一種具有疏水性高分子材料保護層的電子元件封裝結(jié)構(gòu)及其制造方法。
背景技術(shù)：
在電子元件封裝技術(shù)中，為提高電子元件的執(zhí)行效能與容量，在芯片的內(nèi)連線結(jié)構(gòu)中使用低介電常數(shù)介電層已為主要趨勢。低介電常數(shù)介電層可以減少內(nèi)連線的寄生電容效應(yīng)，然而，由于低介電常數(shù)介電層的楊氏模數(shù)aoung’ s modulus)過低，且與其他材料之間的附著性與熱膨脹系數(shù)(CTE)不易匹配，因而相當容易因為熱或機械應(yīng)力而發(fā)生層間破裂失效的問題。另外，低介電常數(shù)介電層對濕氣及溫度均相當敏感，在高深寬比硅通孔 (ThroughSilicon Via, TSV)電鍍等濕式制作工藝中會吸附大量水氣，而元件的抗電致遷移特性也會因為焦耳熱(Joule heating)與背應(yīng)力(back stress)而降低。在此技術(shù)領(lǐng)域中，有需要一種電子元件封裝結(jié)構(gòu)及其制造方法，其可使低介電常數(shù)介電層在進行包括硅通孔成型、電鍍填孔、熱接合與晶片切割的晶片對接制作工藝后，仍保有其完整性。

發(fā)明內(nèi)容
有鑒于此，本發(fā)明的一實施例提供一種電子元件封裝結(jié)構(gòu)，上述電子元件封裝結(jié)構(gòu)包括一芯片，其具有一有源區(qū)表面和一背面；一介電層，設(shè)置于上述芯片的上述有源區(qū)表面上；至少兩個溝槽，穿過上述介電層；一第一保護層，覆蓋上述介電層和上述些溝槽的側(cè)壁；一第二保護層，覆蓋上述第一保護層并填滿上述些溝槽。本發(fā)明的另一實施例提供一種電子元件封裝結(jié)構(gòu)，上述電子元件封裝結(jié)構(gòu)包括一芯片，其具有一有源區(qū)表面和一背面；一介電層，設(shè)置于上述芯片的上述有源區(qū)表面上；至少兩個溝槽，穿過上述介電層；一疏水性高分子第一保護層，覆蓋上述介電層和上述些溝槽的側(cè)壁。本發(fā)明的又另一實施例提供一種電子元件封裝結(jié)構(gòu)的制造方法，上述電子元件封裝結(jié)構(gòu)的制造方法包括提供一晶片，其具有多個芯片和位于上述些芯片之間的多個切割道區(qū)，其中每一個上述芯片具有一有源區(qū)表面和一背面；在上述芯片的上述有源區(qū)表面上形成一介電層；在上述介電層中形成至少兩個溝槽，且鄰接上述些切割道區(qū)的兩側(cè)；順應(yīng)性形成一第一保護層，并覆蓋上述介電層和上述些溝槽的側(cè)壁；形成一第二保護層，覆蓋上述第一保護層，并填滿上述些溝槽；沿上述些切割道區(qū)切割上述晶片，分離上述些芯片。本發(fā)明的又另一實施例提供一種電子元件封裝結(jié)構(gòu)的制造方法，上述電子元件封裝結(jié)構(gòu)的制造方法包括提供一晶片，其具有多個芯片和位于上述些芯片之間的多個切割道區(qū)，其中每一個上述芯片具有一有源區(qū)表面和一背面；在上述芯片的上述有源區(qū)表面上形成一介電層；在上述介電層中形成至少兩個溝槽，且鄰接上述些切割道區(qū)的兩側(cè)；順應(yīng)性形成一疏水性高分子第一保護層，覆蓋上述介電層和上述些溝槽的側(cè)壁；沿上述些切割道區(qū)切割上述晶片，分離上述些芯片。本發(fā)明的又另一實施例提供一種電子元件封裝結(jié)構(gòu)，上述電子元件封裝結(jié)構(gòu)包括至少兩個沿垂直方向堆疊且彼此電連接的電子元件封裝結(jié)構(gòu)，其中每一個上述電子元件封裝結(jié)構(gòu)包括一芯片，其具有一有源區(qū)表面和一背面；一介電層，設(shè)置于上述芯片的上述有源區(qū)表面上；至少兩個溝槽，穿過上述介電層；一第一保護層，覆蓋上述介電層和上述些溝槽的側(cè)壁；一第二保護層，覆蓋上述第一保護層并填滿上述些溝槽。本發(fā)明的又另一實施例提供一種電子元件封裝結(jié)構(gòu)，上述電子元件封裝結(jié)構(gòu)包括至少兩個沿垂直方向堆疊且彼此電連接的電子元件封裝結(jié)構(gòu)，其中每一個上述電子元件封裝結(jié)構(gòu)包括一芯片，其具有一有源區(qū)表面和一背面；一介電層，設(shè)置于上述芯片的上述有源區(qū)表面上；至少兩個溝槽，穿過上述介電層；一疏水性高分子第一保護層，覆蓋上述介電層和上述些溝槽的側(cè)壁。


圖1 圖4為本發(fā)明一實施例的電子元件封裝結(jié)構(gòu)的制作工藝剖視圖；圖5 圖7為本發(fā)明另一實施例的電子元件封裝結(jié)構(gòu)的制作工藝剖視圖。其中，上述圖中的導電柱226與電子元件222之間應(yīng)有電氣連接，而TSV220的孔壁上應(yīng)有絕緣物質(zhì)，如Si3N4或Si02或ABF或BCB。主要元件符號說明200 晶片；202 有源區(qū)表面；204 背面；222 電子元件；206 介電層；208 內(nèi)連線結(jié)構(gòu)；210 導電墊；211 底層保護層；212 第一保護層；214 焊球下金屬層；216 溝槽；218 第二保護層；220、230、232、240 開口；224 重布線路圖案；226 導電柱；228 阻焊層；234 填充層；236 導電凸塊；250 芯片；500a、500b 電子元件封裝體；600 電子元件封裝結(jié)構(gòu)半成品；
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SC 切割道區(qū)；L 切割道。
具體實施例方式以下以各實施例詳細說明并伴隨著

的范例，做為本發(fā)明的參考依據(jù)。在附圖或說明書描述中，相似或相同的部分皆使用相同的圖號。且在附圖中，實施例的形狀或是厚度可擴大，并以簡化或是方便標示。再者，附圖中各元件的部分將以分別描述說明之， 值得注意的是，圖中未繪示或描述的元件，為所屬技術(shù)領(lǐng)域中具有通常知識者所知的形式， 另外，特定的實施例僅為揭示本發(fā)明使用的特定方式，其并非用以限定本發(fā)明。本發(fā)明的實施例提供一種電子元件封裝結(jié)構(gòu)及其制造方法。其利用一高強度的疏水性高分子保護層涂布導通孔壁與低介電常數(shù)介電層上。以于晶片鉆孔、切割與接合過程中可有效保護易吸附濕氣的低介電常數(shù)介電層上，提高電子元件封裝結(jié)構(gòu)的可靠度。此外， 上述疏水性高分子保護層可有效的的阻隔水氣，提升電子元件封裝結(jié)構(gòu)的實用性。圖1 圖4為本發(fā)明一實施例的電子元件封裝結(jié)構(gòu)500a的制作工藝剖視圖。請參考圖1，提供一晶片200，其具有多個芯片250和位于芯片250之間的多個切割道區(qū)SC，切割道區(qū)SC用以區(qū)隔芯片250。每一個芯片250具有一有源區(qū)表面202和一背面204，且有源區(qū)表面202上設(shè)置有至少一電子元件222。在本發(fā)明實施例中，晶片200的材質(zhì)可包括硅、高分子、金屬或陶瓷材料。在本發(fā)明實施例中，晶片200中芯片250的數(shù)目并無限定。接著，可利用包括化學氣相沉積(CVD)、高密度等離子體CVD、物理氣相沉積 (PVD)、原子層沉積(ALD)、濺鍍、旋轉(zhuǎn)涂布等薄膜沉積方式，在芯片250的有源區(qū)表面202上形成一介電層206，并于介電層206中形成一內(nèi)連線結(jié)構(gòu)208，內(nèi)連線結(jié)構(gòu)208電連接至芯片250的電子元件222。在本發(fā)明實施例中，介電層206可為單層或多層結(jié)構(gòu)。介電層206的介電常數(shù)(k)可小于或等于3，其可視為低介電常數(shù)介電層(low k dielectric layer)2060 舉例來說，介電層206可包括空氣、黑鉆石(應(yīng)用材料(Applied Materials, Inc.)提供的有機硅酸鹽玻璃)、Hydrogen silsesquioxane (HSQ)介電材料、methylsilsesquioxane (MSQ) 介電材料、coral介電材料(Novellus推出的基于化學氣相沉積碳摻雜二氧化硅的低介電常數(shù)材料。k = 2. 7)、aur0ra介電材料(ASM International推出的基于化學氣相沉積碳摻雜二氧化硅的低介電常數(shù)材料。k = 2.7)或其組合。在本發(fā)明實施例中，內(nèi)連線結(jié)構(gòu)208 可包括導線或介層孔插塞，其材質(zhì)可包括鎳、銀、鋁、銅、鎢、鈦、鉭、氮化鈦、氮化鉭、鎳硅化物、鈷硅化物、摻雜多晶硅或其組合。然后，可利用沉積及光刻蝕刻制作工藝，在介電層206上形成至少一導電墊210， 并電連接至內(nèi)連線結(jié)構(gòu)208。在本發(fā)明實施例中，導電墊210的材質(zhì)可包括鎳、銀、鋁、銅、 鎢、鈦、鉭、摻雜多晶硅或其組合。接著，可利用包括化學氣相沉積(CVD)、高密度等離子體CVD、物理氣相沉積 (PVD)、原子層沉積(ALD)、濺鍍等薄膜沉積方式，全面性形成一底層保護層211，覆蓋介電層206。在本發(fā)明實施例中，底層保護層211可包括氮化硅、二氧化硅、聚亞醯胺 (polyimide) ,^ifTii (Benzocyclobutene, BCB)之后，可利用光刻制作工藝和后續(xù)例如反應(yīng)式離子蝕刻法(RIE)的非等向性蝕刻制作工藝，在介電層206中形成至少兩個溝槽216，溝槽216的形成位置鄰接每一個切割道區(qū)SC的兩側(cè)，意即上述溝槽216分別靠近每一個芯片250的不同邊緣。如圖1所示，溝槽 216分別靠近芯片250的左右邊緣。在本發(fā)明實施例中，溝槽216的底部與芯片250的有源區(qū)表面202連接。在其他實施例中，溝槽216可以穿過芯片250。在本發(fā)明實施例中，溝槽 216的寬度可介于2 IOOum之間，最小可為2um。接著，可利用蒸鍍方式，順應(yīng)性形成一第一保護層212，并覆蓋底層保護層211和溝槽216的側(cè)壁。在本發(fā)明實施例中，第一保護層212可為可蒸鍍式的疏水性高分子材料， 且第一保護層212的介電常數(shù)可小于或等于3，但與介電層206為不同的材質(zhì)。另外，第一保護層212的楊氏模數(shù)aoung’ smodulus)可大于或等于4. 5GPa，且其厚度可介于0. 1 5um之間。舉例來說，第一保護層212可包括聚對二甲苯(parylene)或全氟硅烷。在本發(fā)明一實施例中，第一保護層212可為聚對二甲苯(parylene)，其具有低介電常數(shù)(小于3)、 耐高溫(可至350°C )、高階梯覆蓋率(St印Coverage)，低濕蒸氣透氣率(Moisturevapor transmission rate,MVTR)(在 37°C，濕度 90% RH 條件下約為 0. 14g-mil/100in2/24hrs)、 低機械應(yīng)力、低摩擦力和高楊氏模數(shù)aoung’ s modulus)(大于4. 5GPa)等優(yōu)點。然后，可利用光刻蝕刻制作工藝，在第一保護層212和其下的底層保護層211中形成多個開口 230，以使導電墊210的頂面從開口 230暴露出來。之后，可利用沉積及光刻蝕刻制作工藝，形成多個焊球下金屬層(UnderBump Metallurgy，UBM) 214，并填入開口 230。如圖1所示，每個焊球下金屬層214電連接至其下的導電墊210。在本發(fā)明實施例中，焊球下金屬層214可包括鎳/金層。然后，可進行一道薄化制作工藝，薄化晶片200的背面。之后，可利用鉆孔 (drilling)方式，從芯片250的背面204移除部分晶片材料，以形成從晶背204延伸進入芯片250中的多個開口 220。接著，請參考圖2，可利用包括化學氣相沉積(CVD)、高密度等離子體CVD、物理氣相沉積(PVD)、原子層沉積(ALD)、濺鍍、旋轉(zhuǎn)涂布等薄膜沉積方式，在芯片250的有源區(qū)表面202上方形成一第二保護層218，其覆蓋位于介電層206上方和溝槽216側(cè)壁的第一保護層212，并填滿溝槽216。在本發(fā)明實施例中，第二保護層218和第一保護層212為不同的材質(zhì)。舉例來說，第二保護層218可包括例如聚亞醯胺(polyimide)、環(huán)氧樹脂(Epoxy)或 ABF(Ajinomoto Build-up Film)等底層填充(Underfill)材料或其組合。然后，可利用光刻蝕刻制作工藝，在第二保護層218中形成多個開口 232，以使焊球下金屬層214的頂面從開口 232暴露出來。然后，請參考圖3，可利用電鍍方式，同時在位于有源區(qū)表面202上方的開口 232和位于芯片背面204的開口 220中填入一導電材料。在本發(fā)明實施例中，導電材料包括鎳、銀、 鋁、銅、鎢、鈦、鉭、摻雜多晶硅或其組合。經(jīng)過上述制作工藝后，在第二保護層218上及開口 232中順應(yīng)性形成多個重布線路圖案224，且同時在芯片背面204的開口 220中形成多個導電柱226。如圖3所示，重布線路圖案2 通過焊球下金屬層214電連接導電墊210，而導電柱2 從芯片背面204延伸進入芯片250中，并電連接至芯片250的電子元件222。之后，可經(jīng)由涂布防焊材料的方式，在重布線路圖案2M和第二保護層218上形成一阻焊層(solder mask) 228。然后，對阻焊層2 進行圖案化制作工藝，以于形成暴露部分重布線路圖案224的多個開口 M0，以定義出導電凸塊的形成位置。然后，將焊料填入開口 MO中，進行回焊形成例如焊球(solder ball)的多個導電凸塊236。如圖3所示，導電凸
8塊236通過與其連接的重布線路圖案2M和焊球下金屬層214電連接導電墊210。經(jīng)過上述制作工藝之后，形成本發(fā)明一實施例的電子元件封裝結(jié)構(gòu)半成品600。最后，請參考圖4，可利用切割機，沿位于切割道區(qū)SC的切割道(Scribeline)L分割上述晶片200，以分離出各封裝完畢的芯片250，完成本發(fā)明一實施例的電子元件封裝體 500a。如圖4所示，本發(fā)明一實施例的電子元件封裝體500a，其包括一芯片250，其具有一有源區(qū)表面202和一背面204。一介電層206，設(shè)置于芯片250的有源區(qū)表面202上。至少兩個溝槽216，穿過介電層206。一第一保護層212，覆蓋介電層206和溝槽216的側(cè)壁。 一第二保護層218，覆蓋第一保護層212并填滿溝槽216，其中第一保護層212為包括聚對二甲苯(parylene)或全氟硅烷的疏水性高分子材料，且第一保護層212與介電層206或第二保護層218為不同的材質(zhì)。如圖4所示，疏水性高分子材料的第一保護層212從低介電常數(shù)介電層206的上方和設(shè)置于靠近芯片250邊緣的溝槽216側(cè)壁包覆電子元件封裝體500a 中的低介電常數(shù)介電層206和位于有源區(qū)表面202上電子元件222，特別是位于溝槽216側(cè)壁的疏水性高分子材料第一保護層212可以視為形成于封裝體側(cè)邊內(nèi)的側(cè)壁保護結(jié)構(gòu)，對于阻擋從封裝體側(cè)邊滲入的水氣具有極佳的效果。因此，分割上述晶片200時，水氣不會從封裝體上方或側(cè)邊滲入低介電常數(shù)介電層206中，可以降低介電崩潰的發(fā)生機率。另外，疏水性高分子材料的第一保護層212也可做為電子元件封裝體500a的機械應(yīng)力的緩沖層，使低介電常數(shù)介電層206與其中的內(nèi)連線結(jié)構(gòu)208之間界面在受到應(yīng)力時不會發(fā)生層間分離失效的問題。因此，本發(fā)明實施例的設(shè)置有疏水性高分子材料第一保護層的電子元件封裝體，可使低介電常數(shù)介電層在進行包括硅通孔成型、電鍍填孔、熱接合與晶片切割等晶片對接制作工藝后仍保有其完整性。圖5 圖7為本發(fā)明另一實施例的電子元件封裝結(jié)構(gòu)500b的制作工藝剖視圖。 上述附圖中的各元件如有與圖1 圖4所示相同或相似的部分，則可參考前面的相關(guān)敘述， 在此不做重復說明。請參考圖5，可于如圖3所示的電子元件封裝結(jié)構(gòu)半成品600的阻焊層2 和導電凸塊236上覆蓋一填充層234。再在晶片200上方垂直堆疊另一個相同的電子元件封裝結(jié)構(gòu)半成品600，其中位于下方的電子元件封裝結(jié)構(gòu)半成品600的導電凸塊236 電連接至垂直堆疊在其上的另一個電子元件封裝結(jié)構(gòu)半成品600的導電柱226。在本發(fā)明實施例中，可使用常用的底部填充(underfill)材料做為填充層234，其可包括環(huán)氧樹脂 (印oxy)、陶瓷、聚醯亞胺(PI)或ABF(Ajinomoto Build-upFilm)。在本發(fā)明實施例中，電子元件封裝結(jié)構(gòu)半成品600堆疊的數(shù)目并無限定，可視需要堆疊兩個或兩個以上的電子元件封裝結(jié)構(gòu)半成品600。最后，請參考圖6，可利用切割機，沿位于切割道區(qū)SC的切割道(Scribeline)L分割已堆疊的多個電子元件封裝結(jié)構(gòu)半成品600，以分離出各封裝完畢的堆疊芯片250，完成如圖7所示的本發(fā)明另一實施例的三維(3D)電子元件封裝體500b。如圖7所示，本發(fā)明另一實施例的三維(3D)電子元件封裝體500b除可具有電子元件封裝體500a的優(yōu)點之外，且具有較高的電子元件密度，可達到多芯片封裝(Multi-Chip Packaging, MCP)的要求。雖然已結(jié)合以上實施例揭露了本發(fā)明，然而其并非用以限定本發(fā)明，任何熟悉此技術(shù)者，在不脫離本發(fā)明的精神和范圍內(nèi)，可作些許的更動與潤飾，因此本發(fā)明的保護范圍應(yīng)以附上的權(quán)利要求所界定的為準。
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權(quán)利要求
1.一種電子元件封裝結(jié)構(gòu)，包括 芯片，其具有一表面和一背面；至少一介電層，設(shè)置于該芯片的該表面上； 至少一溝槽，穿過該介電層； 第一保護層，覆蓋該介電層和該溝槽的側(cè)壁；以及第二保護層，覆蓋該第一保護層并填滿該溝槽。
2.如權(quán)利要求1所述的電子元件封裝結(jié)構(gòu)，其中該第一保護層為疏水性高分子材料、 聚對二甲苯(parylene)或全氟硅烷，且該第一保護層的介電常數(shù)小于或等于3。
3.如權(quán)利要求1所述的電子元件封裝結(jié)構(gòu)，其中該第一保護層的楊氏模數(shù)大于或等于 4. 5GPa0
4.如權(quán)利要求1所述的電子元件封裝結(jié)構(gòu)，其中該第一保護層的厚度介于0.1 5um 之間。
5.如權(quán)利要求1所述的電子元件封裝結(jié)構(gòu)，其中該第二保護層包括聚亞醯胺 (polyimide)、環(huán)氧樹脂(Epoxy)、ABF或其組合。
6.如權(quán)利要求1所述的電子元件封裝結(jié)構(gòu)，其中該溝槽穿過該芯片。
7.如權(quán)利要求1所述的電子元件封裝結(jié)構(gòu)，還包括 內(nèi)連線結(jié)構(gòu)，設(shè)置于該介電層中，并電連接至該芯片；導電墊，設(shè)置于該介電層與該第一保護層之間，并電連接至該內(nèi)連線結(jié)構(gòu)，其中該第一保護層和該第二保護層分別具有開口，以使該導電墊的頂面從該開口暴露出來；重布線路圖案，順應(yīng)性形成于該第二保護層上及該開口中，且電連接該導電墊；以及導電凸塊，設(shè)置于該重布線路圖案上，并電連接該導電墊。
8.如權(quán)利要求1所述的電子元件封裝結(jié)構(gòu)，還包括導電柱，從該晶背延伸進入該芯片中，并電連接至該芯片。
9.如權(quán)利要求1所述的電子元件封裝結(jié)構(gòu)，還包括一底層保護層，設(shè)置于該介電層和該第一保護層之間。
10.如權(quán)利要求9所述的電子元件封裝結(jié)構(gòu)，其中該底層保護層包括氮化硅、二氧化硅、聚亞醯胺(polyimide)、苯環(huán)丁烯(Benzocyclobutene，BCB)或其組合。
11.如權(quán)利要求1所述的電子元件封裝結(jié)構(gòu)，其中該溝槽為兩個。
12.一種電子元件封裝結(jié)構(gòu)，包括 芯片，其具有一表面和一背面；至少一介電層，設(shè)置于該芯片的該表面上；至少一溝槽，穿過該介電層；以及疏水性高分子第一保護層，覆蓋該介電層和該溝槽的側(cè)壁。
13.如權(quán)利要求12所述的電子元件封裝結(jié)構(gòu)，還包括第二保護層，覆蓋該疏水性高分子第一保護層并填滿該溝槽，其中該疏水性高分子第一保護層和該第二保護層為不同的材質(zhì)。
14.如權(quán)利要求12所述的電子元件封裝結(jié)構(gòu)，其中該疏水性高分子第一保護層的介電常數(shù)小于或等于3，且和該介電層為不同的材質(zhì)。
15.如權(quán)利要求14所述的電子元件封裝結(jié)構(gòu)，其中該疏水性高分子第一保護層包括聚對二甲苯(parylene)或全氟硅烷。
16.如權(quán)利要求12所述的電子元件封裝結(jié)構(gòu)，其中該疏水性高分子第一保護層的楊氏模數(shù)大于或等于4. 5GPa。
17.如權(quán)利要求12所述的電子元件封裝結(jié)構(gòu)，其中該疏水性高分子第一保護層的厚度介于0. 1 5um之間。
18.如權(quán)利要求13所述的電子元件封裝結(jié)構(gòu)，其中該第二保護層包括聚亞醯胺 (polyimide)、環(huán)氧樹脂(Epoxy)、ABF或其組合。
19.如權(quán)利要求12所述的電子元件封裝結(jié)構(gòu)，其中該溝槽穿過該芯片。
20.如權(quán)利要求12所述的電子元件封裝結(jié)構(gòu)，還包括 內(nèi)連線結(jié)構(gòu)，設(shè)置于該介電層中，并電連接至該芯片；導電墊，設(shè)置于該介電層與該第一保護層之間，并電連接至該內(nèi)連線結(jié)構(gòu)，其中該疏水性高分子第一保護層和該第二保護層分別具有一開口，以使該導電墊的頂面從該開口暴露出來；重布線路圖案，順應(yīng)性形成于該第二保護層上及該開口中，且電連接該導電墊； 導電凸塊，設(shè)置于該重布線路圖案上，并電連接該導電墊；以及導電柱，從該晶背延伸進入該芯片中，并電連接至該芯片。
21.如權(quán)利要求12所述的電子元件封裝結(jié)構(gòu)，還包括底層保護層，設(shè)置于該介電層和該疏水性高分子第一保護層之間。
22.如權(quán)利要求21所述的電子元件封裝結(jié)構(gòu)，其中該底層保護層包括氮化硅、二氧化硅、聚亞醯胺(polyimide)、苯環(huán)丁烯(Benzocyclobutene，BCB)或其組合。
23.如權(quán)利要求12所述的電子元件封裝結(jié)構(gòu)，其中該溝槽為兩個。
24.一種電子元件封裝結(jié)構(gòu)的制造方法，包括下列步驟提供一晶片，其具有多個芯片和位于該些芯片之間的多個切割道區(qū)，其中每一個該芯片具有一表面和一背面；在該芯片的該表面上形成至少一介電層； 在該介電層中形成至少一溝槽，且鄰接該些切割道區(qū)的兩側(cè)； 順應(yīng)性形成一第一保護層，并覆蓋該介電層和該溝槽的側(cè)壁； 形成一第二保護層，覆蓋該第一保護層，并填滿該溝槽；以及沿該些切割道區(qū)切割該晶片，分離該些芯片。
25.如權(quán)利要求M所述的電子元件封裝結(jié)構(gòu)的制造方法，形成該第一保護層之前還包括在該介電層中形成一內(nèi)連線結(jié)構(gòu)，并電連接至該芯片； 在該介電層上形成一導電墊，并電連接至該內(nèi)連線結(jié)構(gòu)。
26.如權(quán)利要求M所述的電子元件封裝結(jié)構(gòu)的制造方法，形成該第二保護層之后還包括在該第一保護層和該第二保護層中形成一開口，以使該導電墊的頂面從該開口暴露出來；在該第二保護層上及該開口中順應(yīng)性形成一重布線路圖案，且電連接該導電墊； 在該芯片中形成一導電柱，從該晶背延伸進入該芯片中，并電連接至該芯片；以及在該重布線路圖案上形成一導電凸塊，并電連接該導電墊。
27.如權(quán)利要求M所述的電子元件封裝結(jié)構(gòu)的制造方法，形成該第一保護層之前還包括全面性形成一底層保護層，覆蓋該介電層。
28.一種電子元件封裝結(jié)構(gòu)的制造方法，包括下列步驟提供一晶片，其具有多個芯片和位于該些芯片之間的多個切割道區(qū)，其中每一個該芯片具有一表面和一背面；在該芯片的該表面上形成一介電層；在該介電層中形成至少一溝槽，且鄰接該些切割道區(qū)的兩側(cè)；順應(yīng)性形成一疏水性高分子第一保護層，覆蓋該介電層和該溝槽的側(cè)壁；以及沿該些切割道區(qū)切割該晶片，分離該些芯片。
29.如權(quán)利要求觀所述的電子元件封裝結(jié)構(gòu)的制造方法，形成該疏水性高分子第一保護層之前還包括在該介電層中形成一內(nèi)連線結(jié)構(gòu)，并電連接至該芯片；以及在該介電層上形成一導電墊，并電連接至該內(nèi)連線結(jié)構(gòu)。
30.如權(quán)利要求觀所述的電子元件封裝結(jié)構(gòu)的制造方法，形成該第二保護層之后還包括在該疏水性高分子第一保護層和該第二保護層中形成一開口，以使該導電墊的頂面從該開口暴露出來；在該第二保護層上及該開口中順應(yīng)性形成一重布線路圖案，且電連接該導電墊；在該重布線路圖案上形成一導電凸塊，并電連接該導電墊；以及在該芯片中形成一導電柱，從該晶背延伸進入該芯片中，并電連接至該芯片。
31.如權(quán)利要求觀所述的電子元件封裝結(jié)構(gòu)的制造方法，形成該疏水性高分子第一保護層之前還包括全面性形成一底層保護層，覆蓋該介電層。
32.一種電子元件封裝結(jié)構(gòu)，包括至少兩個沿垂直方向堆疊且彼此電連接的電子元件封裝結(jié)構(gòu)，其中每一個該電子元件封裝結(jié)構(gòu)包括芯片，其具有一表面和一背面；至少一介電層，設(shè)置于該芯片的該表面上；至少一溝槽，穿過該介電層；第一保護層，覆蓋該介電層和該溝槽的側(cè)壁；以及第二保護層，覆蓋該第一保護層并填滿該溝槽。
33.一種電子元件封裝結(jié)構(gòu)，包括至少兩個沿垂直方向堆疊且彼此電連接的電子元件封裝結(jié)構(gòu)，其中每一個該電子元件封裝結(jié)構(gòu)包括芯片，其具有一表面和一背面； 介電層，設(shè)置于該芯片的該表面上； 至少一溝槽，穿過該介電層；以及疏水性高分子第一保護層，覆蓋該介電層和該溝槽的側(cè)壁。
全文摘要
本發(fā)明公開一種電子元件封裝結(jié)構(gòu)及其制造方法，上述電子元件封裝結(jié)構(gòu)包括一芯片，其具有一有源區(qū)表面和一背面；一介電層，設(shè)置于上述芯片的上述有源區(qū)表面上；至少兩個溝槽，穿過上述介電層；一第一保護層，覆蓋上述介電層和上述些溝槽的側(cè)壁；一第二保護層，覆蓋上述第一保護層并填滿上述些溝槽。
文檔編號H01L21/78GK102237320SQ20101017082
公開日2011年11月9日 申請日期2010年4月30日 優(yōu)先權(quán)日2010年4月30日
發(fā)明者張景堯, 張道智, 詹朝杰, 陸蘇財 申請人:財團法人工業(yè)技術(shù)研究院