傳感器及其制造方法

文檔序號：6943456閱讀：158來源：國知局

專利名稱：傳感器及其制造方法
技術(shù)領域：
本發(fā)明涉及一種半導體元件，特別涉及一種利用深寬比捕獲技術(shù)制造半導體元件的方法及以此方法制造的半導體元件。
背景技術(shù)：
增加半導體元件(例如光檢測器、二極管、發(fā)光二極管、晶體管、鎖相器及許多其他半導體元件)的效能及降低成本是在半導體工業(yè)中一項不變的需求。此項需求促使整合一種類型的半導體元件于另一半導體工藝中的研究持續(xù)進行。
舉例來說，在由一 p-n結(jié)或p-i-n結(jié)構(gòu)陣列所構(gòu)成的光檢測器中，由于光檢測器可檢測紅外光，因此，制作具有低能隙材料(例如鍺或砷化銦鎵)的P-n結(jié)及/或p-i-n結(jié)構(gòu) 是相當有利的。另于低成本、大尺寸的硅晶片上，生產(chǎn)一三-五族或其他非硅材料的薄膜，以降低高效能三-五族元件的成本，是符合成本效益的。未來更期待將非硅p-n結(jié)及/或 P-i-n結(jié)構(gòu)(例如以鍺或砷化銦鎵為主體)整合于一硅工藝中，以使在一系統(tǒng)(例如一光檢測器)中的其他電路可利用一例如一標準互補式金屬氧化物半導體(CM0Q工藝的標準硅工藝加以制作。另以一共平面方式制作非硅元件及硅互補式金屬氧化物半導體(CMOS)，亦是符合期待的，因此，整體系統(tǒng)的內(nèi)連線及整合可依一與標準及低成本互補式金屬氧化物半導體(CMOS)工藝相容的方式而實現(xiàn)。此外，增加配置非硅區(qū)域的尺寸，以輸出于其中通過光吸收所產(chǎn)生的電子，亦是共同追求的目標。發(fā)明內(nèi)容
本發(fā)明的一實施例，提供一種傳感器，包括一基板，具有一第一外延結(jié)晶結(jié)構(gòu)與一第二外延結(jié)晶結(jié)構(gòu)，該第一外延結(jié)晶結(jié)構(gòu)與該第二外延結(jié)晶結(jié)構(gòu)的分界位于一接合部；一感測區(qū)，形成于該接合部上或于該接合部中，以輸出電子，該電子是于該感測區(qū)中通過光吸收所產(chǎn)生；以及多個接觸端，耦接至該感測區(qū)，以接收該電子，獲得一輸出電子信號。
本發(fā)明的一實施例，提供一種傳感器的制造方法，包括提供一結(jié)晶半導體基板；形成一第一圖案化溝槽結(jié)構(gòu)于該結(jié)晶半導體基板中；形成一第二圖案化溝槽結(jié)構(gòu)于該第一圖案化溝槽結(jié)構(gòu)中，其中該第二圖案化溝槽結(jié)構(gòu)具有一寬度，該寬度等于或小于該第一圖案化溝槽結(jié)構(gòu)的寬度；形成一深寬比捕獲(ART)材料于該第一圖案化溝槽結(jié)構(gòu)與該第二圖案化溝槽結(jié)構(gòu)中；以及制作一光檢測器，形成于該深寬比捕獲(ART)材料上或于該深寬比捕獲(ART)材料中，以輸出電子，該電子于該光檢測器中通過光吸收所產(chǎn)生。
本發(fā)明的一實施例，提供一種傳感器，包括一結(jié)晶基板；一絕緣子，具有多個開口至該結(jié)晶基板；一第一結(jié)晶材料，位于該絕緣子中的該開口內(nèi)，該第一結(jié)晶材料與該結(jié)晶基板為晶格失配；一第二緩沖結(jié)晶材料，位于該結(jié)晶基板與該第一結(jié)晶材料之間，該第二緩沖結(jié)晶材料與該結(jié)晶基板為晶格失配；一光感測元件，位于至少一部分的該第一結(jié)晶材料中，以輸出電子，該電子于該光感測元件中通過光吸收所產(chǎn)生；以及多個接觸端，耦接至該光感測元件，以接收該電子，獲得一輸出電子信號。
為讓本發(fā)明的上述目的、特征及優(yōu)點能更明顯易懂，下文特舉一較佳實施例，并配合所附附圖，作詳細說明如下。

圖Ia 圖Id是根據(jù)本發(fā)明的一實施例，公開一種半導體元件的制造方法；
圖2是根據(jù)本發(fā)明的一實施例，公開一種具有一外延側(cè)向成長的結(jié)構(gòu)的剖面示意圖，其中于該外延側(cè)向成長上或于該結(jié)構(gòu)中可制作一半導體元件；
圖3是根據(jù)本發(fā)明的一實施例，公開一種具有一大尺寸側(cè)向本征區(qū)域的結(jié)構(gòu)的剖面示意圖4是根據(jù)本發(fā)明的一實施例，公開一種于一基板中多重溝槽的布局的上視圖，其中該基板可用于成長外延結(jié)晶材料；
圖5是根據(jù)本發(fā)明的一實施例，公開一種具有非硅半導體元件的結(jié)構(gòu)，其中該非硅半導體元件整合于一硅工藝中；
圖6是根據(jù)本發(fā)明的一實施例，公開一種具有一 p-i-n結(jié)構(gòu)的結(jié)構(gòu)，其中該p-i-n 結(jié)構(gòu)形成于一淺溝槽隔離區(qū)域中；
圖7是根據(jù)本發(fā)明的另一實施例，公開一種具有一 p-i-n結(jié)構(gòu)的結(jié)構(gòu)，其中該 P-i-n結(jié)構(gòu)形成于一淺溝槽隔離區(qū)域中；
圖8是根據(jù)本發(fā)明的一實施例，一部分的光檢測器陣列；
圖9是根據(jù)本發(fā)明的一實施例，于零偏壓時，公開一種p-i-n結(jié)構(gòu)的一能帶結(jié)構(gòu) 圖10是根據(jù)本發(fā)明的一實施例，于一偏壓時，公開圖9中p-i-n結(jié)構(gòu)的能帶結(jié)構(gòu) 圖11是根據(jù)本發(fā)明的一實施例，公開圖8中一部分的光檢測器陣列；
圖12是根據(jù)本發(fā)明的一實施例，公開圖8光檢測器陣列中晶體管的結(jié)構(gòu)方式；
圖13是根據(jù)本發(fā)明的另一實施例，公開圖8光檢測器陣列中晶體管的結(jié)構(gòu)方式；
圖14是根據(jù)本發(fā)明的一實施例，公開圖8光檢測器陣列中連接至一晶體管的 P-i-n結(jié)構(gòu)的結(jié)構(gòu)方式；
圖15是根據(jù)本發(fā)明的一實施例，公開一種形成于一接合區(qū)域上或形成于該區(qū)域中的半導體元件的剖面示意圖，其中該接合區(qū)域是通過相鄰深寬比捕獲(ART)結(jié)構(gòu)而形成；
圖16是根據(jù)本發(fā)明的另一實施例，公開一種形成于一接合區(qū)域上或形成于該區(qū) 域中的半導體元件的剖面示意圖，其中該接合區(qū)域是通過相鄰深寬比捕獲(ART)結(jié)構(gòu)而形成；
圖17是根據(jù)本發(fā)明的一實施例，公開一種具有一形成于一漸變緩沖層上的半導體元件的結(jié)構(gòu)的剖面示意圖，其中該漸變緩沖層形成于一介電層的一開口中；
圖18是根據(jù)本發(fā)明的一實施例，公開一種具有一形成于一漸變緩沖層上的半導體元件的結(jié)構(gòu)的剖面示意圖，其中該漸變緩沖層形成于一結(jié)晶基板的一溝槽中；
圖19a是根據(jù)本發(fā)明的一實施例，公開一部分整合于一硅基板中的非硅光檢測器陣列的剖面示意圖，其中該光檢測器可檢測由頂部射入的光；
圖19b是根據(jù)本發(fā)明的一實施例，公開圖19a中一部分光檢測器的上視圖20a是根據(jù)本發(fā)明的一實施例，公開一部分整合于一硅基板中的非硅光檢測器陣列的剖面示意圖，其中該光檢測器可檢測由側(cè)面射入的光；
圖20b是根據(jù)本發(fā)明的一實施例，公開圖20a中一部分光檢測器的上視圖21a 圖21b是根據(jù)本發(fā)明的一實施例，公開一種光檢測器與電接觸端電性連接的方式；
圖22是根據(jù)本發(fā)明的一實施例，公開一種具有一未隔離缺陷區(qū)的半導體元件的剖面示意圖。
并且，上述附圖中的附圖標記說明如下
100、269 (半導體)基板；
101、103 介電側(cè)壁(介電層圖案)；
102、108、270、271、273、299 介電層；
104 屏幕層；
106、130、132、134、157、184、186、188、235 開口 (溝槽)；
107、109 淺溝槽隔離(STI)溝槽；
110 開口底部；
112 外延材料；
114、138、140 深寬比捕獲結(jié)晶結(jié)構(gòu)；
116、128、156、160、196 (深寬比捕獲)成長(結(jié)晶)部分；
118、122、126、128、280、282、286、288 深寬比捕獲(外延)(結(jié)晶)結(jié)構(gòu)；
120、124 介電隔離物(介電層圖案)；
144、148、152 以硅為主體的半導體元件或其單元；
146、150 以鍺為主體的半導體元件；
148、234’ 鍺外延結(jié)晶結(jié)構(gòu)；
巧4、155 隔離圖案(介電層圖案)；
156,196,274,276,292,294 半導體元件；
158、192、234、洸2 ρ (型)區(qū)；
160、190、236 i 區(qū)(本征區(qū))；
162、194、238、洸6 η (型)區(qū)；
164、170、178、236，、256 源極；
166、172、180、241、258 柵極；
168、174、182、238，、260 漏極；
176 隔離單元；
200 光檢測器陣列；
202、204、206、208、209、210、212、218、220、224、226、230、232 晶體管；
214 非硅半導體傳感器((光)傳感器)(p-i-n結(jié)構(gòu))；
216、222、2 (光)傳感器(p-i-n 結(jié)構(gòu))；
242、302 介電層圖案；
243氧化層(側(cè)壁覆蓋層)(介電層)；6
244、246、248、250、252 淺溝槽隔離工藝溝槽結(jié)構(gòu)(淺溝槽隔離(工藝)圖案)；
254 絕緣結(jié)構(gòu)；
264 深寬比捕獲部分；
272、290 接合區(qū)；
276、278、294、296 單元；
298 漸變緩沖層；
300 鍺 p-n 二極管；
304 硅基板；
310、314 金屬接觸端；
312、316 接觸桿；
ART (鍺)深寬比捕獲(外延結(jié)晶)結(jié)構(gòu)；
C 列信號；
Cl 列定址/讀取信號；
CB 導電帶；
D1、D2、D3、D4、D5 漏極；
DL 介電層(低溫氧化物層)；
DR 缺陷區(qū)；
Ef 費米能階；
G1、G2、G3、G4、G5 柵極；
H (深寬比捕獲)成長(結(jié)晶)部分的高度；
Hd 介電層的深度；
I i區(qū)((鍺)本征區(qū))；
IL 入射光；
L 深寬比捕獲結(jié)構(gòu)的厚度；
L，光吸收范圍；
LD 光檢測器；
M 金屬接觸端；
N η 區(qū)；
0 開口；
P ρ 區(qū)；
P+ 重摻雜區(qū)；
R 行信號；
Rl 行定址/讀取信號；
S 感測信號；
S1、S2、S3、S4、S5 源極;
SB (本征)硅基板；
V+、V- 夕卜電壓；
VB 共價帶；
Vdd 放大的電壓信號；
Vkst 重設信號區(qū)；
W (深寬比捕獲)成長(結(jié)晶)部分的寬度；
Wb 開口的寬度；
Win 深寬比捕獲外延(結(jié)晶)結(jié)構(gòu)的寬度。
具體實施方式
此處公開一半導體元件的制造方法及以此方法制造的半導體元件。
本發(fā)明半導體元件的制造方法可將非硅半導體元件整合于一硅工藝中，使得半導體元件的硅電路可通過標準硅工藝而形成。整合能力對于硅工藝中使用低能隙或高能隙半導體材料制造具有p-n及p-i-n結(jié)構(gòu)的半導體元件來說顯得相當重要。
本發(fā)明半導體元件的制造方法亦可于一溝槽結(jié)構(gòu)中形成深寬比捕獲 (aspect-ratio-trapping, ART)結(jié)晶結(jié)構(gòu)。上述溝槽結(jié)構(gòu)例如一通過一溝槽圖案化工藝 (亦即一標準互補式金屬氧化物半導體(CMOS)淺溝槽隔離(STI)工藝)圖案化的溝槽結(jié)構(gòu) 或一類淺溝槽隔離(STI-Iike)溝槽圖案化結(jié)構(gòu)。在大部分現(xiàn)今的深寬比捕獲(ART)技術(shù) 中，形成于深寬比捕獲(ART)結(jié)構(gòu)上或形成于該結(jié)構(gòu)中的半導體元件可具有任何預期的側(cè) 向及/或垂直尺寸，大體上不受深寬比需求或工藝限制。為說明及簡化的目的，本發(fā)明半導體元件的制造方法將探討相關(guān)實施例，其中，在某些實施例中，于淺溝槽隔離(STI)工藝溝槽結(jié)構(gòu)上，形成深寬比捕獲(ART)結(jié)晶結(jié)構(gòu)。本領域具有通常知識者可依以下討論的實施例方法于其他型態(tài)的溝槽上制作形成深寬比捕獲(ART)結(jié)構(gòu)。
深寬比捕獲(ART)為一降低缺陷及異質(zhì)外延成長的技術(shù)。此處所使用的深寬比捕獲(ART) —詞，一般來說，是指將缺陷終止于非結(jié)晶結(jié)構(gòu)(亦即異質(zhì)外延成長過程中的介電側(cè)壁，該側(cè)壁相對于成長面積的尺寸具有足夠高度以至可捕獲即使沒有全部也是大部分的缺陷)的技術(shù)。深寬比捕獲(ART)使用高深寬比的開口，例如溝槽或孔洞，以捕獲差排，避免差排缺陷到達外延膜表面，大幅地降低深寬比捕獲(ART)開口內(nèi)的表面差排密度。本發(fā)明更詳細有關(guān)深寬比捕獲(ART)元件及技術(shù)的實施例請見2006年5月17日申請的美國專利 (申請?zhí)?1/436，198) ,2006年7月沈日申請的美國專利(申請?zhí)?1/493，365)以及2007 年9月7日申請的美國專利(申請?zhí)?1/852，078)。以上所列專利參考文獻全體皆引用作為本發(fā)明揭示內(nèi)容。
此外，根據(jù)定制化深寬比捕獲(ART)成長參數(shù)，一強化型外延側(cè)向成長 (epitaxial lateral overgrowth，EL0)模式可應用于溝槽型區(qū)域(亦即具有開口形成于其中的區(qū)域)上的擴張式外延。此模式即是在最初的溝槽晶種層中心上方形成大體積的懸浮式(free-standing)高品質(zhì)材料。因此，一結(jié)合深寬比捕獲(ART)與外延側(cè)向成長(ELO) 的技術(shù)可大幅地增加基板(例如硅基板)上晶格失配(lattice-mismatched)材料的可利用膜表面積及品質(zhì)。此相對簡單的工藝可達到可靠及再現(xiàn)的結(jié)果。
本發(fā)明半導體元件的制造方法更可于現(xiàn)有的淺溝槽隔離(STI)工藝溝槽中形成一大尺寸的深寬比捕獲(ART)結(jié)構(gòu)。隨后，可形成具有預期側(cè)向或垂直尺寸的一半導體元件或一半導體元件的一單元。特別是，可于大尺寸的深寬比捕獲(ART)結(jié)構(gòu)中形成一大尺寸的本征半導體區(qū)域。
本發(fā)明半導體元件的制造方法可于一設置于一半導體結(jié)晶基板上的緩沖層上形成一半導體元件或一半導體元件的一單元，而該緩沖層可為漸變的。緩沖層可設置于一形成于一介電層中的開口內(nèi)或設置于一形成于一結(jié)晶基板中的溝槽中。
本發(fā)明半導體元件的制造方法亦可形成非等向或等向外延側(cè)向成長(ELO)區(qū)域。一半導體單元或一半導體元件可形成于該區(qū)域上或形成于該區(qū)域中。
本發(fā)明半導體元件的制造方法亦可于相鄰深寬比捕獲(ART)結(jié)構(gòu)之間的接合區(qū) 域中形成半導體元件或半導體元件的單元。
本發(fā)明半導體元件的制造方法亦可于一深寬比捕獲(ART)結(jié)構(gòu)上或于該結(jié)構(gòu)中形成半導體元件的側(cè)向p-n及p-i-n結(jié)構(gòu)。
在一特定實施例中，本發(fā)明半導體元件的制造方法可用來制作一半導體元件，其包括具有一光檢測器的互補式金屬氧化物半導體元件，該光檢測器形成于一深寬比捕獲 (ART)結(jié)構(gòu)上或形成于該結(jié)構(gòu)中。其他非硅或硅電路亦可與光檢測器同時形成。
本發(fā)明半導體元件的制造方法及以此方法制造的半導體元件將于以下實施例中進行討論。對本領域具有通常知識者來說，以下討論以說明為目的，不作為本發(fā)明的限制條件。其他于此公開范圍內(nèi)的變化亦具有可應用性。
請參閱圖Ia 圖ld，說明一利用一深寬比捕獲(ART)技術(shù)制造一外延結(jié)構(gòu)的實施例方法。請參閱圖la，提供一基板100?；?00可為一半導體結(jié)晶基板，例如一硅基板。于基板100上，沉積一由一介電材料構(gòu)成的介電層102。介電材料可為任何適合材料，較佳為一半導體元素的一氧化物或氮化物，例如氧化硅或氮化硅。其他材料亦可應用，例如一金屬元素、一金屬合金或一陶瓷材料的一氧化物或氮化物。
于介電層102上，沉積一屏幕層104。屏幕層104構(gòu)成材料對于用來蝕刻基板100 的蝕刻工藝具有高度選擇性。舉例來說，當實施一干蝕刻工藝以于基板100中形成溝槽時，屏幕層104可由氮化鈦所構(gòu)成。
本發(fā)明可通過一選擇性蝕刻工藝對基板100進行蝕刻，以形成開口，例如圖Ib中的開口 106。由于屏幕層104對蝕刻工藝具有選擇性，因此，于基板100中的溝槽106可具有一較大深度或?qū)挾?，然而，仍維持預期的深寬比，供后續(xù)深寬比捕獲(ART)成長。在一實施例中，開口 106具有一的深度，其可為100納米或更大，200納米或更大，500納米或更大， 1微米或更大，1.5微米或更大，2微米或更大，3微米或更大或5微米或更大。開口 106具有一寬度，其可為20納米或更大，100納米或更大，500納米或更大，1微米或更大，1. 5微米或更大，2微米或更大，3微米或更大或5微米或更大。開口 106的深寬比可為0.5或更高， 1或更高或1. 5或更高。
之后，于開口 106中，可填入一選擇性介電材料，以覆蓋供后續(xù)深寬比捕獲(ART) 成長的開口 106的側(cè)壁。在一實施例中，于開口 106側(cè)壁上的介電層108可由一氧化物(例如氧化硅)、一氮化物(例如氮化鈦)或其他適合材料所構(gòu)成。在另一實施例中，于開口 106 側(cè)壁上的介電層108可由氮化鈦或其自由表面能大約等于或高于氮化鈦的材料所構(gòu)成。
于覆蓋開口 106側(cè)壁后，可蝕刻介電層108，以移除開口 106底部110的介電材料，露出下方的基板100，如圖Ic所示。
如圖Ic所示，于形成的開口 106中，實施一深寬比捕獲(ART)工藝，以形成外延材料112，如圖Id所示。深寬比捕獲(ART)工藝的實施例方法請見2006年5月17日申請的美國專利(11/436，198) ,2006年7月26日申請的美國專利(11/493，365)以及2007年9月7日申請的美國專利(11/852,078)。深寬比捕獲(ART)結(jié)構(gòu)由一半導體材料所構(gòu)成。舉例來說，深寬比捕獲(ART)結(jié)構(gòu)可由第四族元素或化合物、三-五族或三-氮族化合物或二-六族化合物所構(gòu)成。第四族元素的例子包括鍺及硅。第四族化合物的例子包括鍺化硅。三-五族化合物的例子包括磷化鋁、磷化鎵、磷化銦、砷化鋁、砷化鎵、砷化銦、銻化鋁、銻化鎵、銻化銦及其他三元素及四元素化合物。三-氮族化合物的例子包括氮化鋁、氮化鎵、氮化銦及其他三元素及四元素化合物。二 -六族化合物的例子包括硒化鋅、碲化鋅、硒化鎘、碲化鎘、硫化鋅及其他三元素及四元素化合物。
上述深寬比捕獲(ART)外延結(jié)構(gòu)的制造方法及以此方法制造的外延深寬比捕獲 (ART)結(jié)構(gòu)具有許多優(yōu)點。舉例來說，當基板為一硅基板時，于基板溝槽中，可形成一非硅結(jié)晶材料，例如鍺或其他半導體材料。因此，于非硅結(jié)晶深寬比捕獲(ART)材料上或于該材料中，可形成一非硅半導體元件，例如以鍺為主體的p-n或p-i-n結(jié)構(gòu)。本發(fā)明通過標準硅工藝于硅基板中或于該基板上亦可形成半導體元件的其他硅電路，相關(guān)實施例將于后續(xù)圖 5中詳加描述。
在另一實施例中，上述制造方法可將光檢測器像素整合于一硅工藝中。一光檢測器像素包括一 P-n或p-i-n結(jié)構(gòu)及其相關(guān)電路，例如信號轉(zhuǎn)換電路。在某些應用中，利用一例如鍺、砷化銦鎵、鍺化硅及磷化銦的低能硅材料制作P-n或p-i-n結(jié)構(gòu)，以檢測紅外光。在某些其他實施例中，由一例如氮化鎵及磷化銦的高能硅半導體材料制作的一 P-n結(jié)用于檢測紫外光。于由例如鍺及砷化銦鎵的非硅半導體材料所構(gòu)成的深寬比捕獲(ART)外延結(jié)構(gòu) 上或于該結(jié)構(gòu)中，可形成非硅半導體單元(例如P-n結(jié)或p-i-n結(jié)構(gòu))。本發(fā)明可利用例如標準互補式金屬氧化物半導體(CM0Q工藝的標準硅工藝形成光檢測器的其他電路。當光檢測器預期具有一大于一關(guān)鍵門檻的尺寸時，例如等于或大于2微米或2至5微米，于硅基板中的一開口可制作出具有一等于或大于光檢測器預期尺寸的寬度，例如等于或大于2微米或2至5微米。因此，形成于開口中的深寬比捕獲(ART)外延結(jié)晶結(jié)構(gòu)可具有一等于或大于光檢測器預期尺寸的寬度。再者，可同時維持預期的深寬比。
除了形成一深寬比捕獲(ART)外延結(jié)晶結(jié)構(gòu)于一基板中的一寬開口內(nèi)，一具有一大尺寸的深寬比捕獲(ART)可選擇性地通過成長而得到，如圖2所示。請參閱圖2，通過例如一淺溝槽隔離(STI)技術(shù)于一基板中形成的一開口可具有一寬度ffb。本發(fā)明通過開口內(nèi) 深寬比捕獲(ART)結(jié)晶結(jié)構(gòu)114的成長，可得到一成長結(jié)晶部分116。成長結(jié)晶部分116可具有一高度H，其為形成于基板中開口高度的1.5倍或更多、2倍或更多、5倍或更多、10倍或更多或5至10倍之間。成長結(jié)晶部分116可具有一寬度W，其為形成于基板中開口寬度 Wb的1. 5倍或更多、2倍或更多、5倍或更多、10倍或更多或5至10倍之間。
本發(fā)明亦可通過外延側(cè)向成長(印itaxial lateral overgrowth, EL0)得到成長結(jié)晶部分116大的側(cè)向尺寸。外延側(cè)向成長(ELO)可為等向或非等向。為得到成長結(jié)晶部分116的一平坦表面，可實施一化學機械研磨(chemicalmechanical polishing, CMP)工藝。本發(fā)明可進一步對成長結(jié)晶部分116進行圖案化，例如利用一光微影工藝，以獲得預期尺寸(包括側(cè)向及垂直尺寸及/或形狀)。
之后，于成長結(jié)晶部分116中，可形成一具有一大尺寸(等于或大于2微米)的半導體元件或一半導體元件的一單元。舉例來說，于成長結(jié)晶部分116上或于該結(jié)構(gòu)中，可形成一 p-n或p-i-n結(jié)構(gòu)，其尺寸可為100納米或更大，500納米或更大，1微米或更大，2微米或更大，5微米或更大，10微米或更大或5至10微米之間。
本發(fā)明通過形成于一基板中的一大溝槽內(nèi)形成深寬比捕獲(ART)結(jié)晶結(jié)構(gòu)可選擇性地得到大的深寬比捕獲(ART)結(jié)晶結(jié)構(gòu)，如圖3所示。請參閱圖3，于基板100(可為一半導體結(jié)晶基板，例如一硅基板)中，形成一具有一大寬度的開口，其寬度例如為100納米或更大，500納米或更大，1微米或更大，2微米或更大，5微米或更大，10微米或更大或100 微米或更大，較佳為100納米至20微米之間或2至5微米之間。于開口中，可形成例如介電側(cè)壁101及介電隔離物120與124的介電層圖案。提供的介電層圖案是為后續(xù)深寬比捕獲 (ART)工藝的進行，以形成深寬比捕獲(ART)外延結(jié)晶結(jié)構(gòu)118、122、1沈及128。特別是，介電層圖案101與120定義一具有一深寬比的開口，此深寬比與形成位于介電層圖案101 與120之間開口中的一深寬比捕獲(ART)外延結(jié)晶結(jié)構(gòu)所需求的深寬比相當。介電層圖案 120與IM定義一具有一深寬比的開口，此深寬比與形成位于介電層圖案120與IM之間開口中的一深寬比捕獲(ART)外延結(jié)晶結(jié)構(gòu)所需求的深寬比相當。介電層圖案IM與103定義一具有一深寬比的開口，此深寬比與形成位于介電層圖案124與103之間開口中的一深寬比捕獲(ART)外延結(jié)晶結(jié)構(gòu)所需求的深寬比相當。上述介電層圖案可形成于多層(例如垂直堆疊的三或更多層)中。
介電層圖案可通過許多方法形成。在一實施例中，通過例如一淺溝槽隔離(STI) 工藝于基板100中形成一大溝槽后，于大開口中，沉積一作為介電層圖案具有一介電材料的介電層?？蓤D案化沉積的介電層，以具有一深度Hd，該深度由大開口的底部量測至圖案化介電層的上表面。深度Hd可為任何適當數(shù)值，較佳等于或大于一門檻高度。形成于一開口(例如介電層圖案101與120之間的開口)中具有差排缺陷的深寬比捕獲(ART)外延結(jié) 構(gòu)，其差排缺陷位于該門檻高度內(nèi)。
于大開口中，可進一步圖案化上述已圖案化的介電層，以形成介電層圖案101、 120、IM及103。移除位于介電層圖案101與120之間，120與1 之間以及124與103之間開口的底部部分，以露出基板100。
通過形于成大開口中的介電層圖案，實施一深寬比捕獲(ART)工藝，以形成深寬比捕獲(ART)外延結(jié)構(gòu)118,122與126。通過深寬比捕獲(ART)外延結(jié)構(gòu)118,122與126 的成長，可得到一具有一大尺寸的成長結(jié)晶部分128。成長結(jié)晶部分1 可具有一寬度Win，其大約等于形成于基板100中大開口的寬度。舉例來說，成長結(jié)晶部分1 可具有一寬度 Win,其為100納米或更大，500納米或更大，1微米或更大，2微米或更大，5微米或更大，10 微米或更大或20微米或更大，較佳為2至5微米之間。之后，于成長結(jié)晶部分1 上或于該結(jié)構(gòu)中，可形成一具有一預期大尺寸(例如100納米或更大，500納米或更大，1微米或更大，2微米或更大，5微米或更大，10微米或更大或20微米或更大，較佳為5至10微米之間) 的半導體元件或一半導體元件的一單元。
上述利用溝槽、凹陷、開口或其類似工藝形成于一基板中的開口可具有任何預期形狀或設計，其實施例于圖4上視圖中加以說明。請參閱圖4，一開口可具有其他形狀，例如一 90度角形，如開口 130。當然，一開口可具有其他形狀，例如圓形、甜甜圈形、多角形及其他可能形狀。通過任何預期設計，于開口中，可形成多重開口，例如矩形開口 134與132之間可彼此垂直或平行排列或以任意預期角度排列。
上述圖Ia 圖Id或圖2所述的實施例方法可將非硅半導體元件整合于一硅工藝中。以下以圖5續(xù)說明其中一實施例。請參閱圖5，通過一淺溝槽隔離(STI)工藝，于硅基板100中，形成開口。于硅基板100的淺溝槽隔離(STI)開口中，形成鍺(或砷化銦鎵或其他半導體材料，例如一三-五族半導體材料)深寬比捕獲(ART)結(jié)晶結(jié)構(gòu)138與140。于深寬比捕獲(ART)結(jié)晶結(jié)構(gòu)138與140上，形成以鍺為主體(或以砷化銦鎵或其他半導體材料，例如一三-五族半導體材料為主體)的半導體元件146與150，例如光檢測器。于基板 100與深寬比捕獲(ART)結(jié)晶結(jié)構(gòu)138、140之間，可形成一緩沖層(例如10 100納米)，用于接合、粘著或為改善元件效能。通過例如互補式金屬氧化物半導體(CM0Q工藝的標準硅工藝，于基板100的圖案上，形成以硅為主體的半導體元件144、148與152或半導體元件 144,148與152的單元。以上即是將以非硅為主體的半導體元件或以非硅為主體的半導體元件的單元整合(例如形成共平面)于硅工藝中。
在形成于一基板(例如一硅基板)的淺溝槽隔離(STI)溝槽中形成深寬比捕獲 (ART)外延結(jié)構(gòu)的實施例中，探討例如環(huán)繞開口的基板圖案。舉例來說，可對基板圖案進行鈍化，以保護基板圖案與深寬比捕獲(ART)結(jié)構(gòu)。當基板與深寬比捕獲(ART)結(jié)構(gòu)的熱及/ 或機械性質(zhì)失配時，由于產(chǎn)生失配，致可能對深寬比捕獲(ART)結(jié)構(gòu)及/或基板圖案造成物理及/或化學損傷，此時，上述的保護作用即顯得相當重要。例如當深寬比捕獲(ART)結(jié)構(gòu) 與基板圖案的熱膨脹系數(shù)(coefficient-of-thermal-expansion，CET)失配時，即可能對深寬比捕獲(ART)結(jié)構(gòu)及/或基板圖案造成物理損傷。在一實施例中，可通過氧化或氮化作用，對基板圖案進行鈍化，以于基板圖案的露出表面上或于基板圖案與深寬比捕獲(ART) 結(jié)構(gòu)之間形成一保護層。
根據(jù)上述圖2描述的方法及結(jié)構(gòu)實施例，一形成于一深寬比捕獲(ART)外延結(jié)晶結(jié)構(gòu)中具有一 p-i-n結(jié)構(gòu)的結(jié)構(gòu)實施例于圖6中加以說明。請參閱圖6，于半導體基板100 中，形成淺溝槽隔離(STI)溝槽107。半導體基板100可為一硅基板或其他半導體基板。于淺溝槽隔離(STI)溝槽107內(nèi)，形成隔離圖案IM與155，并于兩者之間定義出一開口 157。開口 157可具有一高度，其大約等于或大于一關(guān)鍵高度。形成于開口 157中具有差排缺陷的深寬比捕獲(ART)結(jié)晶結(jié)構(gòu)，其差排缺陷位于該關(guān)鍵高度以下，而位于該關(guān)鍵高度以上的深寬比捕獲(ART)結(jié)晶結(jié)構(gòu)大約不會出現(xiàn)差排缺陷。于開口 157中，可成長一深寬比捕獲(ART)外延結(jié)晶結(jié)構(gòu)。通過開口 157中深寬比捕獲(ART)結(jié)構(gòu)的成長，可得到一大的深寬比捕獲(ART)成長部分156。
于成長結(jié)晶部分156中，形成一具有一 ρ型區(qū)158、一本征區(qū)160與一 η型區(qū)162 的p-i-n結(jié)構(gòu)?？赏ㄟ^摻雜而得到ρ型區(qū)158與η型區(qū)162。成長結(jié)晶部分160可具有一大尺寸，例如100納米或更大，500納米或更大，1微米或更大，2微米或更大，5微米或更大， 10微米或更大或20微米或更大，較佳為2至5微米之間。本征區(qū)160可為大尺寸，例如100 納米或更大，500納米或更大，1微米或更大，2微米或更大，5微米或更大或10微米或更大，較佳為2至5微米之間。
于圖案化半導體基板100上，可形成其他電路，例如具有源極164、柵極166與漏極 168的晶體管，具有源極170、柵極172與漏極174的晶體管以及具有源極178、柵極180與漏極182的晶體管。可通過一例如一互補式金屬氧化物半導體(CM0Q工藝的標準硅工藝形成一晶體管的源極、柵極與漏極。例如可通過摻雜形成晶體管的源極與漏極，以及可通過一標準以硅為主體的微影工藝形成晶體管的柵極。于基板100中，亦可形成其他結(jié)構(gòu)。例如于晶體管之間，可形成一隔離單元176，以隔離晶體管。在一實施例中，形成于深寬比捕獲(ART)結(jié)構(gòu)上的半導體元件156可與基板100上的一或多個其他半導體元件(例如晶體管)大約形成共平面。例如半導體元件156其ρ型區(qū)158、本征區(qū)160與η型區(qū)162的上表面可與基板100上的晶體管形成共平面。
根據(jù)上述圖3描述的方法及結(jié)構(gòu)實施例，一形成于一深寬比捕獲(ART)外延結(jié)晶結(jié)構(gòu)中具有一 p-i-n結(jié)構(gòu)的結(jié)構(gòu)實施例于圖7中加以說明。請參閱圖7，于半導體基板100 中，形成淺溝槽隔離(STI)溝槽109。半導體基板100可為一硅基板或其他半導體基板。利用例如上述圖3描述的方法(此將不再贅述)，于淺溝槽隔離(STI)溝槽109內(nèi)，形成多重隔離圖案，例如介電層圖案154，并以此隔離圖案定義開口 184、186與188。
于開口 184、186與188中，可實施深寬比捕獲(ART)外延結(jié)晶成長。通過開口 184、 186與188中深寬比捕獲(ART)結(jié)構(gòu)的成長或通過成長與外延側(cè)向成長(ELO)的結(jié)合，可得到一成長結(jié)晶部分196。成長結(jié)晶部分196可具有一大尺寸，例如其側(cè)向及/或垂直尺寸為100納米或更大，500納米或更大，1微米或更大，2微米或更大，5微米或更大或10微米或更大，較佳為2至5微米之間。本征區(qū)160可具有一大尺寸，例如100納米或更大，500 納米或更大，1微米或更大，2微米或更大，5微米或更大或10微米或更大，較佳為2至5微米之間。
于成長結(jié)晶部分196中，形成一具有一 ρ型區(qū)192、一本征區(qū)190與一 η型區(qū)194 的p-i-n結(jié)構(gòu)。可通過摻雜而得到ρ型區(qū)192與η型區(qū)194。成長結(jié)晶部分196與本征區(qū) 190可具有一大尺寸，例如100納米或更大，500納米或更大，1微米或更大，2微米或更大，5 微米或更大或10微米或更大，較佳為100納米至200微米之間或2至5微米之間。
于圖案化半導體基板100上，可形成其他電路，例如具有源極164、柵極166與漏極 168的晶體管?？赏ㄟ^一例如一互補式金屬氧化物半導體(CM0Q工藝的標準硅工藝形成一晶體管的源極、柵極與漏極。例如可通過摻雜形成晶體管的源極與漏極，以及可通過一標準以硅為主體的微影工藝形成晶體管的柵極。于基板100中，亦可形成其他結(jié)構(gòu)。例如于晶體管之間，可形成一隔離單元176，以隔離晶體管。在一實施例中，形成于深寬比捕獲(ART) 結(jié)構(gòu)上的半導體元件196可與基板100上的一或多個其他半導體元件(例如晶體管)大約形成共平面。例如半導體元件196其ρ型區(qū)192、本征區(qū)190與η型區(qū)194的上表面可與基板100上的晶體管形成共平面。
如圖6與圖7所示的實施例中，于深寬比捕獲(ART)外延結(jié)晶半導體結(jié)構(gòu)中，可制作側(cè)向P-i-n結(jié)構(gòu)或p-n結(jié)，其中該半導體結(jié)構(gòu)可由非硅材料所構(gòu)成。例如自一側(cè)向P-i-n 或p-n結(jié)的ρ區(qū)至η區(qū)的載子通道與基板100的主要表面平行或與深寬比捕獲(ART)外延結(jié)晶材料形成所沿方向大約垂直。
上述半導體元件的制造方法對于制作由一 p-i-n結(jié)構(gòu)陣列構(gòu)成的光檢測器像素來說是相當重要的。圖8 圖14公開一部分通過上述實施例方法形成的光檢測器像素陣列。特別是，可利用上述方法將非半導體元件(例如非硅半導體傳感器214)與硅半導體元件(例如硅晶體管208、209、202與204)作一整合。請參閱圖8，為達簡化目的，于圖中顯示光檢測器陣列的四個光檢測器像素。一般來說，光檢測器陣列可包括任何預期數(shù)目的光檢測器像素，而此像素數(shù)目將關(guān)系到光檢測器陣列的固有解析度。在一實施例中，光檢測器陣列可具有一 640x480 (VGA)或更高的固有解析度，例如800x600 (SVGA)或更高，1024x768 (XGA)或更高，U80xl024 (SXGA)或更高，U80x720 或更高，1400x1050 或更高， 1600x1200 (UXGA)或更高以及1920x1080或更高或上述解析度的整數(shù)倍及分數(shù)。當然，根據(jù)特定應用，其他解析度亦可具有可應用性。
每一光檢測器可具有一特征尺寸，例如小于500納米，500納米或更大，1微米或更大，1. 5微米或更大，2微米或更大，5微米或更大，10微米或更大或5至10微米之間。陣列中相鄰光檢測器之間的距離稱為間距，其可為任何適當數(shù)值，例如500納米或更大，1微米或更大，1. 5微米或更大，2微米或更大，5微米或更大，10微米或更大或5至10微米之間。
圖 8 的光檢測器陣列 200 包括晶體管 202、204、206、208、209、210、212、218、220、 224、226、230與232及光傳感器214、216、222與228。光傳感器將光能轉(zhuǎn)換為電壓信號。一個群組的晶體管放大電壓信號(若有需要，可將放大的電壓信號轉(zhuǎn)換為數(shù)字信號)。另一群組的晶體管可通過列定址/讀取信號Cl與行定址/讀取信號Rl提供陣行的行與列中不同光檢測器像素輸出的定址與讀出。
舉例來說，傳感器214將接收的光強度轉(zhuǎn)換為一電壓信號。當一有源信號(列信號)自一列解碼端(column decoder)(未圖示)通過晶體管204傳遞至晶體管209時，晶體管208即放大來自傳感器214的輸出電壓信號。而當一行信號(行有源信號)通過晶體管 230傳遞至晶體管209的柵極時，即通過晶體管208的輸出讀出放大的電壓信號VDD。放大的電壓信號Vdd可進一步通過例如模擬數(shù)字轉(zhuǎn)換器(analog-to-digital converter, ADC) 單元(未圖示)的其他元件進行數(shù)字化處理。
每一傳感器214、216、222與2 可為一如圖9所示的p-i-n結(jié)構(gòu)。請參閱圖9，傳感器214包括一 ρ區(qū)234、一 i區(qū)236與一 η區(qū)238。p-i-n結(jié)構(gòu)214可通過許多方法形成，例如上述圖5 圖7所描述的方法。p-i-n結(jié)構(gòu)214的電子傳遞特性可由圖9 圖10 所示的能隙圖加以說明。
請參閱圖9，ρ區(qū)234、i區(qū)236與η區(qū)238的導電帶(conduction band) CB及共價帶(covalence band) VB在無外電壓的作用下呈現(xiàn)大體平坦的方式。由于費米能階Ef接近 P區(qū)234的共價帶VB，使得ρ區(qū)234為一富含空穴區(qū)。由于i區(qū)236為一本征半導體區(qū)，使得費米能階Ef環(huán)繞共價帶VB與導電帶CB間隙的中心。而由于費米能階Ef接近η區(qū)238 的導電帶CB，使得η區(qū)238為一富含電子區(qū)。
當分別施予η區(qū)238與ρ區(qū)234的外電壓V+與V-存在下，如圖10所示，ρ區(qū)234 的導電帶CB與共價帶VB會上升，η區(qū)238的導電帶CB與共價帶VB會下降，使得中間i區(qū) 236的導電帶CB與共價帶VB傾斜。而費米能階Ef亦使i區(qū)236的能隙傾斜。此時，傾斜的費米能階Ef驅(qū)動i區(qū)236的電子朝η區(qū)238移動，同時驅(qū)動i區(qū)236的空穴朝ρ區(qū)234 移動。而此電子、空穴的傳遞于連接ρ區(qū)234與η區(qū)238的一載子通道中形成電流。
圖8所示光檢測器的晶體管與傳感器可形成于深寬比捕獲(ART)外延結(jié)晶結(jié)構(gòu) 上，如圖11所示。為達簡化目的，僅將傳感器214與環(huán)繞傳感器214的晶體管顯示于圖11 中。此處傳感器214與晶體管的連接方式亦可應用于其他傳感器與晶體管的連接。
請參閱圖11，傳感器214具有ρ區(qū)、i區(qū)與η區(qū)，其可為一非硅半導體元件。晶體管202、204、208與209可為以硅為主體的晶體管。將傳感器214的ρ區(qū)P接地并連接至晶體管202的漏極D1。晶體管202的源極Sl連接至重設信號(reset signal)區(qū)VKST。傳感器214的η區(qū)N連接至晶體管208的柵極G2。晶體管208的源極S2作為一放大電壓信號Vdd的輸出。晶體管208的漏極D2連接至晶體管209的源極S3。晶體管209的柵極G3連接至行(row)選擇晶體管230的源極S4。行選擇晶體管230的柵極G4連接至來自一行解碼端(row decoder)的行信號R。行選擇晶體管230的漏極D4連接至放大的電壓信號VDD。
晶體管209的漏極D3連接至列(column)選擇晶體管204的源極S5。列選擇晶體管204的柵極G5連接至來自一列解碼端的列信號C。列選擇晶體管204的漏極D5連接至一感測信號S。
圖11中的晶體管可具有任何適當結(jié)構(gòu)。特別是，可將非硅半導體傳感器214與以硅為主體的晶體管(例如晶體管202、208、209、204與230)作一整合。或是，例如晶體管 202的晶體管可為其他型式的晶體管，例如以鍺(或其他硅或非硅)為主體的晶體管，如圖 12所示。請參閱圖12，于一硅基板中，形成一溝槽235或一開口。覆蓋一介電層于溝槽側(cè) 壁，例如一氧化層M3。側(cè)壁覆蓋層243可通過許多方法形成。例如可通過于溝槽中沉積或成長側(cè)壁覆蓋層，之后，移除溝槽底表面上的覆蓋層而形成側(cè)壁覆蓋層對3。或是，可填入側(cè)壁覆蓋層于溝槽中，之后，通過圖案化/蝕刻而于溝槽中形成預期的側(cè)壁覆蓋層對3。通過例如上述圖6所討論方法，于硅基板的溝槽中，形成一鍺(或其他硅或非硅半導體材料) 外延結(jié)晶結(jié)構(gòu)234’。通過摻雜于鍺外延結(jié)晶結(jié)構(gòu)234’中，形成晶體管的源極236’與漏極 238’。于鍺外延結(jié)晶結(jié)構(gòu)234’上，形成柵極M1，并于其間形成一氧化層。
圖11中的另一晶體管結(jié)構(gòu)顯示于圖13。請參閱圖11，于一硅基板上，形成晶體管。形成介電層圖案對2，以定義硅基板中的一開口?？赏ㄟ^沉積一選擇的介電材料層形成介電層圖案M2。例如于硅基板上沉積氮化鈦，之后，圖案化沉積的介電層。
通過介電層圖案242定義的開口具有一適當?shù)纳顚挶龋?.5或更大，1或更大， 1.5或更大或3或更大，以使一深寬比捕獲(ART)成長工藝可于開口內(nèi)實施。通過一深寬比捕獲(ART)工藝，可于開口中，形成鍺外延結(jié)晶結(jié)構(gòu)148。通過摻雜部分的鍺外延結(jié)晶結(jié)構(gòu) 148，可得到源極236’與漏極238’，并于其間形成一本征區(qū)。于鍺外延結(jié)晶結(jié)構(gòu)148上，可形成柵極M1，并于其間形成一氧化層。
在實施例中，圖11光檢測器的傳感器具有預期的大面積，例如1微米或更大，2微米或更大，5微米或更大，10微米或更大或5至10微米之間?？衫蒙鲜鰣D1、圖2、圖7所描述方法或其類似方法形成傳感器的p-i-n結(jié)構(gòu)。圖14公開一傳感器p-i-n結(jié)構(gòu)與一晶體管的電性連接實施例。此連接方式亦可應用于其他傳感器與晶體管的連接。
請參閱圖14，于一硅基板中，形成一淺溝槽隔離(STI)工藝溝槽結(jié)構(gòu)(或其他型態(tài)的溝槽結(jié)構(gòu))244、246、248、250與252的陣列。本發(fā)明可通過多重圖案化工藝形成淺溝槽隔離(STI)工藝溝槽結(jié)構(gòu)M4、M6、M8、250與252。舉例來說，可實施一圖案化工藝，以自硅基板的上表面至淺溝槽隔離(STI)工藝圖案的上表面定義出淺溝槽隔離(STI)工藝開口。于該定義的開口內(nèi)，可實施另一圖案化工藝，以于前述定義的淺溝槽隔離(STI)工藝開口內(nèi)，定義出淺溝槽隔離(STI)工藝圖案對4、對6、對8、250與252。
淺溝槽隔離(STI)圖案244,246,248,250與252陣列的相鄰淺溝槽隔離(STI)圖案定義出一系列開口。每一開口具有一深寬比，其與供后續(xù)深寬比捕獲(ART)工藝預期的深寬比相當。通過淺溝槽隔離(STI)圖案M4、M6、M8、250與252之間一系列的開口，利用一鍺(或其他半導體材料，例如砷化銦鎵及三-五族材料)實施一深寬比捕獲(ART)工藝，以形成一深寬比捕獲(ART)外延結(jié)晶結(jié)構(gòu)。如上述圖Id或圖7所示，通過成長深寬比捕獲(ART)結(jié)構(gòu)或結(jié)合相鄰深寬比捕獲(ART)結(jié)構(gòu)的外延側(cè)向成長(ELO)部分，于開口及淺溝槽隔離(STI)圖案M4、M6、M8、250與252上，可形成一大的深寬比捕獲(ART)部分。成長工藝中，深寬比捕獲(ART)部分264可具有一上表面，其大約與基板(例如硅基板)共平面或高于硅基板上表面。因此，形成于深寬比捕獲(ART)結(jié)構(gòu)(例如深寬比捕獲(ART)部分沈4)上的半導體元件(或結(jié)構(gòu))可大約與形成于基板上表面上的另一半導體元件(例如具有源極256、柵極258與漏極沈0的晶體管)共平面。之后，于大的深寬比捕獲(ART) 部分沈4中，可形成p-i-n結(jié)構(gòu)。特別是，以適當摻質(zhì)摻雜本征大的深寬比捕獲(ART)部分 264,可得到ρ區(qū)沈2與η區(qū)沈6。本征i區(qū)可具有一大尺寸，例如1微米或更大，1. 5微米或更大，2微米或更大，5微米或更大，10微米或更大或5至10微米之間。
可通過一淺溝槽隔離(STI)工藝，形成一絕緣結(jié)構(gòu)254?？赏ㄟ^一例如一互補式金屬氧化物半導體(CM0Q工藝的標準硅工藝，于硅基板上，形成具有源極256、漏極260與柵極258的晶體管。將傳感器214的p-i-n結(jié)構(gòu)的ρ區(qū)接地。p-i-n結(jié)構(gòu)的η區(qū)則連接至晶體管208的柵極258。
除了于一外延結(jié)晶深寬比捕獲(ART)結(jié)構(gòu)中的一無差排區(qū)上形成一例如一光檢測器、一晶體管、一發(fā)光二極管或一激光的半導體元件之外，于相鄰深寬比捕獲(ART)結(jié)構(gòu) 之間的一接合區(qū)上，亦可選擇性地形成半導體元件，如圖15公開的一實施例所示。請參閱圖15，提供一基板沈9?；?69可為一半導體基板，例如一硅基板。于基板269上，沉積一介電層270。之后，進行圖案化，以于介電層270中形成開口。實施一深寬比捕獲(ART) 工藝，以形成深寬比捕獲(ART)外延結(jié)晶結(jié)構(gòu)觀0與觀2。通過成長深寬比捕獲(ART)結(jié) 構(gòu)，相鄰深寬比捕獲(ART)結(jié)構(gòu)280與觀2的外延側(cè)向成長(ELO)部分可接合形成一接合區(qū)272。于接合區(qū)272上或于該接合區(qū)中，可形成例如一 p-i-n結(jié)構(gòu)或p_n結(jié)或一晶體管的半導體元件276或其他半導體元件。單元276可選擇性地為半導體元件274的一部分。半導體元件274更包括可形成于非接合深寬比捕獲(ART)區(qū)(例如深寬比捕獲(ART)結(jié)構(gòu) 觀0的非接合區(qū))上的單元278。
于相鄰深寬比捕獲(ART)結(jié)構(gòu)的一接合區(qū)上或于該接合區(qū)中，可形成一半導體元件，此深寬比捕獲(ART)結(jié)構(gòu)形成于基板、溝槽、淺溝槽隔離(STI)溝槽或開口中，如圖16 公開的實施例所示，而上述其中之一選擇為于相鄰深寬比捕獲(ART)結(jié)構(gòu)的接合區(qū)上形成半導體元件，此深寬比捕獲(ART)結(jié)構(gòu)形成于以介電層圖案定義的開口中，如圖15所示。
請參閱圖16，自基板沈9中的淺溝槽隔離(STI)溝槽形成深寬比捕獲(ART)外延結(jié)晶結(jié)構(gòu)觀6與觀8?；?69可為一半導體基板，例如一硅基板。于溝槽側(cè)壁上，覆蓋例如由一氧化材料或其他適合材料所構(gòu)成的介電層271與273。介電層271與273可由如圖 12中形成介電層M3的相同方法形成。深寬比捕獲(ART)結(jié)構(gòu)286與觀8的外延側(cè)向成長(ELO)部分接合形成接合區(qū)四0。于接合區(qū)290上或于該接合區(qū)中，可形成例如一 p-i-n 或p-n結(jié)或一晶體管的半導體元件294或其他半導體元件。單元294可選擇性地為半導體元件292的一部分。半導體元件292更包括可形成于非接合(non-coalesced)深寬比捕獲 (ART)區(qū)(例如深寬比捕獲(ART)結(jié)構(gòu)觀6的非接合區(qū))上的單元四6。
除上述公開方法以外，可通過使用緩沖層，選擇性地達成將一以非硅為主體的半導體元件整合于一硅工藝中的目的。漸變緩沖層對于異質(zhì)外延成長(例如于硅上的異質(zhì)外延成長)而言可具有重要價值。舉例來說，與窄溝槽面積(例如深寬比捕獲(ART)實施例的淺溝槽隔離(STI)溝槽結(jié)構(gòu))相較，漸變緩沖層可使用作為相對較大面積的異質(zhì)外延(例如于硅中)，如圖17所公開的一實施例。請參閱圖17，為于一硅基板上形成一以非硅為主體的半導體元件，例如一鍺(或其他半導體材料，例如砷化銦鎵極三-五族半導體材料)半導體元件(例如一 p-n或p-i-n結(jié)構(gòu))，于硅基板上，沉積一由一選擇的半導體材料所構(gòu)成的漸變緩沖層。此漸變緩沖層可具有一尺寸(亦即側(cè)向或垂直尺寸)，例如100納米或更大，500納米或更大，1微米或更大，2微米或更大，5微米或更大，10微米或更大，100微米或更大，1毫米或更大，200毫米或更大，500毫米或更大，1厘米或更大或10微米至數(shù)厘米之間，例如10微米至500微米，10微米至1毫米，10微米至500毫米或10微米至1厘米。于其他實施例中，漸變緩沖層可具有其他適當側(cè)向/垂直尺寸。特定實施例如圖17所示，于硅基板304上，形成由例如氮化鈦的選擇性介電材料構(gòu)成的介電層圖案302，并以此定義一開口。為于硅基板304上形成一鍺p-n 二極管，于硅基板304上的開口中，沉積鍺的漸變緩沖層四8。在其他實施例中，緩沖層可由其他適當材料所構(gòu)成，例如砷化鍺、一三-五族半導體材料(例如鍺化硅、砷化銦鎵及磷化銦)或一砷化鎵/磷化銦/砷化銦鎵的多層結(jié)構(gòu)。可通過例如外延技術(shù)及其他適當技術(shù)的多種方法形成漸變緩沖層。
之后，于鍺的漸變緩沖層298上，可形成鍺p-n 二極管300。根據(jù)欲形成于硅基板 304上的不同半導體元件，漸變緩沖層可由不同材料所構(gòu)成，以匹配欲形成于其上的半導體元件。
漸變緩沖層亦可用來制作于溝槽中的半導體元件，例如形成于一半導體基板中的淺溝槽隔離(STI)溝槽，如圖18所示。請參閱圖18，于硅基板304中形成一淺溝槽隔離 (STI)溝槽。于溝槽側(cè)壁上，覆蓋例如由一氧化材料或其他適當材料所構(gòu)成的介電層四9。介電層299可由如圖12中形成介電層M3的相同方法而形成。于淺溝槽隔離(STI)溝槽中，設置一漸變緩沖層四8。根據(jù)欲形成于緩沖層及硅基板上的半導體元件，漸變緩沖層可由不同材料所構(gòu)成。在圖18所公開的實施例中，欲形成一鍺p-n 二極管，漸變緩沖層四8 對應地由一與鍺匹配的材料所構(gòu)成。于漸變緩沖層298上，形成鍺p-n 二極管。
漸變緩沖層298本身可包括一缺陷(例如差排缺陷)自由層。于該缺陷自由層上，可形成一用來制作一半導體元件(例如一晶體管、一光檢測器、一太陽能電池或其他元件) 的元件層。漸變緩沖層298可具有一尺寸(亦即側(cè)向或垂直尺寸)，例如100納米或更大， 500納米或更大，1微米或更大，2微米或更大，5微米或更大，10微米或更大，100微米或更大，1毫米或更大，200毫米或更大，500毫米或更大，1厘米或更大或10微米至數(shù)厘米之間，例如10微米至500微米，10微米至1毫米，10微米至500毫米或10微米至1厘米。于其他實施例中，漸變緩沖層可具有其他適當側(cè)向/垂直尺寸。于一基板(例如一硅基板)上或于一區(qū)域(例如一溝槽(例如一淺溝槽隔離(STI)溝槽或其他型態(tài)溝槽)，其形成于一基板中或形成于一基板上的一介電層或絕緣層中)中，可形成漸變緩沖層四8。
請參閱圖19a，其為本發(fā)明一部分光檢測器陣列的剖面示意圖。于一硅基板SB中，形成一重摻雜區(qū)P+。之后，重摻雜區(qū)P+可作為光檢測器的一下部接觸端。于硅基板SB上 (例如于硅基板SB中的重摻雜區(qū)P+上)，沉積一介電層DL。此實施例中，介電層DL由一低溫氧化物(low-temperature-oxid^LTO)材料所構(gòu)成。圖案化沉積的低溫氧化物(LTO) 層DL，以形成開口 0，并露出硅基板SB，特別是，露出硅基板SB中的重摻雜區(qū)P+。于開口 0 中，形成一由一選擇材料所構(gòu)成的深寬比捕獲(ART)外延結(jié)晶結(jié)構(gòu)ART，該選擇材料例如為鍺或一三-五族半導體材料?？赏ㄟ^原位摻雜(in-situ doping)成長深寬比捕獲(ART) 結(jié)構(gòu)ART，直至通過缺陷區(qū)。原位摻雜缺陷區(qū)可形成如ρ型區(qū)P?？沙掷m(xù)進行深寬比捕獲 (ART)工藝，直至深寬比捕獲(ART)結(jié)構(gòu)ART的厚度L足以吸收入射光IL達預期程度。光檢測器設計為用于檢測例如可見光、紫外光及/或紅外光。之后，可以一適當材料對深寬比捕獲(ART)結(jié)構(gòu)ART的頂部進行摻雜，以形成η型區(qū)N。
圖19b為圖19a所示光檢測器的上視圖。請參閱圖19b，為達簡化及說明目的，此處公開三個光檢測器LD。如上所述，光檢測器陣列可包括任何預期的光檢測器數(shù)目。
根據(jù)圖19a與圖19b光檢測器的配置，每一光傳感器(例如p-i-n結(jié)構(gòu))的ρ區(qū)、 i區(qū)與η區(qū)沿深寬比捕獲(ART)結(jié)構(gòu)ART的成長方向垂直排列。在光檢測的應用中，欲檢測的光指向傳感器頂部。在一選擇性實施例中，欲檢測的光可指向傳感器側(cè)面，如圖20a所7J\ ο
請參閱圖20a，于一本征硅基板SB中，形成一重摻雜區(qū)P+。于一介電層(例如由圖19a中一低溫氧化物(LTO)材料所構(gòu)成的介電層)的開口中，成長一由鍺或一三-五族半導體材料所構(gòu)成的深寬比捕獲(ART)外延結(jié)晶結(jié)構(gòu)ART。通過原位注入(in-situ implantation)，于深寬比捕獲(ART)結(jié)構(gòu)ART中，可形成ρ區(qū)P，特別是，于深寬比捕獲 (ART)結(jié)構(gòu)ART的缺陷區(qū)。續(xù)成長深寬比捕獲(ART)結(jié)構(gòu)ART，以形成本征區(qū)I。通過原位摻雜或其他摻雜技術(shù)，于深寬比捕獲(ART)結(jié)構(gòu)ART的頂部區(qū)域中，可形成η區(qū)N。之后，于 η區(qū)N上，可形成一金屬接觸端Μ，與η區(qū)N形成物理接觸。
在光檢測的應用中，欲檢測的光指向光檢測器側(cè)面，如圖20a所示。此方式允許光檢測發(fā)生于平面硅基板。再者，此方式允許深寬比捕獲(ART)結(jié)構(gòu)ART的成長厚度與吸收深度分開看待。
圖20b為光檢測器的一上視圖。請參閱圖20b，于一基板上(例如于形成于硅基板SB中的重摻雜區(qū)P+上)，形成鍺(或其他半導體材料，例如一三-五族半導體材料)深寬比捕獲(ART)外延結(jié)晶結(jié)構(gòu)ART。此實施例中，鍺深寬比捕獲(ART)結(jié)構(gòu)ART呈延展方式，使得鍺深寬比捕獲(ART)結(jié)構(gòu)ART的長度(于上視圖中)沿硅基板SB<110>晶格方向排列。然而，本發(fā)明并不以此為限，其他排列方式亦可適用。欲檢測的入射光指向鍺深寬比捕獲(ART)結(jié)構(gòu)ART的側(cè)面。
如圖20a與圖20b所示光檢測器的電性連接可具有多種適當方式，其中之一公開于圖21a與圖21b中。請參閱圖21a，本發(fā)明電性連接方式以一上視圖表示之。提供一與η區(qū) 的接觸端以及一與P區(qū)的接觸端。每一接觸端包括至少一延伸的接觸桿(contact beam), 其橫跨并電性連接至光檢測器中一特定型態(tài)(例如η型或ρ型)的大體所有區(qū)域。舉例來說，與η區(qū)接觸的金屬接觸端310包括接觸桿312。接觸桿312橫跨大體所有深寬比捕獲 (ART)結(jié)構(gòu)ART，并連接至深寬比捕獲(ART)結(jié)構(gòu)ART的η區(qū)。圖21b對電性連接有較佳說明，其公開金屬接觸端與一光檢測器中一 P-i-n結(jié)構(gòu)的ρ區(qū)與η區(qū)的電性連接。
金屬接觸端314包括至少一接觸桿(contact beam)，例如接觸桿316。接觸桿316 橫跨大體所有光檢測器，并電性連接至光檢測器的P區(qū)。圖21b對電性連接有較佳說明。
為改善金屬接觸端與其選定區(qū)域之間電性連接的品質(zhì)與可靠度，每一接觸端可包括多重接觸桿，如圖21a所示。如圖21a所公開的實施例中，每一金屬接觸端的接觸桿平均地延伸橫跨光吸收范圍L’內(nèi)的光檢測器。不同接觸端的接觸桿可選擇性地設置。其他方式亦可適用。例如于另一接觸端的兩相鄰接觸桿之間，可設置一金屬接觸端的多重(例如二個或更多)接觸桿。
在另一實施方式中，可連接一金屬接觸端的一接觸桿至一群組光檢測器，而非所有光檢測器。未與一接觸桿電性連接的光檢測器可電性連接至另一接觸桿。也就是，一金屬接觸端可具有至少兩接觸桿，其電性連接至兩不同群組的光檢測器，而此兩不同群組光檢測器具有至少一不同的光檢測器。
上述方法可用來制作形成于深寬比捕獲(ART)結(jié)構(gòu)中或于該結(jié)構(gòu)上的半導體元件，其中深寬比捕獲(ART)結(jié)構(gòu)的缺陷區(qū)并未與半導體元件電性隔離。在一實施例中，圖22 為一光檢測器的一剖面示意圖，其具有一形成于一深寬比捕獲(ART)結(jié)構(gòu)中的n-p-n結(jié)。
請參閱圖22，在此實施例中，于一硅基板SB上的一開口內(nèi)，成長一非硅深寬比捕獲(ART)材料，例如一鍺(或三-五族半導體材料)，以形成鍺深寬比捕獲(ART)結(jié)構(gòu)ART。可通過圖案化一沉積于硅基板上的介電層形成開口或該開口可為一形成于硅溝槽中的淺溝槽隔離(STI)溝槽。
鍺深寬比捕獲(ART)結(jié)構(gòu)ART于底部具有一缺陷區(qū)DR，例如一包括差排缺陷的區(qū) 域。于鍺深寬比捕獲(ART)結(jié)構(gòu)ART無差排缺陷的頂部，可形成η區(qū)N與ρ區(qū)P，特別是，于鄰近鍺深寬比捕獲(ART)結(jié)構(gòu)ART的上表面，可形成一 n-p-n結(jié)。在此實施例中，鍺深寬比捕獲(ART)結(jié)構(gòu)ART中的底部缺陷區(qū)未與n-p-n結(jié)或鍺本征區(qū)I電性隔離。欲檢測的光指向光檢測器的側(cè)面。
如上述圖19a至圖22例如光檢測器的半導體元件可形成于溝槽結(jié)構(gòu)(例如淺溝槽隔離(STI)溝槽或其他型態(tài)的溝槽)中。溝槽可形成于一基板中(若有需要，可于溝槽側(cè)壁上形成介電層)或形成于基板上的一介電(或絕緣)層中。
如上所述，本發(fā)明公開內(nèi)容的教導具有一廣泛應用性。本發(fā)明公開內(nèi)容的教導具有許多有關(guān)深寬比捕獲(ART)技術(shù)的應用，然而本發(fā)明并不限定于深寬比捕獲(ART)技術(shù)。舉例來說，本發(fā)明公開的方法實施例可用來制作半導體元件的光檢測器(例如檢測紅外光或紫外光)。再者，本發(fā)明公開的方法實施例可用來制作半導體元件于感測區(qū)(例如紅外光感測區(qū)或紫外光感測區(qū))中具有一 p-n結(jié)或一 p-i-n結(jié)構(gòu)的傳感器。本發(fā)明可包含各種不同元件。本發(fā)明可特別應用于混合信號應用、場效應晶體管、量子穿隧元件、發(fā)光二極管、激光二極管、共振穿隧二極管及光伏元件，特別是，利用深寬比捕獲(ART)技術(shù)的上述元件，然而本發(fā)明并不限定于該些元件。以下所列專利參考文獻全體皆引用作為本發(fā)明揭示內(nèi)容，例如2007年9月18日申請的美國專利(申請?zhí)?1/857，047)，發(fā)明名稱為“混合信號應用的深寬比捕獲(Aspect RatioTrapping for Mixed Signal Applications)”， 2007年9月沈日申請的美國專利(申請?zhí)?1/861，931)，發(fā)明名稱為“通過深寬比捕獲形成的三柵極場效應晶體管(Tri-Gate Field-Effect Transistors formed by Aspect Ratio Trapping)，，，2007年9月27日申請的美國專利(申請?zhí)?1/862，850)，發(fā)明名稱為“具有晶格失配半導體結(jié)構(gòu)的量子穿隧元件及電路(Quantum Tunneling Devices andCircuits with Lattice-mismatched Semiconductor Structures)，，, 2007 年 10 月 19 日申請的美國專利(申請?zhí)?1/875，381)，發(fā)明名稱為“具有晶格失配半導體結(jié)構(gòu)以發(fā)光為主體的兀件(Light-Emitter-Based Devices withLattice-mismatched Semiconductor Mructures) ”，以及2007年4月9日申請的美國專利(申請?zhí)?2/100，131)，發(fā)明名稱為“硅上的光伏元件(Photovoltaicson Silicon)，，。
于實施本發(fā)明實施例前，可制作一硅互補式金屬氧化物半導體(CMOS)元件，因此，可制作根據(jù)本發(fā)明整合互補式金屬氧化物半導體(CM0Q工藝例如發(fā)光二極管(LED)或光伏元件的元件實施例。此外，根據(jù) 所公開實施例的結(jié)構(gòu)及/或方法可應用于次世代互補式金屬氧化物半導體(CM0Q非硅通道或有源區(qū)的整合及其他廣泛的應用。
雖然本發(fā)明已以較佳實施例公開如上，然而其并非用以限定本發(fā)明，任何本領域普通技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，當可作更動與潤飾，因此本發(fā)明的保護范圍當視隨附的權(quán)利要求所界定的范圍為準。
權(quán)利要求
1.一種傳感器，包括一基板，具有一第一外延結(jié)晶結(jié)構(gòu)與一第二外延結(jié)晶結(jié)構(gòu)，該第一外延結(jié)晶結(jié)構(gòu)與該第二外延結(jié)晶結(jié)構(gòu)的分界位于一接合部；一感測區(qū)，形成于該接合部上或于該接合部中，以輸出電子，該電子是于該感測區(qū)中通過光吸收所產(chǎn)生；以及多個接觸端，耦接至該感測區(qū)，以接收該電子，獲得一輸出電子信號。
2.如權(quán)利要求1所述的傳感器，其中該第一外延結(jié)晶結(jié)構(gòu)與該第二外延結(jié)晶結(jié)構(gòu)大體上不含差排缺陷。
3.如權(quán)利要求1所述的傳感器，其中該第一外延結(jié)晶結(jié)構(gòu)與該第二外延結(jié)晶結(jié)構(gòu)由一半導體材料所構(gòu)成。
4.如權(quán)利要求1所述的傳感器，其中該第一外延結(jié)晶結(jié)構(gòu)與該第二外延結(jié)晶結(jié)構(gòu)設置于一第一開口與一第二開口中，其中該第一開口與該第二開口為溝槽，該溝槽形成于一結(jié) 晶基板中。
5.如權(quán)利要求1所述的傳感器，其中該第一外延結(jié)晶結(jié)構(gòu)與該第二外延結(jié)晶結(jié)構(gòu)設置于一第一開口與一第二開口，其中該第一開口與該第二開口形成于一介電層內(nèi)，該介電層由一介電材料所構(gòu)成且位于一結(jié)晶基板上。
6.如權(quán)利要求1所述的傳感器，其中該感測區(qū)包括一p-n結(jié)或一 p-i-n結(jié)構(gòu)。
7.如權(quán)利要求1所述的傳感器，其中該傳感器為一半導體元件的一光檢測器像素，該光檢測器像素為一互補式金屬氧化物半導體光檢測器，該光檢測器包括一 P-n結(jié)或一 P-i-n結(jié)構(gòu)與一金屬氧化物半導體晶體管，其中該p-n結(jié)或該p-i-n結(jié)構(gòu)形成于該感測區(qū) 中，其中該光檢測器為一紅外光或紫外光檢測器。
8.如權(quán)利要求1所述的傳感器，其中該接合部具有一寬度，該寬度為1微米或更大、2 微米或更大、2至5微米或5微米或更大。
9.如權(quán)利要求1所述的傳感器，其中該傳感器包括一P-i-n結(jié)構(gòu)與該p-i-n結(jié)構(gòu)的一本征區(qū)，該P-i-n結(jié)構(gòu)形成于該基板內(nèi)，該本征區(qū)位于該感測區(qū)中，以接收光。
10.如權(quán)利要求1所述的傳感器，其中該第一外延結(jié)晶結(jié)構(gòu)與該第二外延結(jié)晶結(jié)構(gòu)接合于一絕緣子上，該絕緣子配置形成至少兩開口至一晶格失配結(jié)晶基板，該第一外延結(jié)晶結(jié)構(gòu)與該第二外延結(jié)晶結(jié)構(gòu)位于至少一部分的該至少兩開口其中對應之一。
11.如權(quán)利要求10所述的傳感器，其中該基板配置凹陷于該基板中，其中該絕緣子覆蓋該凹陷的兩側(cè)，以形成該開口，該開口的深寬比為1或更大或0. 5或更大，其中該開口為一溝槽、凹陷或孔洞。
12.如權(quán)利要求10所述的傳感器，其中該基板配置凹陷于該基板中，其中該絕緣子覆蓋該凹陷的兩側(cè)，以形成該開口且每一該第一外延結(jié)晶結(jié)構(gòu)與該第二外延結(jié)晶結(jié)構(gòu)包括一外延側(cè)向成長區(qū)域，其中該外延側(cè)向成長區(qū)域至少為該開口的寬度的兩倍、五倍或十倍。
13.如權(quán)利要求1所述的傳感器，其中該第一外延結(jié)晶結(jié)構(gòu)與該第二外延結(jié)晶結(jié)構(gòu)為半導體材料，該半導體材料包括一二 -六族化合物、一三-五族化合物、一三-氮族化合物或其三元素及四元素化合物或一第四族材料。
14.一種傳感器的制造方法，包括提供一結(jié)晶半導體基板；形成一第一圖案化溝槽結(jié)構(gòu)于該結(jié)晶半導體基板中；形成一第二圖案化溝槽結(jié)構(gòu)于該第一圖案化溝槽結(jié)構(gòu)中，其中該第二圖案化溝槽結(jié)構(gòu) 具有一寬度，該寬度等于或小于該第一圖案化溝槽結(jié)構(gòu)的寬度；形成一深寬比捕獲材料于該第一圖案化溝槽結(jié)構(gòu)與該第二圖案化溝槽結(jié)構(gòu)中；以及制作一光檢測器，形成于該深寬比捕獲材料上或于該深寬比捕獲材料中，以輸出電子，該電子是于該光檢測器中通過光吸收所產(chǎn)生。
15.如權(quán)利要求14所述的傳感器的制造方法，其中該結(jié)晶半導體基板為一硅基板，該深寬比捕獲材料由一非硅半導體材料所構(gòu)成。
16.如權(quán)利要求14所述的傳感器的制造方法，其中該第一圖案化溝槽結(jié)構(gòu)具有一寬度，該寬度為2微米或更大或5微米。
17.如權(quán)利要求14所述的傳感器的制造方法，其中形成該深寬比捕獲材料的步驟包括成長結(jié)晶材料，該結(jié)晶材料與該結(jié)晶半導體基板為晶格失配。
18.一種傳感器，包括一結(jié)晶基板；一絕緣子，具有多個開口至該結(jié)晶基板；一第一結(jié)晶材料，位于該絕緣子中的該開口內(nèi)，該第一結(jié)晶材料與該結(jié)晶基板為晶格失配；一第二緩沖結(jié)晶材料，位于該結(jié)晶基板與該第一結(jié)晶材料之間，該第二緩沖結(jié)晶材料與該結(jié)晶基板為晶格失配；一光感測元件，位于至少一部分的該第一結(jié)晶材料中，以輸出電子，該電子是于該光感測元件中通過光吸收所產(chǎn)生；以及多個接觸端，耦接至該光感測元件，以接收該電子，獲得一輸出電子信號。
19.如權(quán)利要求18所述的傳感器，其中該第二緩沖結(jié)晶材料于該結(jié)晶基板上具有一厚度，該厚度低于100納米、低于60納米、低于40納米、低于20納米或低于10納米。
20.如權(quán)利要求18所述的傳感器，其中該第一結(jié)晶材料包括一二-六族化合物或其三元素及四元素化合物、一三-五族化合物或其三元素及四元素化合物、一三-氮族化合物或其三元素及四元素化合物或一第四族材料。
全文摘要
本發(fā)明利用深寬比捕獲材料將以非硅為主體的半導體元件整合于硅工藝中。位于至少一部分結(jié)晶材料中的非硅光感測元件可輸出于非硅光感測元件中通過光吸收所產(chǎn)生的電子。本發(fā)明光感測元件可具有相對大的微米尺寸。在一實施例中，通過結(jié)合一深寬比捕獲技術(shù)，于一硅基板上，形成互補式金屬氧化物半導體光檢測器。
文檔編號H01L21/82GK102034833SQ20101014953
公開日2011年4月27日申請日期2010年3月24日優(yōu)先權(quán)日2009年9月24日
發(fā)明者克萊文·沈, 安東尼·J·羅特費爾德, 詹姆斯·G·費蘭札, 陳志源申請人:臺灣積體電路制造股份有限公司

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