專利名稱：三維電子封裝的制作方法
技術(shù)領(lǐng)域：
本申請(qǐng)一般地針對(duì)集成電路，并且更具體地針對(duì)三維的集成電路封裝。
背景技術(shù)：
由于技術(shù)從幾十微米尺寸遷移至十分之幾微米以下尺寸，電子革命得到了短暫的 縮放(scaling)的推動(dòng)并且其目標(biāo)在于百分之幾微米以下尺寸。盡管數(shù)字邏輯仍舊受益于 技術(shù)縮放，但是其它電路塊例如模擬塊、存儲(chǔ)塊、及輸入/輸出(i/o)塊不可能同樣地或快 速地縮小。而且，原子的物理限制及光的波長正開始受到?jīng)_擊。因而已經(jīng)成為摩爾定律的 基礎(chǔ)的成本/性能曲線已開始失速。備選的過程可以有利于該成本/性能曲線的延續(xù)。

發(fā)明內(nèi)容
針對(duì)現(xiàn)有技術(shù)的不足，本發(fā)明公開在一種實(shí)施方案中提供了一種電子封裝。該 封裝包括具有平表面(planar surface)的襯底、存儲(chǔ)單元片(momery die)及邏輯單元 片(logic die)。存儲(chǔ)單元片具有存儲(chǔ)電路元件，該存儲(chǔ)電路元件與位于存儲(chǔ)單元片的面 (face)的外表面上的存儲(chǔ)單元片接觸件(contact)互連。邏輯單元片具有邏輯電路元件， 該邏輯電路元件與位于邏輯單元片的面的外表面上的邏輯單元片接觸件互連。存儲(chǔ)單元片 接觸件與邏輯單元片接觸件互連使得存儲(chǔ)單元片的面與邏輯單元片的面相對(duì)。該電子封裝 還包括使在襯底的平表面上的輸入輸出接觸件與在邏輯單元片的面或存儲(chǔ)單元片的面中 的一個(gè)面上的外部單元片接觸件互連的多個(gè)接合物(bond)。邏輯單元片或存儲(chǔ)單元片的所 述一個(gè)面與平表面相對(duì)并且邏輯單元片面或所述單元片面中的另一格面不直接與互連的 輸入輸出接觸件連接。另一種實(shí)施方案是一種制作電子封裝的方法。該方法包括提供存儲(chǔ)單元片，并提 供邏輯單元片。存儲(chǔ)單元片具有存儲(chǔ)電路元件，該存儲(chǔ)電路元件與位于存儲(chǔ)單元片的面的 外表面上的存儲(chǔ)單元片接觸件互連。邏輯單元片具有邏輯電路元件，該邏輯電路元件與位 于邏輯單元片的面的外表面上的邏輯單元片接觸件互連。方法還包括使存儲(chǔ)單元片接觸件 與邏輯單元片接觸件互連使得存儲(chǔ)單元片的面與邏輯單元片的面相對(duì)。方法還包括使在襯 底的平表面上的輸入輸出接觸件與在邏輯單元片的面或存儲(chǔ)單元片的面中的一個(gè)面上的 外部單元片接觸件互連，其中邏輯單元片或存儲(chǔ)單元片中的所述一個(gè)面與平表面相對(duì)并且 邏輯單元片面或存儲(chǔ)單元片面中的另一個(gè)面不直接與互連的輸入輸出接觸件連接。


為了更全面地理解本發(fā)明，現(xiàn)在參考結(jié)合附圖所獲得的以下描述，在附圖中圖IA示出了本公開內(nèi)容的一種實(shí)例電子封裝的一部分的橫截面圖；圖IB示出了與圖IA中的視圖B對(duì)應(yīng)的實(shí)例電子封裝的一部分的詳細(xì)的橫截面圖；圖IC示出了與圖IA中的觀看線C-C對(duì)應(yīng)的實(shí)例電子封裝的一部分的詳細(xì)的平面圖；圖2示出了本公開內(nèi)容的另一種實(shí)例電子封裝的橫截面圖；圖3示出了本公開內(nèi)容的另一種實(shí)例電子封裝的橫截面圖；以及圖4示出了在對(duì)一種制作本公開內(nèi)容的電子封裝(例如圖1A-3所示出的電子封 裝)的方法進(jìn)行說明的一種實(shí)例實(shí)施方案中的選擇步驟的流程圖。
具體實(shí)施例方式本公開內(nèi)容的實(shí)施方案利用三維垂直互連的配置取代傳統(tǒng)的二維水平互連的邏 輯及存儲(chǔ)單元片。特別地，本公開內(nèi)容的電子封裝得益于具有存儲(chǔ)單元片與邏輯單元片之 間的有源面對(duì)有源面的垂直互連的三維堆疊的單元片配置，結(jié)合具有直接到在與該面相對(duì) 的襯底表面上的i/o接觸件的直線接合的單元片面中的一個(gè)面的使用。這種結(jié)合能夠提供 在單元片之間以及在單元片的垂直疊層與襯底之間的高密度短高速互連。這樣的封裝配置與其中使邏輯單元片與存儲(chǔ)單元片并排地配置、使垂直堆疊的單 元片背對(duì)面地連接、或者，使單元片面對(duì)面地連接但是然后一個(gè)單元片的背端被用來連接 到襯底的電子封裝配置形成對(duì)比。所有這些配置都被摒棄了，因?yàn)樗鼈兙哂性谶壿媶卧?與存儲(chǔ)單元片之間或者在單元片與襯底之間的比所期望的要長的互連。作為本公開內(nèi)容的一部分，本發(fā)明認(rèn)識(shí)到了要在不犧牲互連速率的情況下提供高 密度的互連，使將在襯底上的i/o接觸件與在與襯底互連的一個(gè)單元片的面上的接觸件互 連的那個(gè)接合物的長度最小化是很重要的。特別地，作為本公開內(nèi)容的一部分，在襯底和單 元片面之間的接合物的長度被識(shí)別為控制垂直層疊的單元片與襯底之間的通信的速率和 密度的新的結(jié)果有效的(result-effective)變量。本公開內(nèi)容的一種實(shí)施方案是一種電子封裝。圖IA示出了本公開內(nèi)容的一種實(shí) 例電子封裝100的一部分的橫截面圖。圖IB示出了與圖IA中的視圖B對(duì)應(yīng)的實(shí)例封裝 100的詳細(xì)的橫截面圖B。圖IC示出了與圖IA中的視線C-C對(duì)應(yīng)的實(shí)例電子封裝的一部 分的平面圖。繼續(xù)參考圖1A-1C，封裝100包括具有平表面107的襯底105。封裝100還包括 存儲(chǔ)單元片110。存儲(chǔ)單元片110具有存儲(chǔ)電路元件112 (例如，SRAM或DRAM存儲(chǔ)集成電 路)，存儲(chǔ)電路元件112與位于存儲(chǔ)單元片110的面118的外表面116上的存儲(chǔ)單元片接觸 件114互連。封裝100還包括邏輯單元片120。邏輯單元片120具有邏輯電路元件122，邏 輯電路元件122(例如，CMOS或CMOS邏輯集成電路)與位于邏輯單元片120的面128的外 表面126上的邏輯單元片接觸件124互連。如同在圖IB所示出的詳圖中所進(jìn)一步示出的， 存儲(chǔ)單元片接觸件114與邏輯單元片接觸件124互連使得存儲(chǔ)單元片110的面118與邏輯 電路120的面128相對(duì)。存儲(chǔ)單元片及邏輯單元片110、120的面118、128可以被稱為有源的(例如，有源面118或有源面128)，因?yàn)殡娐吩?12、122被選通到它們各自的表面116、126。另外，封裝100包括使位于襯底105的平表面107上的輸入輸出接觸件132與位 于邏輯單元片120的面128或存儲(chǔ)單元片110的面118中的一個(gè)面上的外部單元片接觸件 135互連的多個(gè)接合物130，使得所述一個(gè)面118或面128 (例如，在圖1A-1B所示的實(shí)例中 為面128)與平表面107相對(duì)。如同進(jìn)一步示出的，另一個(gè)面(例如，在圖1A-1B所示的實(shí) 例中的面118)沒有直接連接到互連輸入輸出接觸件132。例如，不存在使存儲(chǔ)單元片110 的有源面118直接連接至輸入輸出接觸件132的很長的導(dǎo)線接合或穿過單元片110的很長 的通孔。接合物130能夠包括任意導(dǎo)電性材料。接合物130的某些實(shí)施方案包括有利于低 電阻、機(jī)械強(qiáng)力互連快速形成的金屬或金屬合金。例如，接合物130能夠包括有助于回流接 合、壓力接合或熱壓接合的金屬，例如銅、金，焊料(例如，錫焊料或錫_金合金焊料，或者其 它金屬合金)。例如，在某些優(yōu)選的實(shí)施方案中，接合物130能夠包括包含金屬雙層(例如， 金-金或銅-銅雙層)或金屬三層(例如，銅-焊料-銅三層)的壓力接合，回流接合或熱 壓接合。

如在圖IA中所進(jìn)一步示出的，在要提高單元片對(duì)110、120之間的面對(duì)面互連的機(jī) 械穩(wěn)定性的某些情形中，能夠?qū)㈦娊橘|(zhì)材料137布置于存儲(chǔ)單元片110與邏輯單元片120 之間。例如，聚合物電介質(zhì)材料137(例如環(huán)氧聚合物)能夠填充單元片110、120之間的空 間。對(duì)于圖IA和IB所示的具體的配置，在邏輯單元片120的面128上的外部單元片 接觸件135與輸入輸出接觸件132互連。但是，在其它實(shí)施方案中，存儲(chǔ)單元片110和邏輯 單元片120的位置與圖IA和IB所示的實(shí)施方案相比能夠?qū)Q。在這樣的情形中，在存儲(chǔ) 單元片的面上的外部接觸件將與襯底105的輸入輸出接觸件132互連，并且具有外部接觸 件的存儲(chǔ)單元片110的面118將與平表面107相對(duì)，并且邏輯單元片120的另一面128不 直接與互連輸入輸出接觸件135 (沒有示出)連接。如圖IA和IB所進(jìn)一步示出的，在某些實(shí)施方案中，邏輯單元片120的面128能夠 大于存儲(chǔ)單元片110的面118。與面118相比具有較大的面128有利于給能夠與排成直線 的輸入輸出接觸件132直接連接的外部單元片接觸件135提供位置，并由此在輸入輸出接 觸件132與外部單元片接觸件135之間提供最短的路徑。如圖IB和IC所示出的，存儲(chǔ)單 元片110能夠與邏輯單元片120的面128的中心部分140互連，并且外部接觸件135能夠 位于面128的周邊部分145。在某些情形中，例如圖IC所示的，外部單元片接觸件135能夠 包圍邏輯單元片表面126上的單元片接觸件124。但是在其它實(shí)施方案中(沒有示出)，存 儲(chǔ)單元片110能夠與邏輯單元片120的非中心部分互連，并且，外部單元片接觸件135不需 要包圍單元片接觸件124。在另外的實(shí)施方案中，例如，與圖IA和IB所示的位置相比，在存儲(chǔ)單元片110和 邏輯單元片120的位置對(duì)換時(shí)，存儲(chǔ)單元片110的面118大于邏輯單元片120的面128能 夠是有利的(沒有示出)。在這樣的實(shí)施方案中，外部接觸件135能夠位于存儲(chǔ)單元片110 的面118的周邊區(qū)域，并且，邏輯單元片120能夠與存儲(chǔ)單元片110的中心部分互連(沒有 示出)。但是，在其它的實(shí)施方案(沒有示出)中，所述一個(gè)單元片(例如，邏輯單元片120) 能夠與存儲(chǔ)單元片110的非中心部分互連，并且，外部單元片接觸件135不需要包圍存儲(chǔ)單 元片表面116上的單元片接觸件114。
如在圖IB所示出的詳細(xì)的橫截面圖中所示出的，在某些實(shí)施方案中，存儲(chǔ)單元片 接觸件114與邏輯單元片接觸件124之間的互連包括直徑152約為110微米或更小，并且 優(yōu)選地為50微米或更小，以及更優(yōu)選地在25 10微米范圍的微接合物150。直徑152涉 及在單元片110、120互連之后的變形的微接合物150 (例如，在形成微接合物150的回流或 壓力處理之后的距離)。微接合物150能夠包括與關(guān)于接合物130所討論的材料相同的材 料并通過與關(guān)于接合物130所討論的方式相同的方式來形成。當(dāng)將單元片110、120互連以形成垂直的疊層153時(shí)，微接合物的直徑152等于存 儲(chǔ)單元片110的面118與邏輯單元片120的面128之間的間隙距離154。優(yōu)選使用微接合 物150來將單元片110、120互連，因?yàn)檫@些短長度的接合物使每單位面積的互連數(shù)高的配 置(例如，高互連密度)成為可能。較小直徑152的微接合物150同樣優(yōu)選的，因?yàn)樵诖鎯?chǔ) 單元片面118與邏輯單元片面128之間所形成的最終較小間隙154，有利于存儲(chǔ)單元片110 與邏輯單元片120之間更快速的信息通信，因?yàn)殡娦盘?hào)在單元片110、120之間傳送的距離 更短了。

如在圖IC所示出的詳細(xì)的平面圖中所示出的，在某些實(shí)施方案中，將微接合物 150布置于在相鄰的微接合物150之間的間距157約為200微米或更小的陣列155 (例如， 一維或二維的陣列)中。如圖IC所示，間距157涉及在單元片110、120互連之后于相鄰的 微接合物150之間的邊對(duì)邊距離(例如，在形成微接合物150的回流或壓力處理之后的距 離)。在某些實(shí)施方案中，希望使在兩個(gè)單元片110、120的元件112、122之間的互連的數(shù)量 最大化。這樣的實(shí)施方案得利于增加在單元片110、120各自的面118、128(其中微接合物 150處于其間以形成互連)上的每單位面積的存儲(chǔ)單元片接觸件114及邏輯單元片接觸件 124的數(shù)量(例如，增加互連密度)。增加互連密度進(jìn)而得利于減小相鄰的微接合物150之 間的間距157，這進(jìn)而得利于減小微接合物150的直徑152。在某些實(shí)施方案中，間距157 等于大約兩倍的直徑152是優(yōu)選的，這有利于在接觸件114、124之間獲得最短的距離，同時(shí) 確保在相鄰的微接合物150之間的電隔離。使單元片接觸件對(duì)118、128互連的微接合物150的尺寸(等于直徑152)是控制在 單元片110、120之間可能的互連的最大密度以及在各個(gè)接觸件對(duì)118、128之間的通信速率 的一種重要變量。例如，如果每平方毫米的期望互連數(shù)等于大約400，那么期望的間距157 等于大約50微米，并且因此期望的微接合物直徑152等于大約25微米或更小。例如，如果 每平方毫米的期望互連數(shù)等于大約1000，那么期望的間距157等于大約30微米，并且因此 期望的微接合物直徑152等于大約15微米或更小。類似地，使i/o接觸件132與外部單元片接觸件135互連的接合物130的尺寸能 夠是控制在單元片153的垂直疊層與襯底105之間可能的互連的最大密度以及在各個(gè)接觸 件對(duì)132、135之間的通信速率的一種重要變量。如圖IB和IC所進(jìn)一步示出的，使輸入輸 出接觸件132與外部接觸件135互連的接合物130的實(shí)施方案能夠具有大約400微米或更 小，并且更優(yōu)選地約為100微米或更小，以及還要更優(yōu)選地約為50微米或更小的直徑160。 在這樣的實(shí)施方案中，在外部接觸件135與輸入輸出接觸件132之間的間隙距離162等于 接合物130的直徑160。在某些實(shí)施方案中，在相鄰的接合物130之間的間距165等于大約 兩倍的直徑160是優(yōu)選的，這確保在接觸件132、135之間的最短距離，同時(shí)確保在相鄰的接 合物130之間的電隔離。如圖IC所示，間距165涉及在接合物130于輸入輸出接觸件132與外部接觸件135之間形成之后的在相鄰的接合物130之間的邊對(duì)邊距離(例如，在形成 接合物130的回流或壓力處理之后的距離)。例如，在某些情形中，外部接觸件135能夠具 有在相鄰的接觸件130之間等于大約800微米或更小，并且更優(yōu)選地約為400微米或更小， 以及甚至更優(yōu)選地約為200微米或更小的間距165，同時(shí)有可能相應(yīng)地增加互連密度。例如，在某些實(shí)施方案中，使輸入輸出接觸件132與外部單元片接觸件135互連的 接合物130能夠被布置成在相鄰的接合物130之間的間距165約為200微米或更小的陣 列167 (例如，一維或二維的陣列)。在這樣的情形中，接合物130的直徑160優(yōu)選為大約 100微米或更小，其進(jìn)而等于在輸入輸出接觸件132與外部接觸件135之間的間隙162。例 如，在間距165等于大約50微米的實(shí)施方案中，每平方毫米的互連數(shù)大約等于400，而在間 距165約為30微米時(shí)，每平方毫米的互連等于大約1000個(gè)。直徑160涉及在所述一個(gè)單元片(例如，單元片110、120中的一個(gè))與輸入輸出接觸件132互連之后的變形的接合物 160 (例如，在形成接合物160的回流或壓力處理之后的距離)。在封裝100的某些配置中，位于與襯底互連的單元片之間的其它單元片的存在可 能妨礙獲得高互連密度和/或短互連長度的目標(biāo)。例如，對(duì)于圖IA或IB所示的封裝100 的配置，存儲(chǔ)單元片110位于邏輯單元片120與襯底105之間。因此，存儲(chǔ)單元片的厚度 170(例如，在某些情形中是150微米)可能會(huì)在物理上妨礙使互連的長度最小化的目標(biāo)，因 為接合物130的直徑160必須足夠大以橋接在i/o接觸件132與邏輯單元片120的面128 上的外部接觸件135之間的間隙162。因此，在某些實(shí)施方案中，減小存儲(chǔ)單元片的厚度170可能是有利的，因?yàn)檫@有助 于使接合物130所必須橋接的間隙162最小化。例如，在某些實(shí)施方案中，存儲(chǔ)單元片的厚 度170能夠等于大約50微米或更小，并且更優(yōu)選地約為10微米。在存儲(chǔ)單元片110與邏 輯單元片120的位置對(duì)換的其它封裝配置(沒有示出)中，邏輯單元片的厚度能夠具有類 似的減小的厚度。在另外的實(shí)施方案中，在襯底腔中的單元片之一的位置能夠有助于使分隔在襯底 及單元片上的接觸件的距離最小化。在圖2中示出了該實(shí)施方案的一種實(shí)例，其中圖2示 出了本公開內(nèi)容的類似于圖IB的另一種實(shí)例電子封裝100的橫截面圖。如圖2所示，存儲(chǔ)單元片110或邏輯單元片120中不直接與輸入輸出接觸件132 互連的所述另一個(gè)單元片(例如，在本實(shí)例中為存儲(chǔ)單元片110)能夠基本上位于襯底105 的腔210中。因此，接合物130必須橫貫的間隙162與圖IB所示的實(shí)施方案相比被減小。 如在圖2中所進(jìn)一步示出的，腔210具有比基本上位于足夠的深度212的腔210之內(nèi)的那 一個(gè)存儲(chǔ)單元片110 (或邏輯單元片，在其它情形中)的厚度170部分大的深度212，使得 存儲(chǔ)單元片110不直接接觸襯底105。這能夠是有利的，因?yàn)樗苊饬嗽趯卧?10、120 安裝于襯底105上時(shí)對(duì)接合物130、微接合物150或單元片110、120的機(jī)械應(yīng)力及破壞。在某些情形中，要在封裝襯底105上獲得i/o接觸件132的期望的密度可能難以 實(shí)現(xiàn)，例如，因?yàn)閱卧坏暮穸?例如，在圖IA中的存儲(chǔ)單元片110的厚度170)，或者，因?yàn)閕/o接觸件132的期望的精細(xì)間距(例如，20微米或更小的間距)難以在某些類型的 襯底105(例如，某些印制電路板的封裝襯底)上使用可利用的工藝來形成。在這樣的情形 中，使封裝另外包括位于單元片對(duì)110、120與襯底105之間的插入體(interposer body) 能夠是有利的。在此所使用的術(shù)語插入體涉及能夠在上面形成高的接觸間距的半導(dǎo)體層或半導(dǎo)體多層，例如，因?yàn)楦叻直媛实墓饪碳拔g刻工藝可用于所使用的具體的襯底(例如，硅 襯底)上。在圖3中示出了該實(shí)施方案的一種實(shí)例，其中圖3示出了本公開內(nèi)容的類 似于圖IB的另一種實(shí)例電子封裝100的橫截面圖。封裝100還包括具有通體孔 (through-body-vias)310的插入體305。在某些優(yōu)選的實(shí)施方案中，插入體305能夠包括 硅，或者有助于限定高密度的通體孔310的其它半導(dǎo)體材料。通體孔310具有終止于插入 體310的第一側(cè)317的第一端315，以及終止于插入體305的第二側(cè)322的第二相對(duì)的端 320。通體孔310的端315、320被用作在襯底105與單元片的垂直疊層153之間互連的內(nèi) 部接觸件。例如，通體孔310的第一端315能夠與邏輯單元片210 (或者在其它實(shí)施方案中 與存儲(chǔ)單元片110)上的外部單元片接觸件135互連。通體孔310的第二端320能夠連接 至與襯底105上的i/o接觸件132接觸的接合物130。通體孔310的第一端315與外部單 元片接觸件135能夠通過接合物325來互連，其中接合物325包括與前面針對(duì)與襯底105 上的i/o接觸件132接觸的接合物130所討論的材料相同的材料，并被配置具有與前面針 對(duì)與襯底105上的i/o接觸件132接觸的接合物130所討論的尺寸相似的尺寸。

本公開內(nèi)容的插入體305的使用與其中邏輯單元片和存儲(chǔ)單元片通過在插入件 (interposer)上的水平配置來互連的，或者，其中單元片通過位于單元片之間的插入件進(jìn) 行垂直互連的電子封裝形成對(duì)比。這樣的封裝配置的問題是它們可能由于在插入體中或在 插入體上存在長的水平的或垂直的通路跡線而引入在單元片對(duì)單元片的接觸件之間或在 單元片對(duì)i/o的接觸件之間的定時(shí)延遲。在某些實(shí)施方案中，通體孔310具有約為50微米或更小的直徑330，而這又能夠提 供約為100微米或更小的通體孔310的間距335。在某些情形中，直徑330的范圍約為40 至5微米范圍，從而分別提供相應(yīng)的間距335約為80 10微米范圍。在某些情形中，通體 孔310的密度對(duì)應(yīng)于插入體310的各個(gè)側(cè)317、322的每平方毫米至少大約300。如在圖3中所進(jìn)一步示出的，在某些實(shí)施方案中，插入體305能夠具有腔340。類 似于根據(jù)圖2針對(duì)襯底腔210所討論的，插入件腔340能夠減小通體孔310的第一端315 與外部單元片接觸件135之間的間隙距離345并由此減小之間的互連距離。例如，存儲(chǔ)單 元片或邏輯單元片110、120中不直接與通體孔310的第一端315互連的另一個(gè)單元片(例 如，圖3所示的存儲(chǔ)單元片110)能夠基本上位于插入體腔340中。插入體腔340能夠具有 比基本上位于腔340中的存儲(chǔ)單元片或邏輯單元片110、120的厚度部分(例如，存儲(chǔ)單元 片厚度170的那部分)大的深度350。封裝的實(shí)施方案，例如圖1A-3所示的實(shí)例封裝，能夠包括任意數(shù)量的其它元件以 完成封裝。例如，在某些實(shí)施方案中，例如圖IA所示的，平表面107上的i/o接觸件132能 夠經(jīng)由導(dǎo)電跡線175連接到一個(gè)或多個(gè)別的電元件180(例如，電源、電接地)和/或連接 到位于襯底105上或位于襯底105中的外部連接182?；诒竟_內(nèi)容，本領(lǐng)域技術(shù)人員應(yīng) 熟悉封裝100所能夠包括的其它類型的元件。在某些實(shí)施方案中能夠?qū)⒎庋b100配置為用 于電信設(shè)備的存儲(chǔ)及計(jì)算密集型的應(yīng)用中的專用集成電路(ASIC)。另一種實(shí)施方案是一種制作電子封裝的方法。圖4示出了對(duì)在制作本公開內(nèi)容的 一種電子封裝(例如圖1A-3所示出的任一電子封裝)的方法400的一種實(shí)例實(shí)施方案中 的選擇步驟進(jìn)行說明的流程圖。
伴隨繼續(xù)參考圖1A-3，方法400包括提供存儲(chǔ)單元片110的步驟405。存儲(chǔ)單元 片110具有與位于存儲(chǔ)單元片110的面118的外表面116上的存儲(chǔ)單元片接觸件114互連 的存儲(chǔ)電路元件112。方法400還包括提供邏輯單元片120的步驟410。邏輯單元片120 具有與位于存儲(chǔ)單元片110的面128的外表面126上的邏輯單元片接觸件124互連的存儲(chǔ) 電路元件122。方法400還包括使存儲(chǔ)單元片接觸件114與邏輯單元片接觸件124互連使 得存儲(chǔ)單元片110的面118與邏輯單元片120的面128相對(duì)的步驟415。方法400還包括 使在襯底105的平表面107上的i/o接觸件132與在邏輯單元片120的面128或存儲(chǔ)單元 片110的面118中的一個(gè)面上的外部單元片接觸件135連的步驟420。該一個(gè)存儲(chǔ)單元片 面118或邏輯單元片面128與襯底105的平表面107相對(duì)，而所述邏輯單元片面128或存 儲(chǔ)單元片面118中的另一個(gè)則不直接連接到互連輸入輸出接觸件135。 在方法400的某些實(shí)施方案中，步驟405中的提供存儲(chǔ)單元片包括形成存儲(chǔ)單元 片Iio的步驟422，這進(jìn)而能夠包括在存儲(chǔ)單元片110的面118之上或之內(nèi)形成存儲(chǔ)電路 元件112的步驟425。類似地，提供邏輯單元片(步驟410)能夠包括形成邏輯單元片120 的步驟430，這進(jìn)而能夠包括在邏輯單元片120的面128之上或之內(nèi)形成邏輯電路元件122 的步驟432。本領(lǐng)域技術(shù)人員應(yīng)熟悉在半導(dǎo)體工業(yè)中的能夠用作步驟422-432的一部分的標(biāo) 準(zhǔn)工藝，包括在單元片之內(nèi)或之上的存儲(chǔ)電路及邏輯電路的制造，中間層金屬及電介質(zhì)層 的形成，以及有利于與單元片外部的其它元件互連的在單元片上的表面接觸的形成(例 如，存儲(chǔ)單元片接觸件114、邏輯單元片接觸件124、及外部單元片接觸件135)。能夠形成接 觸件114、124以便獲得期望的間距(例如，等于微接合物150之間的間距157)以有利于形 成每平方毫米期望的單元片對(duì)單元片的互連數(shù)，例如前面根據(jù)圖1A-1C所討論的。在方法400的某些實(shí)施方案中，在步驟415中將存儲(chǔ)單元片接觸件114與邏輯單 元片接觸件124互連能夠包括在接觸件114、124之間形成微接合物150的步驟435。能夠 形成微接合物150以獲得期望的直徑152及間距155以有利于形成每平方毫米的期望的單 元片對(duì)單元片的互連數(shù)，例如前面根據(jù)圖1A-1C所討論的。在某些情形中，作為步驟435的一部分，倒裝芯片接合(flip-chip bonding)能夠 被用來形成微接合物150。本領(lǐng)域技術(shù)人員應(yīng)熟悉作為步驟435的一部分的工藝，以進(jìn)行倒 裝芯片接合，包括形成在存儲(chǔ)單元片及邏輯單元片110、120的面118、128上的對(duì)準(zhǔn)結(jié)構(gòu)，以 有利于存儲(chǔ)單元片接觸件114與邏輯單元片接觸件124正確對(duì)準(zhǔn)。本領(lǐng)域技術(shù)人員應(yīng)熟悉 同樣作為步驟415的一部分的工藝，以使用微操作器(micro-manipulators)將一個(gè)單元片 倒裝于另一單元片上，并通過例如焊球接合、壓力接合、回流接合或熱壓接合來形成微接合 物 150。在方法400的某些實(shí)施方案中，在步驟420中的將輸入輸出接觸件132與外部單 元片接觸件135互連能夠包括在接觸件132、135之間形成接合物130。例如，倒裝芯片接 合，類似于根據(jù)步驟415所描述的，能夠被用作步驟420的一部分以形成接合物130，使得例 如焊球、壓力接合、回流接合或熱壓接合與接觸件132、135直接接觸。方法400的某些實(shí)施方案還包括用電介質(zhì)材料137來填充存儲(chǔ)單元片110與邏輯 單元片120之間的間隙154的步驟440。在某些優(yōu)選的實(shí)施方案中，步驟440在使單元片 110、120互連的步驟415之后執(zhí)行。例如，作為步驟440的一部分，能夠?qū)⒆懔康牧黧w形態(tài)的電介質(zhì)材料137 (例如環(huán)氧聚合物)引入間隙154并接著使其固化以形成固態(tài)的聚合物 使得存儲(chǔ)單元片110和邏輯單元片120至少部分地通過電介質(zhì)材料137保持在一起。在不 同的實(shí)施方案中，電介質(zhì)材料137能夠部分填充或者全部填充間隙154。方法400的某些實(shí)施方案還包括在襯底105中形成腔210的步驟445。例如，能夠 對(duì)在襯底105的平表面107上的襯底105的一部分進(jìn)行微機(jī)加工處理以形成腔210?；蛘?在其它實(shí)施方案中，能夠在步驟445中使用濕法化學(xué)蝕刻、等離子體蝕刻、或活性離子蝕刻 工藝來去除例如半導(dǎo)體襯底(如硅襯底)的襯底105的一部分而形成腔210。在另外的實(shí) 施方案中，例如在襯底105包括多層封裝襯底時(shí)，作為用來在襯底105的平表面107上限定 導(dǎo)電跡線175及i/o接觸件132的光刻及蝕刻工藝的一部分，不同的層215、220(例如，在 圖2所示的實(shí)施方案中的焊料掩模層215及金屬層220)的一些部分能夠在步驟445中去 除。在是否有腔210被形成于襯底105內(nèi)的情形中，互連的步驟420還能夠包括定位 存儲(chǔ)單元片110或邏輯單元片120中不直接與輸入輸出接觸件132互連的另一個(gè)單元片 (例如，圖2所示的實(shí)施方案中的存儲(chǔ)單元片110)使其基本上處于腔210中的步驟450。如 上文根據(jù)圖2所指出的，這能夠有利地減小將輸入輸出接觸件132與外部單元片接觸件135 互連所需的接合物130的尺寸。 方法400的一些實(shí)施方案還包括提供插入體305的步驟460。如前面根據(jù)圖3所 討論的，插入體305具有通體孔310，其中該通體孔310具有終止于第一側(cè)317的第一端315 以及終止于插入體305的第二側(cè)322的第二相對(duì)端320。在這樣的實(shí)施方案中，使輸入輸出 接觸件352互連的步驟420還能夠包括使通體孔315的第一端315與邏輯單元片或存儲(chǔ)單 元片110、120中的一個(gè)單元片(例如，圖3中的邏輯單元片120)上的外部單元片接觸135 互連的步驟465。在這樣的實(shí)施方案中，使輸入輸出接觸件352互連的步驟420還能夠包括 步驟467，在該步驟467中使通體孔310的第二端320與在襯底105的平表面107上的i/o 接觸件132互連，以完成在i/o接觸132與單元片120的面128上的外部單元片接觸件135 之間的互連(圖3)。例如，步驟467能夠包括將襯底105與插入體305倒裝芯片接合在一 起，使得多個(gè)接合物130 (圖3)直接地接觸分立的成對(duì)的輸入輸出接觸件132和通體孔310 的第二端320。方法400的某些實(shí)施方案還包括在由步驟440所提供的插入體305內(nèi)形成腔340 的步驟470。插入體腔340能夠通過與在步驟445中描述用于形成襯底腔210的工藝類型 相同的工藝來形成。在將腔340形成于插入體305內(nèi)的這種實(shí)施方案中，使i/o接觸件132 與外部單元片接觸件135互連的步驟420能夠包括將存儲(chǔ)單元片110或邏輯單元片120中 不直接與輸入輸出接觸件132互連的另外一個(gè)單元片(例如，圖3所示的存儲(chǔ)單元片110) 定位以使其基本上處于插入體的腔340內(nèi)的步驟450。在某些實(shí)施方案中，在步驟465中的提供插入體305還包括步驟475，步驟475包 含蝕刻半導(dǎo)體層360 (例如，硅層)來為通體孔310形成穿過半導(dǎo)體層360的開口 365。在 希望獲得與單元片110、120之一的高密度的互連的優(yōu)選實(shí)施方案中，通孔開口 365具有50 微米或更小的直徑330及大約100微米或更小的間距335。通孔開口 365能夠在步驟477 中用金屬(例如，銅)來填充，其中步驟477使用常規(guī)的化學(xué)物理或汽相沉積或電化學(xué)沉積 工藝。
與本申請(qǐng)相關(guān)的領(lǐng)域的技術(shù)人員會(huì)認(rèn)識(shí)到可以對(duì)所描述 的實(shí)施方案進(jìn)行其它或 進(jìn)一步的增加、刪減、替代及修改。
權(quán)利要求
一種電子封裝，包括具有平表面的襯底；具有存儲(chǔ)電路元件的存儲(chǔ)單元片，所述存儲(chǔ)電路元件與位于所述存儲(chǔ)單元片的面的外表面上的存儲(chǔ)單元片接觸件互連；具有邏輯電路元件的邏輯單元片，所述邏輯電路元件與位于所述邏輯單元片的面的外表面上的邏輯單元片接觸件互連，其中所述存儲(chǔ)單元片接觸件與所述邏輯單元片接觸件互連使得所述存儲(chǔ)單元片的所述面與所述邏輯單元片的所述面相對(duì)；以及將在所述襯底的所述平表面上的輸入輸出接觸件與在所述邏輯單元片的所述面或所述存儲(chǔ)單元片的所述面中的一個(gè)面上的外部單元片接觸件互連的多個(gè)接合物，其中所述一個(gè)邏輯單元片面或所述存儲(chǔ)單元片面與所述平表面相對(duì)，并且其中所述邏輯單元片面或所述存儲(chǔ)單元片面中的另一個(gè)不直接與所述互連輸入輸出接觸件相連接。
2.根據(jù)權(quán)利要求1所述的封裝，其中所述存儲(chǔ)單元片與所述邏輯單元片的中心部分互 連，并且所述外部單元片接觸件位于所述邏輯單元片的所述面的所述外表面的周邊部分。
3.根據(jù)權(quán)利要求1所述的封裝，其中所述存儲(chǔ)單元片或所述邏輯單元片中不與所述輸 入輸出接觸件互連的所述另一個(gè)基本上位于所述襯底的腔中。
4.根據(jù)權(quán)利要求1所述的封裝，還包括具有通體孔的插入體，該通體孔具有終止于所 述插入體的第一側(cè)的第一端以及終止于所述插入體的第二側(cè)的第二相對(duì)端，其中所述通體 孔的第一端與在所述邏輯單元片或所述存儲(chǔ)單元片中的所述一個(gè)上的外部單元片接觸件 互連，以及所述通體孔的所述第二端與所述接合物連接。
5.根據(jù)權(quán)利要求4所述的封裝，其中所述存儲(chǔ)單元片或所述邏輯單元片中不與所述通 體孔的所述第一端互連的所述另一個(gè)基本上位于所述插入體的腔中。
6.根據(jù)權(quán)利要求1所述的封裝，其中在所述襯底的所述平表面上的所述輸入輸出接觸 件通過導(dǎo)電跡線電耦連至在所述襯底之上或之內(nèi)的一個(gè)或更多個(gè)電元件或外部連接。
7.一種制作電子封裝的方法，包括以下步驟提供存儲(chǔ)單元片，所述存儲(chǔ)單元片具有存儲(chǔ)電路元件，所述存儲(chǔ)電路元件與位于所述 存儲(chǔ)單元片的面的外表面上的存儲(chǔ)單元片接觸件互連；提供邏輯單元片，所述邏輯單元片具有邏輯電路元件，所述邏輯元件與位于所述邏輯 單元片的面的外表面上的邏輯單元片接觸件互連；將所述存儲(chǔ)單元片接觸件與所述邏輯單元片接觸件互連使得所述存儲(chǔ)單元片的所述 面與所述邏輯單元片的所述面相對(duì)；以及將在襯底的平表面上的輸入輸出接觸件與在所述邏輯單元片的所述面或所述存儲(chǔ)單 元片的所述面中的一個(gè)上的外部單元片接觸件互連，其中所述一個(gè)邏輯單元片面或所述存 儲(chǔ)單元片面與所述平表面相對(duì)，并且其中所述邏輯單元片面或所述存儲(chǔ)單元片面中的另一 個(gè)不直接與所述互連輸入輸出接觸件相連接。
8.根據(jù)權(quán)利要求7所述的方法，還包括以下步驟在所述襯底中形成腔，并且所述互連 步驟還包括將所述存儲(chǔ)單元片或所述邏輯單元片中不與所述輸入輸出接觸件互連的所述 另一個(gè)定位到基本上處于所述腔中。
9.根據(jù)權(quán)利要求7所述的方法，還包括以下步驟提供具有通體孔的插入體，該通體孔具有終止于所述插入體的第一側(cè)的第一端以及終 止于所述插入體的第二側(cè)的第二相對(duì)端；將所述通體孔的所述第一端與所述一個(gè)邏輯單元片或存儲(chǔ)單元片上的所述外部單元 片接觸件互連；以及將所述輸入輸出接觸件與所述通體孔的所述第二端進(jìn)行所述互連。
10.根據(jù)權(quán)利要求9所述的方法，還包括以下步驟在所述插入體中形成腔，并且將所 述通體孔的所述第一端與所述外部單元片接觸件互連的步驟包括將所述存儲(chǔ)單元片或所 述邏輯單元片中不與所述輸入輸出接觸件互連的所述另一個(gè)定位于基本上處于所述插入 體中。
全文摘要
本發(fā)明涉及一種三維電子封裝(100)，包括具有平表面(107)的襯底(105)、存儲(chǔ)單元片(110)及邏輯單元片(120)。存儲(chǔ)電路元件(112)與位于存儲(chǔ)單元片的面(118)的外表面(116)上的存儲(chǔ)單元片接觸件(114)互連。邏輯電路元件(122)與位于邏輯單元片的面(128)的外表面(126)上的邏輯單元片接觸件(124)互連。存儲(chǔ)單元片接觸件與邏輯單元片接觸件互連使得存儲(chǔ)單元片的面與邏輯單元片的面相對(duì)。多個(gè)接合物(130)使在襯底的平表面上的輸入輸出接觸件(132)與在邏輯單元片的面或存儲(chǔ)單元片的面中的一個(gè)面上的外部單元片接觸件(135)互連。一個(gè)面與平表面相對(duì)，另一個(gè)面不直接與互連的輸入輸出接觸件連接。
文檔編號(hào)H01L21/60GK101847621SQ20101014925
公開日2010年9月29日 申請(qǐng)日期2010年3月25日 優(yōu)先權(quán)日2009年3月25日
發(fā)明者J·P·伯利森, J·奧森巴赫, J·帕林提, S·莫伊尼恩 申請(qǐng)人:Lsi公司