專利名稱：一種內(nèi)嵌pmos輔助觸發(fā)可控硅結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明屬于集成電路領(lǐng)域，特別涉及利用PMOS輔助觸發(fā)可控硅構(gòu)建靜電放電防 護(hù)器件，用于改善集成電路ESD防護(hù)的可靠性。
背景技術(shù)：
自然界的靜電放電(ESD)現(xiàn)象對(duì)集成電路的可靠性構(gòu)成嚴(yán)重的威脅。在工業(yè)界， 集成電路產(chǎn)品的失效30%都是由于遭受靜電放電現(xiàn)象所引起的，而且越來越小的工藝尺 寸，更薄的柵氧厚度都使得集成電路受到靜電放電破壞的幾率大大增加。因此，改善集成電 路靜電放電防護(hù)的可靠性對(duì)提高產(chǎn)品的成品率具有不可忽視的作用。 靜電放電現(xiàn)象的模式通常分為四種HBM(人體放電模式)，匪(機(jī)器放電模式)， CDM(組件充電放電模式)以及電場(chǎng)感應(yīng)模式(FIM)。而最常見也是工業(yè)界產(chǎn)品必須通過的 兩種靜電放電模式是HBM和匪。當(dāng)發(fā)生靜電放電時(shí)，電荷通常從芯片的一只引腳流入而從 另一只引腳流出，此時(shí)靜電電荷產(chǎn)生的電流通常高達(dá)幾個(gè)安培，在電荷輸入引腳產(chǎn)生的電 壓高達(dá)幾伏甚至幾十伏。如果較大的ESD電流流入內(nèi)部芯片則會(huì)造成內(nèi)部芯片的損壞，同 時(shí)，在輸入引腳產(chǎn)生的高壓也會(huì)造成內(nèi)部器件發(fā)生柵氧擊穿現(xiàn)象，從而導(dǎo)致電路失效。因 此，為了防止內(nèi)部芯片遭受ESD損傷，對(duì)芯片的每個(gè)引腳都要進(jìn)行有效的ESD防護(hù)，對(duì)ESD
電流進(jìn)行泄放。 在ESD防護(hù)的發(fā)展過程中，二極管、GGNMOS(柵接地的NMOS) 、 SCR(可控硅)等 器件通常被作為ESD防護(hù)單元。其中公認(rèn)效果比較好的是可控硅(silicion controlled rectifier, SCR)。 常用的可控硅如圖1所示，P型襯底上是P、N雙阱，P阱和N阱上均有兩個(gè)注入?yún)^(qū)， 分別是N+注入?yún)^(qū)和P+注入?yún)^(qū)。其中N阱的N+注入?yún)^(qū)設(shè)置在遠(yuǎn)離P阱的一端，N阱的P+注 入?yún)^(qū)設(shè)置在靠近P阱的一端；P阱的P+注入?yún)^(qū)設(shè)置在遠(yuǎn)離N阱的一端，P阱的N+注入?yún)^(qū)設(shè) 置在靠近N阱的一端。 一個(gè)N+注入?yún)^(qū)設(shè)置在N阱和P阱連接處上方并跨接在N阱和P阱 之間用來降低SCR的開啟電壓，所有的注入?yún)^(qū)之間使用淺壕溝隔離(STI)。 N阱的N+注入 區(qū)和P+注入?yún)^(qū)接電學(xué)陽極(Anode) ，P阱的N+注入?yún)^(qū)和P+注入?yún)^(qū)接電學(xué)陰極(Cathode)。 圖2是和該SCR結(jié)構(gòu)相對(duì)應(yīng)的電原理圖。 在集成電路的正常工作狀態(tài)下，靜電放電保護(hù)器件是處于關(guān)閉的狀態(tài)，不會(huì)影響 輸入輸出引腳上的電位。而在外部靜電灌入集成電路而產(chǎn)生瞬間的高電壓的時(shí)候，這個(gè)器 件會(huì)開啟導(dǎo)通，迅速的排放掉靜電電流。但是該SCR觸發(fā)電壓一般較高，對(duì)于5V及以下的 工作電壓不能有效保護(hù)。

發(fā)明內(nèi)容
本發(fā)明提供了一種觸發(fā)電壓低，能夠在相應(yīng)范圍內(nèi)調(diào)整且結(jié)構(gòu)簡(jiǎn)單的靜電放電防 護(hù)器件。 —種內(nèi)嵌PM0S輔助觸發(fā)可控硅器件，包括P型襯底，P型襯底上設(shè)置P阱和N阱，
3所述的P阱和N阱交界處上方橫跨有PMOS的柵氧以及位于柵氧上方的多晶硅柵，多晶硅柵 下方的N型表面區(qū)域?yàn)镻MOS的溝道，多晶硅下方的N型表面區(qū)域?yàn)槠茀^(qū)；
所述的N阱上依次設(shè)有第一淺壕溝隔離(淺溝槽隔離)，第一 N+注入?yún)^(qū)、第二淺壕 溝隔離和第一 P+注入?yún)^(qū)，其中第一 P+注入?yún)^(qū)臨近N阱和P阱的交界處，N阱和P阱的交界 處通過多晶硅柵的鏤空形成第二 N+注入?yún)^(qū)； 所述的多晶硅柵的鏤空是在PMOS多晶硅柵通過在版圖上的挖孔，實(shí)現(xiàn)在N阱和P 阱交界處即在PMOS的柵下形成N+注入來降低可控硅開啟電壓，實(shí)現(xiàn)利用N+/P阱PN結(jié)雪 崩擊穿的可控硅結(jié)構(gòu)與PMOS的并聯(lián)。至于鏤空的形狀及大小并沒有嚴(yán)格限制。
所述的？阱上依次設(shè)有第二？+注入?yún)^(qū)、第三^注入?yún)^(qū)、第三淺壕溝隔離和第三？+ 注入?yún)^(qū)，其中第二 P+注入?yún)^(qū)臨近N阱和P阱的交界處； 所述的第一？+注入?yún)^(qū)和第一^注入?yún)^(qū)均接入電學(xué)陽極，第三^注入?yún)^(qū)和第三？+ 注入?yún)^(qū)均接入電學(xué)陰極；所述的多晶硅柵通過觸發(fā)電路接入電學(xué)陽極和電學(xué)陰極。
所述的觸發(fā)電路由電阻和電容構(gòu)成，其中電容的一端與電阻的一端相連接且接入 多晶硅柵，電阻的另一端接入電學(xué)陽極，電容的另一端接入電學(xué)陰極。 在本發(fā)明內(nèi)嵌PMOS輔助觸發(fā)可控硅器件中PMOS結(jié)構(gòu)位于N阱和P阱的交界處上 方，其中 第一 P+注入?yún)^(qū)相當(dāng)于PMOS結(jié)構(gòu)的源極；
第二 P+注入?yún)^(qū)相當(dāng)于PMOS結(jié)構(gòu)的漏極；
柵氧上方的多晶硅柵相當(dāng)于PMOS結(jié)構(gòu)的柵極；
多晶硅柵下方的N型區(qū)域?yàn)镻MOS的溝道；
多晶硅下方的P型區(qū)域?yàn)槠茀^(qū)。 本發(fā)明內(nèi)嵌PMOS輔助觸發(fā)可控硅器件利用PMOS輔助觸發(fā)的可控硅能減小可控硅 開啟電壓，結(jié)構(gòu)簡(jiǎn)單，占用版圖面積小，電流均勻，魯棒性好，穩(wěn)定可靠等優(yōu)點(diǎn)。


圖1為現(xiàn)有技術(shù)的可控硅SCR靜電放電防護(hù)器件的剖面圖；
圖2為圖1的等效電路原理圖； 圖3為本發(fā)明內(nèi)嵌PMOS輔助觸發(fā)可控硅器件的剖面圖； 圖4為圖3的俯視圖； 圖5為圖3的等效電路原理圖。
具體實(shí)施例方式
如圖3和圖4所示，本發(fā)明靜電放電防護(hù)器件包括P型襯底31，P型襯底上設(shè)置P 阱32和N阱33， P阱32和N阱33交界處上方為P型金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)管(PMOS) 結(jié)構(gòu)。 N型阱上從一側(cè)向另一側(cè)依次設(shè)置第一淺壕溝隔離STI41，第一N+注入?yún)^(qū)34，第二 淺壕溝隔離STI42，第一 P+注入?yún)^(qū)35a即PMOS源區(qū)，PM0S的多晶硅柵39和柵氧40橫跨在 N阱和P阱的交界處，在多晶硅柵的鏤空使得在P阱32和N阱33的交界處設(shè)有第二 N+注 入?yún)^(qū)。
P阱上設(shè)有PMOS漏區(qū)第二 P+注入?yún)^(qū)35b，緊鄰著第二 P+注入?yún)^(qū)有第三N+注入?yún)^(qū) 37， N阱最右端設(shè)有第三P+注入?yún)^(qū)38。 N型阱上方的N+注入?yún)^(qū)34和第一 P+注入?yún)^(qū)35a中 間用淺壕溝隔離STI 42隔開。兩阱交界面上跨接的PMOS的兩個(gè)P+注入?yún)^(qū)35a， 35b分別 在N阱33和P阱32上，整條多晶硅柵39中間有方形鏤空，允許N+注入形成第二 N+注入 區(qū)36。第三N+注入?yún)^(qū)37緊挨第二P+注入?yún)^(qū)35b，第三P+注入?yún)^(qū)38與第三N+注入?yún)^(qū)37 中間有第三淺壕溝隔離STI 43隔開。 分別由第一 P+注入?yún)^(qū)35a——N阱33和第二 N+注入?yún)^(qū)34——P阱32和第二 P+ 注入?yún)^(qū)35b——第三N+注入?yún)^(qū)37構(gòu)成可控硅的P-N-P-N結(jié)構(gòu)。由第一 N+注入?yún)^(qū)34與第 一 P+注入?yún)^(qū)35a用金屬線相連接作為電學(xué)陽極。第三N+注入?yún)^(qū)37和第三P+注入?yún)^(qū)38 做為電學(xué)陰極，PMOS柵極外接RC觸發(fā)電路，RC時(shí)間常數(shù)約為lus，以保證PMOS足夠開啟時(shí) 間來輔助觸發(fā)SCR泄放ESD電流，同時(shí)正常上電時(shí)不會(huì)開啟。 本發(fā)明中的P型襯底、P阱、N+、 P+注入?yún)^(qū)和PMOS結(jié)構(gòu)，采用現(xiàn)有的標(biāo)準(zhǔn)CMOS集 成電路制造工藝即可實(shí)現(xiàn)。 參見圖5本發(fā)明在標(biāo)準(zhǔn)CM0S工藝基礎(chǔ)上，利用可控硅中寄生并聯(lián)PM0S輔助觸發(fā)， 來實(shí)現(xiàn)可控硅在較低電壓下開啟。由第一 N+注入?yún)^(qū)與第一 P+注入?yún)^(qū)用金屬線相連接作為 電學(xué)陽極。第三N+注入?yún)^(qū)，第三P+注入?yún)^(qū)做為電學(xué)陰極，PMOS柵極外接RC觸發(fā)電路，RC 時(shí)間常數(shù)約為lus，以保證PMOS足夠開啟時(shí)間來輔助觸發(fā)SCR泄放ESD電流，同時(shí)正常上 電時(shí)不會(huì)開啟。當(dāng)陽極出現(xiàn)ESD信號(hào)時(shí)，較大的電壓能導(dǎo)致N阱，第二 N+注入?yún)^(qū)與P阱的 PN結(jié)雪崩擊穿，產(chǎn)生的雪崩電流流過P阱的阱電阻ILpwe11產(chǎn)生壓降，當(dāng)這個(gè)壓降大于寄生 NPN三極管的開啟電壓，NPN寄生三極管開啟，同時(shí)由于正反饋使PNP寄生三極管也開啟，整 個(gè)SCR器件被導(dǎo)通，開始泄放ESD電流，同時(shí)將SCR兩端電壓鉗制在較低電位。第二 N+注 入?yún)^(qū)的設(shè)置能夠?qū)崿F(xiàn)P阱/N+結(jié)較低的擊穿電壓，并聯(lián)的PMOS結(jié)構(gòu)由于陽極(即PMOS源 極)出現(xiàn)的ESD高電位和柵極RC延遲造成的低電位形成電壓差而開啟，輔助電流由N阱流 入P阱，PMOS引起的電流通過P阱電阻產(chǎn)生壓降，從而輔助SCR開啟。我們可以改變PMOS 的長度和寬度來調(diào)整SCR的開啟電壓和鉗位電壓，以保證在鉗位狀態(tài)下不會(huì)發(fā)生栓(閂) 鎖效應(yīng)，同時(shí)合理設(shè)置RC常數(shù)保證整個(gè)器件在正常電平信號(hào)下不會(huì)開啟，而在靜電電流信 號(hào)到來時(shí)，可以順利輔助觸發(fā)泄放ESD電流。
權(quán)利要求
一種內(nèi)嵌PMOS輔助觸發(fā)可控硅器件，包括P型襯底(31)，P型襯底(31)上設(shè)置P阱(32)和N阱(33)，其特征在于所述的P阱(32)和N阱(33)交界處上方橫跨有PMOS的柵氧(40)以及位于柵氧(40)上方的多晶硅柵(39)；所述的N阱(33)上依次設(shè)有第一淺壕溝隔離(41)，第一N+注入?yún)^(qū)(34)、第二淺壕溝隔離(42)和第一P+注入?yún)^(qū)(35a)，其中第一P+注入?yún)^(qū)(35a)臨近N阱(33)和P阱(32)的交界處，N阱(33)和P阱(32)的交界處設(shè)有第二N+注入?yún)^(qū)(36)；所述的P阱(32)上依次設(shè)有第二P+注入?yún)^(qū)(35b)、第三N+注入?yún)^(qū)(37)、第三淺壕溝隔離(43)和第三P+注入?yún)^(qū)(38)，其中第二P+注入?yún)^(qū)(35b)臨近N阱(33)和P阱(32)的交界處；所述的第一P+注入?yún)^(qū)(35a)和第一N+注入?yún)^(qū)(34)均接入電學(xué)陽極，第三N+注入?yún)^(qū)(37)和第三P+注入?yún)^(qū)(38)均接入電學(xué)陰極；所述的多晶硅柵(39)通過觸發(fā)電路接入電學(xué)陽極和電學(xué)陰極。
2. 根據(jù)權(quán)利要求1所述的內(nèi)嵌PM0S輔助觸發(fā)可控硅器件，其特征在于，所述的觸發(fā)電路由電阻和電容構(gòu)成，其中電容的一端與電阻的一端相連接且接入多晶硅柵(39)，電阻的另一端接入電學(xué)陽極，電容的另一端接入電學(xué)陰極。
全文摘要
本發(fā)明公開了一種內(nèi)嵌PMOS輔助觸發(fā)可控硅器件，包括P型襯底及其上方的置P阱和N阱，P阱和N阱交界處上方橫跨有PMOS的柵氧以及位于柵氧上方的多晶硅柵，N阱上依次設(shè)有第一淺壕溝隔離，第一N+注入?yún)^(qū)、第二淺壕溝隔離和第一P+注入?yún)^(qū)，N阱和P阱的交界通過多晶硅柵的鏤空形成第二N+注入?yún)^(qū)；P阱上依次設(shè)有第二P+注入?yún)^(qū)、第三N+注入?yún)^(qū)、第三淺壕溝隔離和第三P+注入?yún)^(qū)；所述的第一P+注入?yún)^(qū)和第一N+注入?yún)^(qū)均接入電學(xué)陽極，第三N+注入?yún)^(qū)和第三P+注入?yún)^(qū)均接入電學(xué)陰極；所述的多晶硅柵通過觸發(fā)電路接入電學(xué)陽極和電學(xué)陰極。本發(fā)明內(nèi)嵌PMOS輔助觸發(fā)可控硅器件觸發(fā)電壓低，能夠在相應(yīng)范圍內(nèi)調(diào)整且結(jié)構(gòu)簡(jiǎn)單。
文檔編號(hào)H01L27/07GK101789428SQ20101012108
公開日2010年7月28日 申請(qǐng)日期2010年3月10日 優(yōu)先權(quán)日2010年3月10日
發(fā)明者宋波, 李明亮, 苗萌, 董樹榮, 韓雁, 馬飛, 黃大海 申請(qǐng)人:浙江大學(xué)