專利名稱：隔離的晶體管和二極管、用于半導體管芯的隔離和終端結構的制作方法
隔離的晶體管和二極管、用于半導體管芯的隔離和終端結構
相關申請的交叉引用
本申請是于2008年2月14日提交的申請No. 12/069，941的部分繼續(xù)申請。
本申請是于2007年8月8日提交的申請No. 11/890,993的部分繼續(xù)申請。申請 No. 11/890，993是于2006年5月31日提交的申請No. 11/444，102的繼續(xù)申請，且是下述申 請的部分繼續(xù)申請(a)于2004年8月14日提交的申請No. 10/918，316，其是于2002年8 月14日提交的、現(xiàn)在為美國專利No. 6，900，091的申請No. 10/218，668的分案申請；(b)于 2005年8月15日提交的申請No. 11/204，215，其是2002年8月14日提交的、現(xiàn)在為美國 專利No. 6，943，似6的申請No. 10/218,678的分案申請。上述每個申請和專利通過引用全 部結合于此。
背景技術：
在制造半導體集成電路(IC)芯片的過程中，經常需要使不同的器件與半導體襯 底電隔離并使不同的器件彼此電隔離。提供器件之間的橫向隔離的一種方法是公知的硅局 部氧化(L0C0S，Local Oxidation OfSilicon)工藝，其中芯片的表面用相對硬的材料，諸如 硅氮化物作為掩模，較厚的氧化層在掩模的開口中熱生長。另一種方法是在硅中刻蝕溝槽， 然后用諸如硅氧化物的電介質材料填充該溝槽，這也被稱為溝槽隔離。盡管L0C0S和溝槽 隔離兩者能夠防止之間不期望的表面導通，但它們并不便于完全的電隔離。
需要完全的電隔離以集成某些類型的晶體管，包括雙極結型晶體管和各種金屬氧 化物半導體(MOS)晶體管(包括功率DMOS晶體管)。還需要完全的隔離以允許在操作期間 CMOS控制電路浮置到高于襯底電勢很多的電勢。完全的隔離在模擬、功率和混合信號集成 電路的制造中也尤其重要。
盡管常規(guī)的CMOS晶片制造提供了高密度的晶體管集成，但它不便于所制造的器 件的完全電隔離。具體地，包含在制作于P型襯底中的常規(guī)CMOS晶體管對中的NMOS晶體 管具有短路到襯底的P阱“體”或“背柵”，因此不能浮置在接地電勢之上。該限制實質上妨 礙了 NMOS用作高壓側開關(high-side switch)、模擬傳輸晶體管(pass transistor)或用 作雙向開關。這也使得電流檢測更加困難，并經常妨礙集成的源極-體短路的使用，需要該 短路以使得NMOS更加雪崩強化(avalanche rugged)。此外，由于常規(guī)CMOS中的P型襯底 通常被偏置到最負的芯片上電勢(定義為“接地電勢”)，所以每個NMOS必然經受不期望的 襯底噪聲。
集成器件的完全電隔離典型地采用三重擴散、外延結隔離或電介質隔離來實現(xiàn)。 最普遍形式的完全電隔離是結隔離。盡管不像電介質隔離(其中氧化物圍繞每個器件或電 路)那樣理想，但是結隔離已經在歷史上提供了制造成本與隔離性能之間的最好折衷。
對于常規(guī)的結隔離，使CMOS電隔離需要一復雜結構，該復雜結構包括在P型襯底 上生長N型外延層，該N型外延層被電連接到P型襯底的深P型隔離的環(huán)形環(huán)圍繞，以形成 完全被隔離的N型外延島，該完全被隔離的N型外延島在其下方和所有側面上具有P型材料。外延層的生長較慢并且耗時，代表了半導體晶片制造過程中最昂貴的單個步驟。隔離 擴散也比較昂貴，使用高溫擴散來進行并且持續(xù)時間延長(達到18小時)。為了能夠抑制 寄生器件，在外延生長之前重摻雜的N型埋層(NBL)也必須被遮蔽并被選擇性地引入。
為了在外延生長和隔離擴散期間使向上擴散最小化，選擇慢擴散劑諸如砷(As) 或銻(Sb)來形成N型埋層(NBL)。然而，在外延生長之前，該NBL層必須擴散得足夠深以減 小其表面濃度，否則外延生長的濃度控制將被不利地影響。因為NBL包括慢擴散劑，所以該 外延之前的擴散工藝將耗費十小時以上。只有在隔離完成之后，才能開始常規(guī)CMOS制造， 從而與常規(guī)CMOS工藝相比為結隔離工藝的制造增加了相當可觀的時間和復雜性。
結隔離制造方法依賴于高溫工藝，以形成深擴散結并生長外延層。這些高溫工藝 昂貴且難以進行，且它們無法與大直徑晶片制造兼容，在器件電性能上表現(xiàn)出了相當大的 可變性并妨礙了高的晶體管集成密度。結隔離的另一缺點是，存在被隔離結構浪費掉而不 能用于制造有源晶體管或電路的面積。作為進一步的復雜，通過結隔離，設計規(guī)則(和浪費 面積的量)取決于被隔離器件的最大電壓。顯然，常規(guī)外延結隔離盡管其具有電學優(yōu)點，但 是在面積上過于浪費而不能為混合信號和功率集成電路保留可行的技術選擇。
用于使集成電路器件隔離的備選方法在美國專利No. 6，855，985中公開，其通過 引用結合于此。其中公開的用于集成充分被隔離的CMOS、雙極晶體管和DMOS(BCD)晶體管 的模塊工藝可以不需要高溫擴散或外延而實現(xiàn)。該模塊BCD工藝使用通過具有特定輪廓形 狀的氧化物的高能(MeV)離子注入，以制造自形成的隔離結構，從而實質上不需要高溫處 理。該低熱預算工藝將受益于“原位注入(as-implanted)”的摻雜劑輪廓，由于沒有使用高 溫工藝，所以該摻雜分布經歷很少的摻雜劑再擴散或者不經歷摻雜劑再擴散。
通過LOCOS場氧化物注入的摻雜劑形成共形的(conformal)隔離結構，其繼而被 用于圍繞多電壓的CMOS、雙極晶體管和其它器件并使它們與公共的P型襯底隔離。該相同 的工藝能用于集成的雙極晶體管以及各種雙結DMOS功率器件，它們都被不同劑量和能量 的共形的鏈式離子注入(chainedion implantation)調整。
盡管該“無外延的(印i-less) ”低熱預算的技術與非隔離工藝及外延結隔離工藝 相比具有許多優(yōu)點，但是在某些情況下，其對L0C0S的依賴會限制其按比例縮小到更小的 尺寸并獲得更高的晶體管密度的能力。在L0C0S基模塊BCD工藝中共形離子注入的原理是: 通過注入通過較厚的氧化物層，摻雜劑原子將在靠近硅表面的位置；通過注入通過較薄的 氧化物層，注入的原子將位于硅中較深的位置而遠離表面。
正如所描述的，具有被L0C0S輪廓化的注入并使用基于0. 35微米的技術而易于實 現(xiàn)的完全隔離BCD工藝可能在按比例縮小到較小的尺寸并獲得更緊密的線寬時遇到問題。 為了提高CMOS晶體管的集成密度，優(yōu)選地可以將場氧化物層的鳥嘴錐減小為更垂直的結 構，使得器件能夠被更密集地放置，以實現(xiàn)更高的封裝密度。然而，狹窄的L0C0S鳥嘴會使 得隔離側壁的寬度變窄并且會犧牲隔離質量。
在這些問題顯著的情形下，將期望具有使集成電路器件(尤其是高壓器件)完全 隔離的新策略，其使用低熱預算的無外延集成電路工藝，但消除了上述窄側壁問題以允許 更密集的隔離結構。發(fā)明內容
根據(jù)發(fā)明的實施例大體上形成在不包括外延層的第一導電類型的半導體襯底中。 隔離的橫向DMOS晶體管(LDMOS)的實施例包括第二導電類型的底隔離區(qū)域和從襯底的表 面延伸到該底隔離區(qū)域的電介質填充的溝槽，該溝槽與該底隔離區(qū)域形成襯底的隔離袋。 該LDMOS包括在隔離袋中的第一導電類型的阱，該阱作為LDMOS的體部，該阱包括淺部和深 部，該淺部位于襯底的表面附近，該深部位于淺部下方，該淺部具有第一摻雜濃度，而該深 部具有第二摻雜濃度，該第二摻雜濃度高于該第一摻雜濃度。
在隔離的LDMOS的第二實施例中，溝槽包括在中心部分的導電材料且該溝槽的壁 被裝襯電介質材料。隔離袋包括鄰近漏極區(qū)域的第二導電類型的漂移區(qū)和隔離袋中鄰近襯 底表面的淺溝槽隔離(STI)結構，且STI結構被漂移區(qū)從側部及底部圍繞。隔離袋可包括 位于源極區(qū)域和/或漏極區(qū)域之下的埋設的第一導電類型的驟回控制區(qū)域。
在根據(jù)本發(fā)明的隔離的準垂直DMOS(QVDMOS)中，溝槽包括在中心部分的導電材 料且溝槽的壁裝襯有電介質材料。隔離袋包括在襯底表面的第二導電類型的源極區(qū)域。電 流從源極區(qū)域水平通過在柵極之下的溝道區(qū)，然后垂直流到底隔離區(qū)域，該底隔離區(qū)域包 括在QVDMOS的漏極中。
在根據(jù)本發(fā)明的隔離的結場效應晶體管(JFET)中，溝槽包括在中心部分的導電 材料且該溝槽的壁裝襯有電介質材料。隔離袋在襯底的表面包括第一導電類型的源極區(qū)域 和漏極區(qū)域以及第二導電類型的頂柵極區(qū)域。第一導電類型的溝道區(qū)位于頂柵極區(qū)域的底 部與底隔離區(qū)域之間。
在隔離的結場效應晶體管(JFET)的第二個實施例中，隔離袋包括第二導電類型 的源極區(qū)域和漏極區(qū)域、襯底表面的第一導電類型的頂柵極區(qū)域以及埋設在襯底中的第一 導電類型的底柵極區(qū)域。第二導電類型的溝道區(qū)位于頂柵極區(qū)域的底部和底柵極區(qū)域的上 邊界之間。
在根據(jù)本發(fā)明的耗盡型MOSFET中，溝槽包括在中心部分的導電材料且該溝槽的 壁裝襯有電介質材料。該隔離袋包括第二導電類型的源極區(qū)域和漏極區(qū)域且柵極下方的溝 道區(qū)的摻雜濃度實質上等于襯底的背景摻雜濃度。為了降低碰撞電離以及抑制驟回，第一 導電類型的埋設區(qū)域可以至少部分形成在柵極下方。
在根據(jù)本發(fā)明的隔離的二極管中，隔離袋包括第一導電類型的陽極區(qū)域。底隔離 區(qū)域用作二極管的陰極并通過溝槽中的導電材料被接觸。
本發(fā)明也包括在隔離袋之外、用于作為溝槽的邊界的區(qū)域的終端結構。第一導電 類型的保護環(huán)可以在隔離袋之外形成在襯底的表面處，且底隔離區(qū)域可以橫向延伸超出溝 槽的外邊緣。第一導電類型的埋設區(qū)域可以形成在保護環(huán)下方。第二導電類型的漂移區(qū)可 以形成為鄰近襯底的表面以及隔離袋之外的溝槽。包括電介質材料的一個或更多額外的溝 槽可以形成在漂移區(qū)內或者在溝槽和保護環(huán)之間的襯底中。


圖1示出完全隔離的N溝道橫向DMOS (LDMOS)的截面圖2示出隔離的N溝道LDMOS的備選實施例的截面圖3示出隔離的N溝道準垂直DMOS的截面圖4示出隔離的P溝道JFET的截面圖5示出隔離的N溝道JFET的截面圖6示出N溝道耗盡型MOSFET的截面圖。
圖7示出隔離的二極管的截面圖8示出隔離的齊納二極管的截面圖9A-9D示出用于控制表面電場且用于減少充電及依賴于時間的表面相關現(xiàn)象 的終端結構的截面圖。
具體實施方式
圖1示意性地示出根據(jù)本發(fā)明制造的完全被隔離的N溝道橫向DMOS(LDMOS)400 的截面圖，該N溝道橫向DMOS不需要外延沉積或高溫擴散而被制造。LDMOS 400制造在隔 離的P型區(qū)464中。P型區(qū)464及在P型區(qū)464內制造的橫向DMOS 400通過高能注入的N 型底隔離區(qū)域(floorisolation region) 462及填充有電介質的溝槽463A和46!3B與P型 襯底461隔離。
N溝道LDMOS 400包括N+漏極區(qū)域468B，由注入的N型輕摻雜漏極區(qū)域(LDD)469 與柵極474隔開，且由LDD 476區(qū)域與溝槽46 隔開；柵極474，優(yōu)選包含多晶硅和/或硅 化物；柵極氧化物層472 ；N+源極區(qū)域468A ；以及P+體接觸區(qū)467，接觸包括LDMOS 400的 體區(qū)域的P型阱465。P型阱465可以至少包括上部465A及下部465B或任意數(shù)量的包括 不同能量和劑量的注入的區(qū)域。P型阱465的較深部465B優(yōu)選可以包括高于P型阱465的 上部465A的摻雜濃度。
側壁間隔物473及輕摻雜源極延伸471是CMOS制造中的人為產物(artifact)，對 于LDMOS 400的正常運行其不是有益地被需要。由于其相對高的摻雜濃度，所以源極延伸 471對LDMOS 400的影響可以忽略。
底隔離區(qū)域462經由N型阱466及N+接觸區(qū)468D電接觸襯底461的表面。阱 466所在的區(qū)域以溝槽463A和463C為界。顯然，溝槽46 和463C可以是呈閉合圖形形狀 的單個溝槽的一部分，且溝槽463A可將襯底461的由溝槽46 和463C圍繞的部分分為包 括源極區(qū)域468A、漏極區(qū)域468B和P型阱465的第一部分以及包括阱466的第二部分。
DN底隔離區(qū)域462可被電偏置到DMOS漏極區(qū)域468B、P型阱464、襯底461的電 勢，或其他固定或可變的電勢。底隔離區(qū)域462和漏極區(qū)域468B之間的最大電壓差被限制 為底隔離區(qū)域462與漏極區(qū)域468B之間的N-I-N穿通擊穿(punch-through breakdown)電 壓，而底隔離區(qū)域462和P型阱465之間的最大電壓差由底隔離區(qū)域462和P型阱465之間 的P-I-N透過擊穿(reach-through breakdown)電壓設定。在一個實施例中，底隔離區(qū)域 462和漏極區(qū)域468B被電短接，消除了 N-I-N穿通擊穿的可能性，且將LDM0S400的BVdss限 制為P型阱465和DN底隔離區(qū)域462之間的P-I-N雪崩擊穿電壓。在另一實施例中，底隔 離區(qū)域462和襯底461被電短接，使得P型阱465可被偏置到接地電勢以下，即比襯底461 更負的電勢。另一備選是“浮置”底隔離區(qū)域462，其中底隔離區(qū)域462的電勢可以改變直 到到N+漏極區(qū)域468B的N-I-N穿通現(xiàn)象發(fā)生，這樣底隔離區(qū)域462的電勢將跟隨漏極區(qū) 域468B的電勢。
盡管隔離的N溝道LDMOS 400是不對稱的，但它也可以被對稱地構建，在中心處具有N+漏極區(qū)域468B。備選地，LDMOS 400可以以P型阱465為中心而構建。
盡管LDMOS 400的外邊緣可以與溝槽46 和463C—致，但在備選實施例中，被偏 置為漏極區(qū)域468B的電勢的N型終端區(qū)域478可圍繞溝槽463C，且增加了 LDMOS 400相對 于襯底461的擊穿電壓。如果溝槽46 和463C都呈閉合圖形的形狀，則終端區(qū)域478可 相鄰于溝槽46 和463C的整個外周邊而設置。LDMOS 400也可被P+襯底接觸區(qū)474和/ 或深注入P型區(qū)475圍繞。
圖2示出隔離的N溝道橫向DMOS 300的示意圖，該DMOS 300制造在P型區(qū);341B 中，該P型區(qū)341B通過深注入N型底隔離區(qū)域360和填充溝槽361與P型襯底341A隔離。 在優(yōu)選實施例中，填充溝槽361圍繞著LDMOS 300以提供橫向隔離，而底隔離區(qū)域360提供 垂直隔離。溝槽361包括由絕緣側壁364橫向圍繞且隔離的導電中心部分363。導電中心 部分363提供底隔離區(qū)域360和襯底341A的表面之間的電接觸，以便于互連。
LDMOS 300包括中心N+漏極區(qū)域!348B及N型漂移區(qū)；342，該N型漂移區(qū)342被設 置在柵極電介質層362頂部的柵極355限制。在優(yōu)選實施例中，專用注入被用于形成漂移 區(qū)342，從而調整其摻雜分布，用于優(yōu)化LDM0S300的性能。在另一實施例中，此專用漂移區(qū) 342可以被與其他CMOS器件共享的N型阱替代，這在降低生產成本的同時而兼顧了 LDMOS 300的性能。
柵極355交疊漂移區(qū)342的一部分，并被N+源極區(qū)域348A和P+體接觸區(qū)347圍 繞。P型阱343，優(yōu)選包含具有非高斯或非單調摻雜濃度輪廓的硼鏈式注入?yún)^(qū)域，局部位于 柵極355之下并形成LDMOS 300的體區(qū)域。P型阱343可包括非單調摻雜分布，其包括至 少上部343A和下部34 或者任意數(shù)量的包括不同能量和劑量的注入的區(qū)域。P型阱343 的下部34 優(yōu)選包括比P型阱343的上部343A高的摻雜濃度。在圖2所示的實施例中， P型阱343的末端與漂移區(qū)342橫向間隔開。結果，LDMOS 300的溝道具有兩種摻雜濃度， P型阱；343的較重濃度設定了 LDMOS 300的閾值電壓并防止了穿通擊穿，區(qū)域341B的較低 濃度決定了 LDMOS 300的雪崩擊穿電壓和碰撞電離。在另一實施例中，P型阱343毗鄰漂 移區(qū)342，其中LDM0S300的溝道具有單一摻雜濃度，其等于P型阱343的摻雜濃度。
漂移區(qū)342部分位于淺溝槽隔離(STI)結構346，S卩，由硅氧化物填充的淺溝槽之 下。在漂移區(qū)342上方包括STI 346的一個好處在于位于STI 346下方的漂移區(qū)342的 凈積分電荷因為溝槽形成期間摻雜劑被去除而減少。漂移區(qū)342的凈積分電荷，以atoms/ cm2為單位，是從在STI 346底部的硅氧化物界面到漂移區(qū)342底部的漂移區(qū)342的摻雜劑 濃度的積分，也就是^ ,(.drift·)
Qotrench = \N Ddrifi (x)dx = a-QDXtrench
變量α代表在STI 346形成之后保留在漂移區(qū)342中的注入標準電荷的百分比， 即，在刻蝕保持STI 346的溝槽時未被移除的摻雜劑。電荷的減少導致柵極355下方的表 面電場的減弱，且與柵極355的場板效應結合，減少了碰撞電離且降低了熱載流子損害的 風險。
在制造可靠且耐用的高壓和功率LDMOS器件時，控制擊穿的位置和碰撞電離的數(shù) 量是重要的考慮。在LDMOS 300中包括體區(qū)域343有助于防止穿通擊穿并通過限制出現(xiàn) 在LDMOS 300中的寄生橫向NPN雙極晶體管的增益而降低LDMOS 300對雙極注入和驟回(snapback)的敏感度，該寄生橫向NPN雙極晶體管包括由源極區(qū)域348A代表的發(fā)射極、由 體區(qū)域343和區(qū)域341B代表的基極以及由漏極區(qū)域348B和漂移區(qū)342代表的集電極。然 而，LDMOS 300的體部不能防止由漂移區(qū)342中的局部碰撞電離導致的背景摻雜濃度的調 制而引發(fā)的驟回。
根據(jù)本發(fā)明，采用兩種方法來控制驟回。第一種方法，再次參考圖2，注入的深P 型區(qū)365設置在源極區(qū)域348A之下，被用來抑制柵極下方的電場并使高電場的位置向遠 離高電流密度的區(qū)域移動。這種方法在此被稱作“表面下屏蔽(subsurface shielding) 而深P型區(qū)365可被稱作表面下屏蔽區(qū)域。第二種方法是將LDMOS 300的最大漏電壓 鉗位為在驟回發(fā)生以下的電壓，使得驟回現(xiàn)象不發(fā)生。這種方法這里被稱作“漏極鉗位 (drainclamping) ”，并可以通過在漏極區(qū)域!348B下方引入DP區(qū)域366來實現(xiàn)。DP區(qū)域366 將漏極區(qū)域348B下方的垂直電場集中以迫使體，S卩，非表面，雪崩擊穿遠離對熱載流子敏 感的柵極電介質層362。DP區(qū)域366也可被稱作漏極鉗位區(qū)域。
橫向DMOS晶體管的備選者是準垂直DMOS晶體管。在橫向DMOS中，電流通過其的 輕摻雜漂移區(qū)橫向流動，即，平行于晶片表面流動。在準垂直DMOS中，電流既橫向流動也垂 直(S卩，基本垂直于晶片表面)流動。電流從器件的DMOS表面溝道區(qū)流下進入在其中橫向 流動的重摻雜表面下層，且然后垂直流回到漏極接觸，因此得名“準垂直”。
圖3示出了 N溝道準垂直DMOS (QVDMOS)晶體管500的截面示意圖。該器件包括 柵極510，優(yōu)選形成為一系列的條紋或閉合的幾何形狀；N+源極區(qū)域506 ；P型體區(qū)域504 ； 以及P+體接觸區(qū)域505。P體區(qū)域形成在N型阱502內部，該N型阱502包括QVDMOS 500 的漂移區(qū)并交疊在N型底隔離區(qū)域501上，該底隔離區(qū)域501埋設在P型襯底511中并被 包括在QVDMOS 500的漏極中。
填充溝槽507橫向圍繞QVMDOS 500，提供與制造在襯底500中的其他器件的隔離。 填充溝槽507的中心部分是從襯底500的表面向下延伸到底隔離區(qū)域501的導電材料508。 導電材料508被絕緣材料509橫向圍繞，該絕緣材料509裝襯溝槽507的側壁，使得導電材 料508與N-阱502以及襯底511電隔離。當QVDMOS 500處在導通狀態(tài)時，電子流從N+源 極區(qū)域506、橫向通過形成在P體區(qū)域504的表面處的溝道、垂直向下通過N-阱502、橫向 通過底隔離區(qū)域501并且垂直向上通過填充溝槽507中的導電材料508。從而，可以容易地 實現(xiàn)從襯底511的表面到源極區(qū)域506和漏極(底隔離區(qū)域501)的接觸。
在P體區(qū)域504將不與柵極510自對準的情況下，P體區(qū)域504可在柵極510形 成之前被注入。備選地，P體區(qū)域504可以在柵極510形成之后通過大傾斜角注入被注入， 結果P體區(qū)域504與柵極510的邊緣自對準。大傾斜角注入容許形成P體區(qū)域504與柵極 510的相當大的交疊，而不需要高溫擴散。
在QVMDOS的另一實施列(未圖示)中，側壁間隔物和N型輕摻雜源極區(qū)域緣會作 為采用同一柵極層的CMOS制造的人為產物而形成在柵極505的每個邊緣。如圖3所示，如 果采用專用柵極層形成柵極505，則器件內將不出現(xiàn)側壁間隔物。否則，在N+源極區(qū)域與柵 極510自對準的情況下，N+源極區(qū)域與側壁間隔物自對準而N-源極延伸將與柵極自對準。
如上所述的表面下屏蔽和漏極鉗位技術可以與根據(jù)本發(fā)明制成的漏極和漏極延 伸結構的任何變型結合。
JFET 和耗盡型 MOSFET
不像傳統(tǒng)的為“常關”器件的增強型MOSFET，JFET和耗盡型MOSFET即使在它們的 柵極被偏置到其源電勢時仍然傳導漏電流，即，他們在Ves = 0時仍然傳導電流。此類器件 在形成用于起動電路的電流源時是方便的，因為該晶體管是?！伴_”的，而其他的晶體管還 沒有處于操作狀態(tài)。
在耗盡型N溝道場效應晶體管中，閥值電壓必須小于0伏特，使得即使在0伏特或 者更大的柵極偏壓條件Ves ^ 0時，該器件仍處于傳導狀態(tài)。雖然JFET的閥值電壓被稱作 其“夾斷”電壓或Vpn，但N溝道JFET在0伏特柵極驅動時也為“on”。N溝道耗盡型器件和 JFET只有通過偏置其柵極至負電勢時才能被截止。相反的，正的柵極偏壓增加N溝道器件 的漏極偏壓。然而，N溝道JFET的最大柵極驅動被限制為柵極-到-源極P-N 二極管的正 向偏置電壓。P溝道JFET也在0伏特柵極驅動時工作，但需要通過正的柵極驅動，即，柵極 被偏置到高于源極的電勢來關閉。
圖4示意性地示出隔離的P溝道JFET 100的截面。P溝道JFET 100包括P+漏極 區(qū)域107、P型溝道區(qū)111、包括N+區(qū)域106和可選的N型區(qū)域108的N型頂柵、包括N型 底隔離區(qū)域102的底柵以及P+源極區(qū)域105。N型柵極的長度Le優(yōu)選為1微米到20微米， 且由頂柵-N+區(qū)域106或N型區(qū)域108中較長的長度定義。
JFET 100通過底隔離區(qū)域102與P型襯底101垂直地隔離，而由填充溝槽104與 P型襯底101橫向隔離。底隔離區(qū)域102用作JFET 100的底柵。與襯底101的表面的電接 觸由填充溝槽104的中心的導電材料112提供。絕緣材料113橫向圍繞導電材料112，以將 導電材料112與襯底101和P溝道區(qū)111絕緣。底柵(底隔離區(qū)域102)被電偏置到電勢 “BG”，且該底柵偏壓BG可與頂柵(N+區(qū)域和N型區(qū)域108)電勢“TG”成比例地改變，或者 BG可被設定為一固定電勢。
JFET 100的夾斷電壓由溝道區(qū)111的摻雜濃度和溝道區(qū)111在NB區(qū)域108與底 隔離區(qū)域102之間的垂直尺寸決定。在一個實施例中，區(qū)域111的摻雜濃度與襯底101的 摻雜濃度基本相同。在另一實施例中，通過注入追加的摻雜劑提高了區(qū)域111的摻雜濃度， 以調整JFET 100的夾斷電壓。
淺溝槽110可設置在N型區(qū)108周圍，以將N型區(qū)108與源極105和漏極107隔 離。在優(yōu)選實施例中，溝槽110比溝槽104淺且窄，因為溝槽110不應接觸底隔離區(qū)域102。 優(yōu)選，溝槽107完全由電介質材料填充。
圖5示意性地示出隔離的N溝道JFET 200的截面。JFET 200包括N+漏極區(qū)域 203、N型溝道區(qū)204、P型頂柵、底柵以及P+源極區(qū)域209，其中P型頂柵包括P+區(qū)205和 可選的P型區(qū)206，底柵包括隔離的P型袋207和可選的深注入P型區(qū)208。底柵通過P型 阱210和P+底柵接觸區(qū)211電偏置到電勢“BG”。底柵偏壓BG可與頂柵的電勢“TG”成比 例地改變，或者BG可以被設定為一固定電勢。JFET 200的夾斷電壓由N溝道區(qū)204的摻雜 濃度和厚度決定。
JFET200通過N型底隔離區(qū)域202與P型襯底201垂直地隔離，而通過填充溝槽 214與P型襯底201橫向地隔離。與襯底表面的電接觸由填充溝槽214中心部分的導電材 料212提供。絕緣材料213橫向圍繞導電材料212，以將其與襯底201和P型區(qū)210、208及 207絕緣。
淺溝槽210可設置在P型區(qū)206周圍，以將頂柵206與源極區(qū)域209及漏極區(qū)域203隔離。此外，淺溝槽215可以用來將P+底柵接觸區(qū)211與溝道區(qū)204、源極區(qū)域209和 漏極區(qū)域203橫向隔離。在優(yōu)選實施例中，溝槽210和215比溝槽214淺且窄，因為溝槽 210和215不應接觸底隔離區(qū)域202。優(yōu)選用電介質材料完全填充溝槽210及215。
在另一實施例中，可去除底隔離區(qū)域202，使得N溝道JFET 200的底柵包括P型襯 底201和/或可選的深P型區(qū)208。
圖6示意性地示出N溝道耗盡型MOSFET 600的截面。MOSFET 600被構造為與圖1 所示的隔離的N溝道橫向DMOS晶體管400類似，除了隔離袋區(qū)664中不存在與P型阱465 相當?shù)内逯?。在隔離袋區(qū)664中沒有P型阱，MOSFET 600的閥值電壓由柵極氧化物層672 的厚度以及隔離P型袋664的摻雜濃度設定，該隔離P型袋664的摻雜濃度基本等于襯底 661的背景摻雜濃度。這個閥值電壓可以在大約-0.3V到+0.3V之間變動。即使在閥值電 壓稍微為正時，MOSFET 600仍然能在Ves = 0時傳導足夠的電流，以用在起動電路中。
耗盡型N溝道MOSFET的驟回效應類似于增強型MOSFET的驟回效應。防止圖2所 示的LDMOS 300中的驟回的結構可以以任何組合應用于耗盡型器件。
圖6的耗盡型MOSFET 600包括N+漏極區(qū)域668B，具有柵極674與漏極區(qū)域668B 之間的N型LDD漂移區(qū)669。柵極674位于柵極電介質層672之上。LDD區(qū)678從漏極區(qū) 域668B延伸到填充溝槽663。輕摻雜源(LDQ區(qū)域671，作為CMOS工藝的人為產物，存在 于側壁間隔物673A之下。N+源極區(qū)域668A與側壁間隔物673A自對準。
深P型區(qū)675設置在至少部分柵極674之下，并可橫向延伸超出柵極674，以部分 交疊LDD漂移區(qū)669，以降低碰撞電離并抑制驟回(snaphck)。深P型區(qū)675通過P+體接 觸區(qū)667電連接到襯底661的表面。
柵極674之下的溝道區(qū)676中的P-型袋664的濃度基本與P型襯底661的濃度相 同。在優(yōu)選實施例中，DP區(qū)675的上部足夠深，以避免摻雜溝道區(qū)676，從而使MOSFET 600 的閥值電壓最小化。在其他實施例中，深P型區(qū)675的摻雜和深度可被調節(jié)，以容許其摻雜 分布補充溝道區(qū)676中的摻雜，從而使閥值電壓增加到期望值。
圖6的耗盡型MOSFET和P型襯底661之間在垂直上被N型底隔離區(qū)域602隔離， 在橫向上被橫向圍繞隔離袋664的填充溝槽663間隔。從襯底661的表面到底隔離區(qū)域 662的電接觸由在填充溝槽663的中心部分的導電材料680提供。絕緣材料681橫向圍繞 導電材料680，以使導電材料與襯底661及隔離袋664絕緣。
耗盡型MOSFET的其他實施例可以與圖2的LDMOS 300類似地實現(xiàn)，但沒有P體區(qū) 域343，從而閥值電壓較低且由隔離袋341B的摻雜設定，且可能由深P型區(qū)365的上部的摻雜確定。
隔離的二極管
在很多功率應用中，例如，期望隔離的高壓整流二極管，以在切換變流器時在先開 后合間隔期間再循環(huán)電感電流。
圖7示出隔離的二極管700的一個實施例，該隔離的二極管700包括N型埋區(qū) 702，用作二極管700的陰極；以及一個或更多P+接觸區(qū)707，圍繞在隔離的P-型區(qū)706內 部，用作二極管700的陽極。填充溝槽705橫向圍繞二極管700，其提供橫向隔離，而N型埋 區(qū)702提供二極管700與P型襯底701的垂直隔離。從襯底701的表面到N型埋區(qū)702的 電接觸由填充溝槽705的中心部分的導電材料712提供。絕緣材料713橫向圍繞導電材料712,以使導電材料與襯底701及P型區(qū)706絕緣。電介質層715形成在襯底701的表面上 且被圖案化，以形成用于陽極接觸716和陰極接觸717的開口。
額外的填充溝槽708可以被包括，以將二極管分成較小的P型區(qū)且提供與埋區(qū)702 的較低阻抗的接觸。在優(yōu)選實施例中，隔離的P型區(qū)706可以具有與P型襯底701基本相 同的摻雜濃度。這在陰極-陽極結處提供了最低可能的摻雜，而容許最高的擊穿電壓BV。 備選地，可以引入額外的P型阱注入以增加區(qū)域706中的摻雜濃度，這提供了陽極區(qū)域中降 低的阻抗并提供了將BV調節(jié)至較低值的能力。
在一個實施例中，額外的P型阱706具有非單調摻雜分布，其至少包括上部706A 和下部706B，且優(yōu)選利用不同能量和劑量的硼鏈式注入形成。在一個實施例中，下部706B 相對于上部706A具有更高的摻雜濃度。
在功率集成電路中，經常需要形成齊納鉗壓電路，即，旨在在反向偏壓中正常工作 的P-N 二極管，且經常處于雪崩擊穿模式，以鉗制電路電壓到最大值。為了提供適當?shù)谋?護，齊納二極管的擊穿電壓必須被很好地控制在6V到20V之間，而這需要采用具有相對較 高的摻雜濃度的P-N結，以產生如此低的BV。表面結，諸如通過交疊淺N+區(qū)和P+區(qū)形成的 結，不能制成可靠的齊納二極管鉗位，因為他們的截面區(qū)域太小，且雪崩擊穿發(fā)生在硅氧化 物界面附近。因此，優(yōu)選利用埋入的P-N結形成齊納二極管鉗位以實現(xiàn)表面下雪崩擊穿。
圖8示出隔離的齊納二極管800，其包括了重摻雜的埋入N型陰極區(qū)802和重摻雜 P型陽極區(qū)803。P型陽極區(qū)803優(yōu)選由高劑量、高能量注入形成。從襯底801的表面到陽 極區(qū)803的接觸由P+接觸區(qū)805和可選的P阱804提供。如果P阱804未被引入，則此區(qū) 域中的摻雜將與襯底801的摻雜基本相同。從襯底的表面到陰極區(qū)802的電接觸由填充溝 槽806的中心部分的導電材料812提供。絕緣材料813橫向圍繞導電材料812，以使導電材 料與襯底801及P型區(qū)803和804絕緣。電介質層815形成在襯底801的表面上且被圖案 化，以形成用于陽極接觸816和陰極接觸817的開口。
額外的填充溝槽807可以被包括，以將二極管800分成較小的陽極區(qū)803且提供 與陰極區(qū)802的更低阻抗的接觸。
在典型運行中，陰極區(qū)802被偏置到等于或高于接地襯底801的電勢的電勢。陽 極區(qū)803可相對于陰極反向偏置，達到通過在陽極-陰極結的每側摻雜而設定的擊穿電壓。 此BV可通過優(yōu)選用于形成埋入的陽極區(qū)和陰極區(qū)的高能注入的深度和劑量來調節(jié)。舉例 來說，埋入的陽極區(qū)可通過劑量范圍為從lE13cnT2到IEHcm2、能量為從2000到3000keV 的磷注入來形成，而陰極區(qū)可通過劑量范圍為從lE13cm_2到lE14cm2、能量范圍為從400到 2000keV的硼注入來形成。
類型I的隔離器件的高壓終端
功率集成電路中另一個期望特征是容許隔離器件“浮置”到襯底電勢以上的高壓 的能力。浮置的器件或隔離袋的最高電壓不取決于隔離袋內部是什么，而是取決于袋被終 端的方式，即，什么特征作為溝槽隔離側壁的外部的邊界。
貫穿該公開所描述的一個方法是用填充溝槽來終端隔離區(qū)以及將底隔離區(qū)域的 橫向延伸限制到溝槽的外邊緣。如前所述，這些溝槽可完全由電介質材料填充，或者這些溝 槽可包括在中心的導電材料以及橫向圍繞導電材料的電介質材料。雖然該方法能夠支持高 電壓，但它不控制表面電場且可以經歷充電和其他的依賴于時間的表面相關現(xiàn)象。
另一方法是用都包括高壓“終端”的一個或更多的注入結、場釋放區(qū)(field relief region)和溝道截斷(channel stop)圍繞側壁隔離溝槽的外部或作為側壁隔離溝 槽的外部的邊界，如圖9A-9D所示的一系列截面圖所示。在每個圖中，P型袋通過填充溝槽 與圍繞的襯底橫向隔離，并通過注入的底隔離區(qū)域被垂直地隔離。盡管填充溝槽示出為在 其中心包括導電材料，但在其他實施例中也可以采用完全電介質化的填充溝槽。
圖9A-9D的截面所示的隔離P型袋可包含CMOS、DMOS晶體管、JFET和耗盡型 MOSFET, NPN和PNP雙級晶體管、齊納和整流二極管，或者甚至是諸如電阻和電容的無源部 件的任何組合，所有這些都是根據(jù)本發(fā)明構建和制成的。每幅圖包括“CL”中心線標記，表 示旋轉軸，從而P型袋在四周由具有環(huán)形或閉合幾何形狀的隔離溝槽圍繞。
在每個例子中，DN底隔離區(qū)域示出為延伸超出溝槽距離Ldn，該距離的大小會在0 和數(shù)十微米之間在長度上參量地改變。當Ldn為0時，DN底隔離區(qū)域的橫向邊緣和溝槽的 外邊緣重合。DN底隔離區(qū)域被假定通過接觸交疊的N型阱(比如，如圖1所示)或者通過 填充溝槽中的導電材料來電偏置。終端的外邊緣由P+保護環(huán)識別，以防止表面反轉且用作 溝道截斷。尺寸參照溝槽的外邊緣以及P+保護環(huán)的內邊緣。P+保護環(huán)可包括位于其下方 的可選的深P型DP層，以橫向容納少數(shù)載流子，且也可包括作為保護環(huán)結構一部分的介入 P型阱。
圖9A示出包括N型底隔離區(qū)域902和填充溝槽904的邊緣終端結構，它們一起隔 離P型袋903以及任何其所包含的器件與P型襯底901。底隔離區(qū)域902延伸超出溝槽904 距離Ldn。當?shù)赘綦x區(qū)域902被偏置到比襯底901更正的電勢時，耗盡區(qū)分布進入襯底901 在底隔離區(qū)域902的延伸部分之上的部分，該耗盡區(qū)降低了硅表面的電場。底隔離區(qū)域902 的邊緣與P+保護環(huán)905及底層埋設的P型區(qū)906的邊緣之間的橫向距離由尺寸Lsub標出， 且其范圍為從1微米到數(shù)十微米之間。
圖9B示出包括底隔離區(qū)域912和填充溝槽914的邊緣終端結構，它們一起隔離P 型袋913以及任何其所包含的器件與P型襯底911。底隔離區(qū)域912延伸超出溝槽914長 度Ldn。長度為Ld3的深注入N型漂移區(qū)917接觸N+區(qū)918。漂移區(qū)917可被偏置到與底隔 離區(qū)域912相同的電勢，或可以偏置到固定的電勢。漂移區(qū)917的外邊緣與P+保護環(huán)915 及底層的深P型區(qū)916間隔距離Lsub。
漂移區(qū)917的作用是通過展示二維耗盡擴散效應來抑制表面電場。假設漂移區(qū) 917具有充分低的積分電荷Qd，典型地在從1 X IO12CnT2到5 X 1012cm_2的范圍內，增加施加到 由漂移區(qū)917和P型襯底911形成的P-N結的電壓導致耗盡擴散進入漂移區(qū)917并最終完 全耗盡漂移區(qū)917。在這種情況下，漂移區(qū)917和本征材料在P-I-N 二極管中的行為相似， 而表面電場根據(jù)眾所周知的二維電感生的P-I-N結的REFURF原理而實質上下降。此外，漂 移區(qū)917在底隔離區(qū)域912上方的垂直交疊增強了在區(qū)域917和912之間的介入?yún)^(qū)域內的 P型襯底911的耗盡，進一步減弱了終端內的表面電場。
圖9C示出包括底隔離區(qū)域922和填充溝槽924的邊緣終端結構，它們一起隔離P 型袋923以及任何其所包含的器件與P型襯底921。底隔離區(qū)域922延伸超出溝槽擬4距 離Ldn，且與溝槽927隔開距離Lslffi。在此實施例中，底隔離區(qū)域922和溝槽927之間的間隙， 即，尺寸為Lsub的間隙，控制在溝槽擬4和927之間，即，標識為擬8的區(qū)域的表面區(qū)域中的 P型襯底921的電勢。當?shù)赘綦x區(qū)域922和溝槽927之間的間隙變成完全耗盡時，P型區(qū)域928的電勢變?yōu)楦≈?。P+保護環(huán)925圍繞該器件且可以包括底層的深P型區(qū)926。
圖9D示出包括底隔離區(qū)域932和填充溝槽934的邊緣終端結構，它們一起隔離P 型袋933以及任何其所包含的器件與P型襯底931。底隔離區(qū)域932延伸超出溝槽934。深 注入N型漂移區(qū)937接觸N+區(qū)938。漂移區(qū)937可被偏置到與底隔離區(qū)域932相同的電 勢，或者可以偏置到固定的電勢。在漂移區(qū)937內，形成一個或更多填充溝槽939。每個溝 槽939降低了漂移區(qū)937中的局部摻雜濃度，這容許漂移區(qū)937的相鄰部分更容易被耗盡， 從而進一步減弱了局部電場。在優(yōu)選實施例中，溝槽939較溝槽934更窄且淺，并完全由電 介質材料填充。在一個實施例中，器件被設計為使得溝槽939的表面面積占漂移區(qū)937的 表面面積的比例隨著距溝槽934的橫向距離的增加而增加。這使得漂移區(qū)937的距隔離袋 933最遠的部分比更靠近隔離袋933的部分更容易耗盡，從而提供了與漸次變化(graded) 的結終端相似的效果，這對最小化支持給定的BV所需要的橫向距離是有效的。漂移區(qū)937 的外邊緣與P+保護環(huán)935以及底層的深P型區(qū)936間隔距離LSUB。
這里所描述的實施例旨在是示意性的而不是限制。根據(jù)這里的描述，在本發(fā)明的 廣闊范圍內的許多備選實施例對本領域的技術人員而言是明顯的。
權利要求
1.一種隔離的晶體管，形成在第一導電類型的半導體襯底中，所述襯底不包括外延層， 所述隔離的晶體管包括與所述第一導電類型相反的第二導電類型的底隔離區(qū)域，埋設在所述襯底中；第一溝槽，從所述襯底的表面至少延伸到所述底隔離區(qū)域，所述溝槽包括電介質材料， 且所述溝槽和所述底隔離區(qū)域一起形成所述襯底的隔離袋；源極區(qū)域，為所述第二導電類型，且在所述隔離袋中位于所述襯底的表面；漏極區(qū)域，為所述第二導電類型，在所述隔離袋中位于所述襯底的表面且與所述源極 區(qū)域間隔開；柵極，在所述源極區(qū)域與所述漏極區(qū)域之間位于所述襯底的表面上方；溝道區(qū)，在所述柵極下方鄰近所述襯底的表面；以及漂移區(qū)，為所述第二導電類型，在所述漏極區(qū)域與所述源極區(qū)域之間位于所述隔離袋中。
2.如權利要求1所述的隔離的晶體管，包括第二溝槽，該第二溝槽從所述襯底的表面 至少延伸到所述底隔離區(qū)域，所述第二溝槽填充有電介質材料且將所述隔離袋分為第一部 分和第二部分，所述源極區(qū)域、所述漏極區(qū)域和所述漂移區(qū)以及阱定位在所述第一部分中， 所述第二部分包括從所述襯底的表面延伸到所述底隔離區(qū)域的所述第二導電類型的第二 阱。
3.如權利要求1所述的隔離的晶體管，其中所述第一溝槽包括導電的中心部分，該導 電的中心部分通過電介質材料與所述襯底和所述隔離袋隔離。
4.如權利要求1所述的隔離的晶體管，其中所述隔離袋的摻雜濃度與所述襯底的摻雜 濃度基本相同。
5.如權利要求4所述的隔離的晶體管，其中所述隔離的晶體管具有范圍為從-0.3伏特 到+0.3伏特的閾值電壓。
6.如權利要求1所述的隔離的晶體管，包括所述隔離袋中的所述第一導電類型的阱， 所述阱包括所述溝道區(qū)。
7.如權利要求6所述的隔離的晶體管，其中所述阱包括淺部和深部，所述深部位于所 述淺部之下，且所述深部的摻雜濃度高于所述淺部的摻雜濃度。
8.如權利要求1所述的隔離的晶體管，包括設置在所述源極區(qū)域之下的第一導電類型 的表面下屏蔽區(qū)域，所述表面下屏蔽區(qū)域的摻雜濃度高于所述隔離袋的摻雜濃度。
9.如權利要求1所述的隔離的晶體管，包括設置在所述漏極區(qū)域之下的第一導電類型 的漏極鉗位區(qū)域，所述漏極鉗位區(qū)域的摻雜濃度高于所述隔離袋的摻雜濃度。
10.如權利要求1所述的隔離的晶體管，包括第二溝槽，在至少部分所述漂移區(qū)上方設 置在所述襯底的表面。
11.如權利要求10所述的隔離的晶體管，其中所述第二溝槽包括電介質材料，且具有 小于所述第一溝槽的深度。
12.—種隔離的橫向DMOS晶體管，形成在第一導電類型的半導體襯底中，所述襯底不 包括外延層，所述隔離的DMOS晶體管包括與所述第一導電類型相反的第二導電類型的底隔離區(qū)域，埋設在所述襯底中；溝槽，從所述襯底的表面至少延伸到所述底隔離區(qū)域，所述溝槽包括中心導電部分以及電介質材料，所述溝槽和所述底隔離區(qū)域一起形成所述襯底的隔離袋，所述電介質材料 將所述導電部分與所述隔離袋和所述襯底隔離；源極區(qū)域，為所述第二導電類型，且在所述隔離袋中位于所述襯底的表面； 漏極區(qū)域，為所述第二導電類型，在所述隔離袋中位于所述襯底的表面且與所述源極 區(qū)域間隔開；柵極，在所述源極區(qū)域與所述漏極區(qū)域之間在所述襯底的表面區(qū)域上方且位于柵極電 介質層頂部；漂移區(qū)，為所述第二導電類型，且在所述隔離袋中鄰近所述襯底的表面以及所述漏極 區(qū)域，所述漂移區(qū)的摻雜濃度小于所述漏極區(qū)域的摻雜濃度；以及淺溝槽隔離(STI)結構，在所述隔離袋中鄰近所述襯底的表面，所述漂移區(qū)圍繞所述 STI結構的側邊及底部。
13.如權利要求12所述的隔離的橫向DMOS晶體管，其中所述漏極區(qū)域由所述柵極和所 述源極區(qū)域橫向圍繞。
14.如權利要求13所述的隔離的橫向DMOS晶體管，包括隔離袋中的第一導電類型的 阱，所述阱延伸到所述柵極下方。
15.如權利要求14所述的隔離的橫向DMOS晶體管，其中所述阱與所述漂移區(qū)間隔開。
16.如權利要求14所述的隔離的橫向DMOS晶體管，其中所述阱鄰接所述漂移區(qū)。
17.如權利要求12所述的隔離的橫向DMOS晶體管，包括在所述源極區(qū)域下方且埋設在 所述隔離袋中的第一導電類型的表面下屏蔽區(qū)域，所述驟回控制區(qū)域的摻雜濃度高于所述 隔離袋的摻雜濃度。
18.如權利要求12所述的隔離的橫向DMOS晶體管，包括第一導電類型的漏極鉗位區(qū) 域，在所述漏極區(qū)域下方且埋設在所述隔離袋中，所述第二驟回控制區(qū)域的摻雜濃度高于 所述隔離袋的摻雜濃度。
19.一種隔離的橫向耗盡型晶體管，形成在第一導電類型的半導體襯底中，所述襯底不 包括外延層，所述隔離的耗盡型晶體管包括與所述第一導電類型相反的第二導電類型的底隔離區(qū)域，埋設在所述襯底中； 溝槽，從所述襯底的表面至少延伸到所述底隔離區(qū)域，所述溝槽包括電介質材料，所述 溝槽和所述底隔離區(qū)域一起形成所述襯底的隔離袋；源極區(qū)域，為所述第二導電類型，且在所述隔離袋中位于所述襯底的表面； 漏極區(qū)域，為所述第二導電類型，在所述隔離袋中位于所述襯底的表面且與所述源極 區(qū)域間隔開；柵極，在所述源極區(qū)域與所述漏極區(qū)域之間在所述襯底的表面區(qū)域上方且位于柵極電 介質層頂部；以及溝道區(qū)，為所述第一導電類型，在所述柵極下方且鄰近所述襯底的表面， 其中所述襯底具有背景摻雜濃度，所述背景摻雜濃度和所述溝道區(qū)的摻雜濃度基本相等。
20.如權利要求19所述的隔離的橫向耗盡型晶體管，包括所述隔離袋中的第一導電類 型的埋設區(qū)域，所述埋設區(qū)域的摻雜濃度大于所述襯底的背景摻雜濃度，且至少部分所述 埋設區(qū)域位于所述柵極下方。
21.如權利要求20所述的隔離的橫向耗盡型晶體管，包括第一導電類型的接觸區(qū)域， 該接觸區(qū)域從所述襯底的表面延伸到所述埋設區(qū)域，且所述接觸區(qū)域的摻雜濃度高于所述 襯底的背景摻雜濃度。
22.如權利要求19所述的隔離的橫向耗盡型晶體管，其中所述溝槽具有由導電材料填 充的中心部分以及裝襯所述溝槽的壁的電介質材料。
23.一種隔離的準垂直DMOS(QVDMOS)晶體管，形成在第一導電類型的半導體襯底中， 所述襯底不包括外延層，所述隔離的QVDMOS晶體管包括與所述第一導電類型相反的第二導電類型的底隔離區(qū)域，埋設在所述襯底中； 溝槽，從所述襯底的表面至少延伸到所述底隔離區(qū)域，所述溝槽具有中心導電部分和 裝襯所述溝槽的壁的電介質材料，所述溝槽和所述底隔離區(qū)域一起形成所述襯底的隔離 袋；源極區(qū)域，為所述第二導電類型，且在所述隔離袋中位于所述襯底的表面； 柵極，在所述襯底的表面區(qū)域上方鄰近所述源極區(qū)域且位于柵極電介質層頂部； 體區(qū)域，為所述第一導電類型，在所述隔離袋中且所述體區(qū)域延伸到所述柵極下方；以及漂移區(qū)，為第二導電類型，在所述隔離袋中且在所述底隔離區(qū)域與所述體區(qū)域之間延伸。
24.如權利要求23所述的隔離的QVDMOS晶體管，其中所述QVDMOS晶體管的漏極包括 所述底隔離區(qū)域。
25.如權利要求23所述的隔離的QVDMOS晶體管，其中所述中心導電部分提供從所述底 隔離區(qū)域到所述襯底的表面的接觸。
26.—種結場效應晶體管(JFET)，形成在第一導電類型的半導體襯底中，所述襯底不 包括外延層，所述隔離的JFET包括與所述第一導電類型相反的第二導電類型的底隔離區(qū)域，埋設在所述襯底中； 溝槽，從所述襯底的表面至少延伸到所述底隔離區(qū)域，所述溝槽包括電介質材料，所述 溝槽和所述底隔離區(qū)域一起形成所述襯底的隔離袋； 源極區(qū)域，在所述隔離袋中位于所述襯底的表面； 漏極區(qū)域，在所述隔離袋中在所述襯底的表面且與所述源極區(qū)域間隔開； 頂柵區(qū)域，在所述源極區(qū)域與所述漏極區(qū)域之間位于所述襯底的表面；以及 溝道區(qū)，延伸在所述源極區(qū)域與所述漏極區(qū)域之間，在所述頂柵區(qū)域下方且在所述底 隔離區(qū)域上方。
27.如權利要求沈所述的隔離的JFET，包括在所述源極區(qū)域與所述頂柵區(qū)域之間的第 一電介質填充溝槽以及在所述漏極區(qū)域與所述頂柵區(qū)域之間的第二電介質填充溝槽。
28.如權利要求沈所述的隔離的JFET，其中所述溝槽具有由導電材料填充的中心部分 以及裝襯所述溝槽的壁的電介質材料。
29.如權利要求沈所述的隔離的JFET，其中所述源極區(qū)域、所述漏極區(qū)域和所述溝道 區(qū)為所述第一導電類型，而所述頂柵為所述第二導電類型。
30.如權利要求沈所述的隔離的JFET，其中所述源極區(qū)域、所述漏極區(qū)域和所述溝道 區(qū)為第二導電類型，而所述頂柵為所述第一導電類型。
31.一種隔離的結場效應晶體管(JFET)，形成在第一導電類型的半導體襯底中，該襯 底不包括外延層，所述隔離的JFET包括與所述第一導電類型相反的第二導電類型的底隔離區(qū)域，埋設在所述襯底中； 溝槽，從所述襯底的表面至少延伸到所述底隔離區(qū)域，所述溝槽包括電介質材料，且所 述溝槽和所述底隔離區(qū)域一起形成所述襯底的隔離袋；源極區(qū)域，為所述第二導電類型，且在所述隔離袋中位于所述襯底的表面； 漏極區(qū)域，為所述第二導電類型，在所述隔離袋中位于所述襯底的表面且與所述源極 區(qū)域間隔開；頂柵區(qū)域，為所述第一導電類型，且在所述隔離袋中設置在所述源極區(qū)域與所述漏極 區(qū)域之間；底柵區(qū)域，為所述第一導電類型，且在所述頂柵區(qū)域下方埋設在所述隔離袋中；以及 溝道區(qū)，為所述第二導電類型，在所述源極區(qū)域與所述漏極區(qū)域之間延伸，所述溝道區(qū) 位于所述頂柵區(qū)域下方且在所述底柵區(qū)域上方。
32.如權利要求31所述的隔離的JFET，包括位于所述源極區(qū)域與所述頂柵區(qū)域之間的 第一電介質填充溝槽和位于所述漏極區(qū)域與所述頂柵區(qū)域之間的第二電介質填充溝 槽。
33.如權利要求31所述的隔離的JFET，包括第一導電類型的阱，在所述隔離袋中且從 所述襯底的表面延伸到所述底柵區(qū)域。
34.如權利要求33所述的隔離的JFET，其中所述阱包括鄰近所述襯底的表面的底柵接 觸區(qū)域，該底柵接觸區(qū)域的摻雜濃度高于所述阱的其他部分的摻雜濃度，且其中所述隔離 的結場效應晶體管(JFET)包括鄰近所述襯底的表面以及所述底柵接觸區(qū)域的第三電介質 填充溝槽。
35.如權利要求31所述的隔離的JFET，其中所述溝槽具有由導電材料填充的中心部分 以及裝襯所述溝槽的壁的電介質材料。
36.一種隔離的結場效應晶體管(JFET)，形成在第一導電類型的半導體襯底中，該襯 底不包含外延層，所述隔離的JFET包括與所述第一導電類型相反的第二導電類型的底隔離區(qū)域，埋設在所述襯底中； 溝槽，從所述襯底的表面至少延伸到所述底隔離區(qū)域，所述溝槽包括電介質材料，且所 述溝槽和所述底隔離區(qū)域一起形成所述襯底的隔離袋；源極區(qū)域，為所述第一導電類型，且在所述隔離袋中位于所述襯底的表面； 漏極區(qū)域，為所述第一導電類型，在所述隔離袋中位于所述襯底的表面且與所述源極 區(qū)域間隔開；頂柵區(qū)域，為所述第二導電類型，在所述隔離袋中在所述襯底的表面設置在所述源極 區(qū)域與所述漏極區(qū)域之間；以及溝道區(qū)，為所述第一導電類型，在所述源極區(qū)域與所述漏極區(qū)域之間延伸，所述溝道區(qū) 定位在所述頂柵區(qū)域下方且所述底隔離區(qū)域上方。
37.如權利要求36所述的隔離的JFET，包括鄰近所述源極區(qū)域和所述頂柵區(qū)域且在所 述源極區(qū)域和所述頂柵區(qū)域之間的第一電介質填充溝槽以及鄰近所述漏極區(qū)域和所述頂 柵區(qū)域且在所述漏極區(qū)域與所述頂柵區(qū)域之間的第二電介質填充溝槽。
38.如權利要求36所述的隔離的JFET，其中所述溝槽具有由導電材料填充的中心部分以及裝襯所述溝槽的壁的電介質材料，所述導電材料提供從所述底隔離區(qū)域到所述襯底的 表面的接觸。
39.如權利要求36所述的隔離的JFET，其中所述底隔離區(qū)域包括所述JFET的底柵。
40.一種隔離的二極管，形成在第一導電類型的半導體襯底中，所述襯底不包括外延 層，所述隔離的二極管包括與所述第一導電類型相反的第二導電類型的底隔離區(qū)域，埋設在所述襯底中；溝槽，從所述襯底的表面至少延伸到所述底隔離區(qū)域，所述溝槽具有由導電材料填充 的中心部分以及裝襯所述溝槽的壁的電介質材料，所述導電材料提供從所述底隔離區(qū)域到 所述襯底的表面的電接觸，且所述溝槽和所述底隔離區(qū)域一起形成所述襯底的隔離袋；以 及陽極區(qū)域，為第一導電類型，且在所述隔離袋中，所述陽極區(qū)域從所述襯底的表面延伸 到所述底隔離區(qū)域。
41.如權利要求40所述的隔離的二極管，包括電介質層，在所述襯底的表面上方，該電介質層在所述陽極區(qū)域上方具有第一開口且 在所述導電材料上方具有第二開口；陽極接觸，在所述第一開口中且接觸所述陽極區(qū)域；以及陰極接觸，在所述第二開口中且接觸所述導電材料。
42.如權利要求40所述的隔離的二極管，其中所述陽極區(qū)域包括淺部和深部，所述淺 部靠近所述襯底的表面，所述深部位于所述淺部之下，所述淺部具有第一摻雜濃度，所述深 部具有第二摻雜濃度，所述第二摻雜濃度高于所述第一摻雜濃度。
43.一種隔離結構，形成在第一導電類型的半導體襯底中，該襯底不包括外延層，所述 隔離結構包括與所述第一導電類型相反的第二導電類型的底隔離區(qū)域，埋設在所述襯底中；溝槽，從所述襯底的表面至少延伸到所述底隔離區(qū)域，所述溝槽包括電介質材料，所述 溝槽和所述底隔離區(qū)域一起形成所述襯底的隔離袋；保護環(huán)，為第一導電類型，在所述隔離袋之外且在所述襯底的表面處，所述保護環(huán)的摻 雜濃度高于所述襯底的摻雜濃度，其中所述底隔離區(qū)域在朝著所述保護環(huán)的方向上延伸超出所述溝槽的外邊緣一預定 距離。
44.如權利要求43所述的隔離結構，包括在所述保護環(huán)下方的第一導電類型的埋設區(qū) 域，該埋設區(qū)域的摻雜濃度高于所述襯底的摻雜濃度。
45.如權利要求43所述的隔離結構，包括在所述隔離袋之外鄰近所述襯底的表面和所 述溝槽的第二導電類型的漂移區(qū)，所述漂移區(qū)與所述保護環(huán)間隔開。
46.如權利要求45所述的隔離結構，至少包括第二溝槽，所述第二溝槽包括電介質材 料并從所述襯底的表面延伸進入所述漂移區(qū)，所述第二溝槽的底位于所述漂移區(qū)中。
47.如權利要求43所述的隔離結構，包括從所述襯底的表面延伸的第二溝槽，該第二 溝槽位于所述第一溝槽與所述保護環(huán)之間，且與所述底隔離區(qū)域的橫向邊緣間隔開。
全文摘要
各種集成電路器件，尤其是晶體管，形成在包括底隔離區(qū)域和從所述襯底的表面延伸到該底隔離區(qū)域的溝槽的隔離結構內部。該溝槽可由電介質材料填充或可以具有在中心部分的導電材料以及裝襯該溝槽的壁的電介質材料。通過延伸該底隔離區(qū)域超出溝槽、采用保護環(huán)以及形成漂移區(qū)的用于終端所述隔離結構的各種技術被描述。
文檔編號H01L29/10GK102037562SQ200980115026
公開日2011年4月27日 申請日期2009年2月25日 優(yōu)先權日2008年2月27日
發(fā)明者唐納德·R·迪斯尼, 理查德·K·威廉斯 申請人:先進模擬科技公司