專利名稱：半導(dǎo)體存儲器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體存儲器件，尤其是涉及一種由SRAM(Static Random Access Memory 靜態(tài)隨機(jī)存取存儲器)所構(gòu)成的半導(dǎo)體存儲器件。
背景技術(shù)：
為了實(shí)現(xiàn)半導(dǎo)體器件的高集成化及高性能化，已提出有一種具有在半導(dǎo)體襯底 的表面形成柱狀半導(dǎo)體，且在柱狀半導(dǎo)體側(cè)壁以包圍柱狀半導(dǎo)體層的方式而形成的柵極 (gate)的縱型柵極晶體管的SGT (Surrounding Gate Transistor 環(huán)繞柵極式晶體管)(例 如專利文獻(xiàn)1 日本國特開平2-188966)。在SGT中，因漏極(drain)、柵極(gate)、以及源 極(source)配置于垂直方向，故與現(xiàn)有的平面型晶體管(planar type transistor)相比， 可大幅縮小占有面積。當(dāng)使用SGT構(gòu)成LSI (大規(guī)模集成電路)時，此等快取(cache)用存儲器必須使用 以SGT的組合所構(gòu)成的SRAM。近年來，因?qū)Υ钶d于LSI的SRAM的大容量化的要求非常強(qiáng)， 故即使在使用SGT的情形也需實(shí)現(xiàn)具有小的單元(cell)面積的SRAM。圖28中(a)是顯示通過使用專利文獻(xiàn)2 (日本國特開平7-99311)的實(shí)施例所示 的SGT而設(shè)計(jì)的6個晶體管所構(gòu)成的CMOS型6T-SRAM的平面圖，圖28中(b)是顯示其剖 面圖。參考這些附圖，說明所述SRAM。比特線(bit line) (801a,801b)是以N+擴(kuò)散層所形 成，接地配線GND是以N+擴(kuò)散層802所形成，電源配線Vcc是以P+擴(kuò)散層803所形成。在這 些擴(kuò)散層上形成有柱狀硅層，該柱狀硅層構(gòu)成用以存取存儲器單元的存取晶體管(access transistor) (810a、810b)、以及用以驅(qū)動存儲器單元的驅(qū)動晶體管(driver transistor) (811a、811b)、供給電荷至存儲器單元的負(fù)載晶體管(load transistor) (812a、812b)。以包 圍這些柱狀硅層的方式來形成柵極(804a、804b、804c、804d)。存儲節(jié)點(diǎn)(node)是由配線 層(807a、807b)所構(gòu)成。在所述SRAM單元中，因構(gòu)成SRAM的各晶體管是在柱狀硅層上于 縱方向形成有源極、柵極、以及漏極，故可設(shè)計(jì)小的SRAM單元。[專利文獻(xiàn)1]日本國特開平2-188966[專利文獻(xiàn)2]日本國特開平7-99311(第51項(xiàng)、圖75)

發(fā)明內(nèi)容
(發(fā)明所欲解決的問題)但是，在所述SRAM單元中，實(shí)際上具有如下的問題點(diǎn)。在專利文獻(xiàn)2的SRAM中，雖然形成于SRAM單元陣列內(nèi)的電源配線803及接地配線 802在形成最小尺寸程度的情形下可實(shí)現(xiàn)小的單元(cell)面積，但因所述電源配線803及 接地配線802分別由P+擴(kuò)散層及N+擴(kuò)散層所形成，故在電源配線803及接地配線802形成 最小尺寸程度的情形下會變成非常高的電阻，無法使SRAM穩(wěn)定動作。相反地，為了使SRAM 穩(wěn)定動作，若加大電源配線803及接地配線802的尺寸，SRAM單元面積會增加。本發(fā)明為有鑒于所述情況而做的創(chuàng)作，其目的為在使用SGT的CMOS型6T-SRAM中，實(shí)現(xiàn)面積小的SRAM單元，并且實(shí)現(xiàn)具有充分的動作裕度(margin)的SRAM單元。(解決問題的手段)依照本發(fā)明，提供一種半導(dǎo)體存儲器件，具備6個MOS晶體管配置排列于形成于襯 底上的絕緣膜上的靜態(tài)型存儲器單元，其特征為所述6個MOS晶體管分別為源極擴(kuò)散層、漏極擴(kuò)散層及柱狀半導(dǎo)體層是配置在形成于襯底上的絕緣膜上朝垂 直方向呈階層狀，所述柱狀半導(dǎo)體層是配置于所述源極擴(kuò)散層與所述漏極擴(kuò)散層之間，且 在所述柱狀半導(dǎo)體層的側(cè)壁形成有柵極；并且，當(dāng)作如下的元件發(fā)揮功能用以存取存儲器的第一及第二 NMOS存取晶體 管；為了保持存儲器單元的數(shù)據(jù)而驅(qū)動存儲節(jié)點(diǎn)的第一及第二 NMOS驅(qū)動晶體管；為了保持 存儲器單元的數(shù)據(jù)而供給電荷的第一及第二 PMOS負(fù)載晶體管；第一 NMOS存取晶體管、第一 NMOS驅(qū)動晶體管及第一 PMOS負(fù)載晶體管是相互鄰接 而配置排列；第二 NMOS存取晶體管、第二 NMOS驅(qū)動晶體管及第二 PMOS負(fù)載晶體管是相互鄰接 而配置排列；在第一 NMOS存取晶體管、第一 NMOS驅(qū)動晶體管及第一 PMOS負(fù)載晶體管中，將當(dāng) 作保持?jǐn)?shù)據(jù)的第一存儲節(jié)點(diǎn)而發(fā)揮功能的各個第一擴(kuò)散層配置于所述絕緣膜上，通過形成 于所述各個第一擴(kuò)散層的表面的第一硅化物(silicide)層相互連接所述各個第一擴(kuò)散 層；在第二 NMOS存取晶體管、第二 NMOS驅(qū)動晶體管及第二 PMOS負(fù)載晶體管中，將當(dāng) 作保持?jǐn)?shù)據(jù)的第二存儲節(jié)點(diǎn)而發(fā)揮功能的各個第二擴(kuò)散層配置于所述絕緣膜上，通過形成 于所述各個第二擴(kuò)散層的表面的第二硅化物層相互連接所述各個第二擴(kuò)散層。在本發(fā)明的較佳實(shí)施方式中，在所述半導(dǎo)體器件中，由形成于當(dāng)作所述第一存儲 節(jié)點(diǎn)而發(fā)揮功能的擴(kuò)散層上的驅(qū)動晶體管及負(fù)載晶體管的柵極延伸的柵極配線是通過共 通的接觸窗(contact)來連接，由形成于當(dāng)作第二存儲節(jié)點(diǎn)而發(fā)揮功能的擴(kuò)散層上的驅(qū)動 晶體管及負(fù)載晶體管的柵極延伸的柵極配線是通過共通的接觸窗來連接。而且，在其他實(shí) 施方式中，在所述半導(dǎo)體器件中，由形成于當(dāng)作所述第一存儲節(jié)點(diǎn)而發(fā)揮功能的擴(kuò)散層上 的驅(qū)動晶體管及負(fù)載晶體管的柵極延伸的每一條柵極配線是通過共通的接觸窗而與當(dāng)作 所述第二存儲節(jié)點(diǎn)而發(fā)揮功能的擴(kuò)散層連接，由形成于當(dāng)作所述第二存儲節(jié)點(diǎn)而發(fā)揮功能 的擴(kuò)散層上的驅(qū)動晶體管及負(fù)載晶體管的柵極延伸的每一條柵極配線是通過共通的接觸 窗而與當(dāng)作所述第一存儲節(jié)點(diǎn)而發(fā)揮功能的擴(kuò)散層連接。在本發(fā)明其他的較佳實(shí)施方式中，在所述半導(dǎo)體器件中，用以形成存取晶體管的 柱狀半導(dǎo)體層、用以形成驅(qū)動晶體管的柱狀半導(dǎo)體層、以及用以形成負(fù)載晶體管的柱狀半 導(dǎo)體層的側(cè)壁的周圍長度是根據(jù)讀出時的動作裕度(margin)及寫入時的動作裕度而決定。此外，在本發(fā)明其他的較佳實(shí)施方式中，在所述半導(dǎo)體器件中，形成于由第一及第 二 NMOS存取晶體管的柵極電極延伸的柵極配線上的接觸窗的至少一個接觸窗是與形成于 由鄰接的存儲器單元的NMOS存取晶體管的柵極電極延伸的柵極配線上的接觸窗共有化。此外，在本發(fā)明其他的較佳實(shí)施方式中，在所述半導(dǎo)體器件中，所述柱狀半導(dǎo)體層是形成六方晶格狀。此外，依照本發(fā)明，在所述半導(dǎo)體器件中，所述6個MOS晶體管是在所述絕緣膜上 排列成3 行(row) 2 列(column)；所述第一 NMOS存取晶體管是排列于第1行第1列；所述第一 PMOS負(fù)載晶體管是排列于第2行第1列；所述第一 NMOS驅(qū)動晶體管是排列于第3行第1列；所述第二 NMOS存取晶體管是排列于第3行第2列；所述第二 PMOS負(fù)載晶體管是排列于第2行第2列；所述第二 NMOS驅(qū)動晶體管是排列于第1行第2列。此外，在所述半導(dǎo)體器件中，所述6個MOS晶體管是在所述絕緣膜上排列成3行2 列；所述第一 NMOS存取晶體管是排列于第1行第1列；所述第一 PMOS負(fù)載晶體管是排列于第3行第1列；所述第一 NMOS驅(qū)動晶體管是排列于第2行第1列；所述第二 NMOS存取晶體管是排列于第3行第2列；所述第二 PMOS負(fù)載晶體管是排列于第1行第2列；所述第二 NMOS驅(qū)動晶體管是排列于第2行第2列。此外，在所述半導(dǎo)體器件中，所述6個MOS晶體管是在所述絕緣膜上排列成3行2 列；所述第一 NMOS存取晶體管是排列于第1行第1列；所述第一 PMOS負(fù)載晶體管是排列于第3行第1列；所述第一 NMOS驅(qū)動晶體管是排列于第2行第1列；所述第二 NMOS存取晶體管是排列于第1行第2列；所述第二 PMOS負(fù)載晶體管是排列于第3行第2列；所述第二 NMOS驅(qū)動晶體管是排列于第2行第2列。此外，在所述半導(dǎo)體器件中，所述6個MOS晶體管是在所述絕緣膜上排列成2行3 列；所述第一 NMOS存取晶體管是排列于第1行第1列；所述第一 PMOS負(fù)載晶體管是排列于第2行第2列；所述第一 NMOS驅(qū)動晶體管是排列于第2行第1列；所述第二 NMOS存取晶體管是排列于第2行第3列；所述第二 PMOS負(fù)載晶體管是排列于第1行第2列；所述第二 NMOS驅(qū)動晶體管是排列于第1行第3列。


圖1是顯示本發(fā)明的實(shí)施例一的SRAM的等效電路。圖2是本發(fā)明的實(shí)施例一的SRAM俯視圖。圖3a是本發(fā)明的實(shí)施例一的SRAM的剖面圖。圖3b是本發(fā)明的實(shí)施例一的SRAM的剖面圖。圖3c是本發(fā)明的實(shí)施例一的SRAM的剖面圖。 圖3d是本發(fā)明的實(shí)施例一的SRAM的剖面圖。 圖4是依工藝順序顯示本發(fā)明的制造方法的工藝圖。 圖5是依工藝順序顯示本發(fā)明的制造方法的工藝圖。 圖6是依工藝順序顯示本發(fā)明的制造方法的工藝圖。 圖7是依工藝順序顯示本發(fā)明的制造方法的工藝圖。 圖8是依工藝順序顯示本發(fā)明的制造方法的工藝圖。 圖9是依工藝順序顯示本發(fā)明的制造方法的工藝圖。 圖10是依工藝順序顯示本發(fā)明的制造方法的工藝圖。 圖11是依工藝順序顯示本發(fā)明的制造方法的工藝圖。 圖12是依工藝順序顯示本發(fā)明的制造方法的工藝圖。 圖13是依工藝順序顯示本發(fā)明的制造方法的工藝圖。 圖14是依工藝順序顯示本發(fā)明的制造方法的工藝圖。 圖15是依工藝順序顯示本發(fā)明的制造方法的工藝圖。 圖16是依工藝順序顯示本發(fā)明的制造方法的工藝圖。 圖17是依工藝順序顯示本發(fā)明的制造方法的工藝圖。 圖18是依工藝順序顯示本發(fā)明的制造方法的工藝圖。 圖19是依工藝順序顯示本發(fā)明的制造方法的工藝圖。 圖20是本發(fā)明的實(shí)施例二的SRAM俯視圖。 圖21是本發(fā)明的實(shí)施例三的SRAM俯視圖。 圖22是本發(fā)明的實(shí)施例四的SRAM俯視圖。 圖23是本發(fā)明的實(shí)施例五的SRAM俯視圖。 圖24是本發(fā)明的實(shí)施例六的SRAM俯視圖。 圖25是本發(fā)明的實(shí)施例七的SRAM俯視圖。 圖26是本發(fā)明的實(shí)施例八的SRAM俯視圖。 圖27a是本發(fā)明的實(shí)施例八的SRAM剖面圖。 圖27b是本發(fā)明的實(shí)施例八的SRAM剖面圖。 圖27c是本發(fā)明的實(shí)施例八的SRAM剖面圖。 圖27d是本發(fā)明的實(shí)施例八的SRAM剖面圖。 圖28是顯示現(xiàn)有的SRAM的俯視圖及剖面圖。 其中，附圖標(biāo)記說明如下
2a、2b、102a、102b、202a、202b、302a、302b 平面狀桂層 3a、3b、103a、103b、203a、203b、303a、303b N+漏極擴(kuò)散層 4a、4b、104a、104b、204a、204b、304a、304b P+漏極擴(kuò)散層 5a、5b、105a、105b、205a、205b、305a、305b N+漏極擴(kuò)散層 6a、6b、106a、106b、206a、206b 存取晶體管源極擴(kuò)散層上接觸窗 7a、7b、107a、107b、207a、207b 存取晶體管字線配線上接觸窗 8a、8b、108a、108b、208a、208b 負(fù)載晶體管源極擴(kuò)散層上接觸窗 9a、9b、109a、109b、209a、209b 驅(qū)動晶體管源極擴(kuò)散層上接觸窗0095]
0096]
0097]
0098]
0099]
0100] 0101] 0102]
0103]
0104]
0105]
0106]
0107]
0108]
0109]
0110] 0111] 0112]
0113]
0114]
0115]
0116]
0117]
0118]
0119]
0120] 0121] 0122]
0123]
0124]
0125]
0126]
0127]
0128]
0129]
0130]
0131]
0132]
0133]
10a、10b、110a、110b、210a、210b lla、llb、llla、lllb、211a、211b
平面硅層上接觸窗 柵極配線上接觸窗
13a、13b、15、713a、713b、715 硅化物層
14,714 N+源極擴(kuò)散層
16、716 P+源極擴(kuò)散層
17,717 柵極絕緣膜
18、718 柵極電極
18a、18b、18c、18d、718a、718d、718e、18f 柵極配線
19氮化硅膜掩模
20平面狀硅層 21a、21b、721a、721b 存取晶體管柱狀硅層 22a、22b、722a、722b 驅(qū)動晶體管柱狀硅層 23a、23b、723a、723b 負(fù)載晶體管柱狀硅層 24a、24b、124a、124b、224a、224b N+注入?yún)^(qū)域 25、125、225、325、425a、425b P+注入?yún)^(qū)域
31氧化硅膜
32氮化膜側(cè)壁
33光刻膠
34氮化硅膜 101、201、301、401、501、601、701 306a、306b、406a、406b、506a、506b 307a、307b、407a、407b、507a、507b 308a、308b、408a、408b、508a、508b 309a、309b、409a、409b、509a、509b 310a、310b、410a、410b、510a、510b 311a、311b、411a、411b、511a、511b 324a、324b、524、724a、724b N+注入?yún)^(qū)域 402a、402b、502a、502b、602a、602b、702a、702b 403a、403b、503a、503b、603a、603b、703a、703b 404a、404b、504a、504b、604a、604b、704a、704b 405a、405b、505a、505b、605a、605b
埋入氧化膜 存取晶體管源極擴(kuò)散層上接觸窗 存取晶體管字線配線上接觸窗 負(fù)載晶體管源極擴(kuò)散層上接觸窗 驅(qū)動晶體管源極擴(kuò)散層上接觸窗 平面硅層上接觸窗 柵極配線上接觸窗
平面狀硅層 N+漏極擴(kuò)散層 P+漏極擴(kuò)散層 N+漏極擴(kuò)散層
525、625a、625b、725 606a、606b、706a、706b 607a,607b,707a,707b 608a、608b、708a、708b 609a、609b、709a、709b 610a、610b、710a、710b 611a、611b、711a、711b 802N+擴(kuò)散層
P+注入?yún)^(qū)域
存取晶體管源極擴(kuò)散層上接觸窗 存取晶體管字線配線上接觸窗 負(fù)載晶體管源極擴(kuò)散層上接觸窗 驅(qū)動晶體管源極擴(kuò)散層上接觸窗 平面硅層上接觸窗 柵極配線上接觸窗
804a、804b、804c、804d 柵極807a,807b 配線層810a、8 IOb 存取晶體管811a,811b 驅(qū)動晶體管812a,812b 負(fù)載晶體管BL1、BL2、BL3、BL4、BL5、BL6、BL7、BL8比特線BLB1、BLB2、BLB3、BLB4、BLB5、BLB6、BLB7、BLB8比特線Qa, Qb 存儲節(jié)點(diǎn)Qnll、Qnl2、Qnl3、Qnl4、Qnl5、Qnl6、Qnl7、Qnl8存取晶體管Qn21、Qn22、Qn23、Qn24、Qn25、Qn26、Qn27、Qn28存取晶體管Qn31、Qn32、Qn33、Qn34、Qn35、Qn36、Qn37、Qn38驅(qū)動晶體管Qn41、Qn42、Qn43、Qn44、Qn45、Qn46、Qn47、Qn48驅(qū)動晶體管Qpll、Qpl2、Qpl3、Qpl4、Qpl5、Qpl6、Qpl7、Qpl8負(fù)載晶體管Qp21、Qp22、Qp23、Qp24、Qp25、Qp26、Qp27、Qp28負(fù)載晶體管Vccl、Vcc2、Vcc3、Vcc4電源線Vcc5a、Vcc5b、Vcc6、Vcc7、Vcc8電源線Vssla、Vsslb、Vss2a、Vss2b、Vss3a、Vss3b、Vss4a、Vss4b 接地線Vss5、Vss6、Vss7a、Vss7b、Vss8a、Vss8b接地線WL1、WL2、WL3、WL4、WL5、WL6、WL7、WL8字線
具體實(shí)施例方式圖1為顯示使用于本發(fā)明的CMOS型6T-SRAM的存儲器單元的等效電路圖。在圖 1中，BLl及BLBl為比特線，WLl為字線，Vccl為電源電位，Vssl為接地電位，Qnll及Qn21 是表示用以存取存儲器單元的存取晶體管，Qn31及Qn41是表示驅(qū)動存儲器單元的驅(qū)動晶 體管，Qpll及Qp21是表示供給電荷至存儲器單元的負(fù)載晶體管，Qa及Qb是表示用以存儲 數(shù)據(jù)的存儲節(jié)點(diǎn)。以下，圖1的存儲器單元的動作的一例是針對在存儲節(jié)點(diǎn)Qa存儲有“L”的數(shù)據(jù)， 在存儲節(jié)點(diǎn)Qb存儲有“H”的數(shù)據(jù)的情形的讀出動作來說明。在進(jìn)行讀出的情形下，比特線 BLl及BLBl被預(yù)充電(precharge)成“H”電位。在預(yù)充電結(jié)束后，字線WLl變成“H”，開始 數(shù)據(jù)的讀出。此時，存取晶體管Qnll及Qn21變成導(dǎo)通(on)，成為“H”的比特線BLl的電位 因存儲節(jié)點(diǎn)Qb為接近“H”電位的值，故驅(qū)動晶體管Qn31變成導(dǎo)通，由存取晶體管Qnll通 過存儲節(jié)點(diǎn)Qa、驅(qū)動晶體管Qn31進(jìn)行放電(discharge)而接近“L”電位。另一方面，比特 線BLBl的電位因存儲節(jié)點(diǎn)Qa為接近“L”電位的值，故驅(qū)動晶體管Qn41為不導(dǎo)通(off)而 不被放電，相反地，因電荷由負(fù)載晶體管Qp21供給，故維持接近“H”電位的值。在BL 1與 BLB 1的電位差成為可通過感測放大器(sense amplifier)放大的電平(level)的時間點(diǎn)， 雖未圖示，但通過起動連接于比特線的感測放大器，存儲器單元的數(shù)據(jù)會被放大而輸出。圖2為顯示本發(fā)明的實(shí)施例一中的SRAM存儲器單元的布局(layout)圖。在SRAM 單元陣列內(nèi)重復(fù)配置圖2所示的單位單元(unit cell)UC0在圖3a、圖3b、圖3c、圖3d分 別顯示圖2的布局圖的沿剖面線A-A’、B-B'、C-C'及D-D’的剖面構(gòu)造。
首先，參照圖2及圖3針對本發(fā)明的布局來說明。在形成于襯底上的埋入氧化膜層(BOX) 1等的絕緣膜上形成有平面狀硅層(2a， 2b)，所述平面狀硅層(2a，2b)是通過雜質(zhì)注入等而由N+擴(kuò)散層(3a，3b，5a，5b)及P+擴(kuò)散層 (4a, 4b)所構(gòu)成，形成于同一平面狀硅層的N+擴(kuò)散層與P+擴(kuò)散層是通過形成于平面狀硅層 (2a, 2b)的表面的硅化物層(13a，13b)相互連接。平面狀硅層(2a，2b)是分別當(dāng)作存儲節(jié) 點(diǎn)(Qa，Qb)而發(fā)揮功能。Qnll及Qn21為用以存取NMOS的存儲器單元的存取晶體管，Qn31 及Qn41為驅(qū)動NMOS的存儲器單元的驅(qū)動晶體管，Qpll及Qp21為供給電荷至PMOS的存儲 器單元的負(fù)載晶體管。在本實(shí)施例中，一個單位單元UC具備在埋入氧化膜層1上排列成3行2列的晶 體管。在第1列由圖的上側(cè)分別排列有存取晶體管Qnll、負(fù)載晶體管Qpll及驅(qū)動晶體管 Qn31。此外，配置于Qnll、Qpll及Qn31下方的層的擴(kuò)散層3a，4a及5a是當(dāng)作第一存儲節(jié)點(diǎn) Qa而發(fā)揮功能。此外，在第2列由圖的上側(cè)分別排列有驅(qū)動晶體管Qn41、負(fù)載晶體管Qp21、 存取晶體管Qn21。此外，配置于Qn41、Qp21及Qn21下方的層的擴(kuò)散層3b，4b及5b是當(dāng)作 第二存儲節(jié)點(diǎn)Qb而發(fā)揮功能。本實(shí)施例的SRAM單元陣列是通過將具備這種6個晶體管的 單位單元UC連續(xù)地排列于圖的上下方向而構(gòu)成。形成于平面狀硅層2a上的接觸窗IOa是通過節(jié)點(diǎn)連接配線Nal而與形成于由驅(qū) 動晶體管Qn41及負(fù)載晶體管Qp21的柵極電極延伸的柵極配線上的接觸窗l(fā)ib連接，形成 于平面狀硅層2b上的接觸窗IOb是通過節(jié)點(diǎn)連接配線Nbl而與形成于由驅(qū)動晶體管Qn31 及負(fù)載晶體管Qpll的柵極電極延伸的柵極配線上的接觸窗Ila連接。形成于存取晶體管 Qnll上部的接觸窗6a是連接于比特線BL1，形成于存取晶體管Qn21上部的接觸窗6b是 連接于比特線BLB1。形成于由存取晶體管Qnll的柵極電極延伸的柵極配線上的接觸窗 7a及形成于由存取晶體管Qn21的柵極電極延伸的柵極配線上的接觸窗7b是連接于字線 WLl0形成于驅(qū)動晶體管(Qn31，Qn41)上部的接觸窗(8a，8b)分別連接于接地電位的配線 層(VSSla, Vsslb)，形成于負(fù)載晶體管(Qpll，Qp21)上部的接觸窗(9a, 9b)是連接于電源 電位的配線層Vccl。字線的配線、比特線的配線、電源電位的配線及接地電位的配線因與其他的存儲 器單元的配線共用，故優(yōu)選為于在比各存儲器單元內(nèi)的配線的節(jié)點(diǎn)連接配線還上方的層連接。此外，作為所述階層式配線的構(gòu)成的一例，可實(shí)現(xiàn)下述構(gòu)成節(jié)點(diǎn)連接配線 (Nal)、節(jié)點(diǎn)連接配線(Nbl)及接地電位的配線(Vssla, Vsslb)是在比比特線(BLl, BLB1) 及電源電位的配線(Vccl)還下方的層進(jìn)行配線，字線(WLl)是在比比特線(BL1，BLB1)及 電源電位的配線(Vccl)還上方的層進(jìn)行配線，使各配線不接觸不應(yīng)接觸的接觸窗。圖2為顯示N+注入?yún)^(qū)域(24a，24b)及P+注入?yún)^(qū)域25。在本實(shí)施例的SRAM單元 陣列區(qū)域中，用以形成N+注入?yún)^(qū)域(24a，24b)及P+注入?yún)^(qū)域25的圖案(pattern)是通過 單純的線及空間所形成。因此，尺寸偏移或?qū)ξ坏钠频挠绊懶?，可將N+注入?yún)^(qū)域與P+注 入?yún)^(qū)域邊界附近的尺寸的裕度抑制到最小，若以圖面上來說，有效縮小SRAM單元的縱方向 的長度(各SRAM單元的連接方向的長度)。此外，在本實(shí)施例中，因圖2的布局(layout)所示的存儲節(jié)點(diǎn)或柵極配線的形狀 僅由長方形的形狀構(gòu)成，故通過OPC(Optical Proximity Correction 光學(xué)鄰近修正)進(jìn)行的圖案形狀的修正容易，為適合用以實(shí)現(xiàn)小的SRAM單元面積的布局。在本發(fā)明中，將構(gòu)成SRAM的各晶體管的源極及漏極定義如下。關(guān)于驅(qū)動晶體管 (Qn31, Qn41)，將形成于連接在接地電壓的柱狀半導(dǎo)體層上部的擴(kuò)散層定義為源極擴(kuò)散層， 將形成于柱狀半導(dǎo)體層下部的擴(kuò)散層定義為漏極擴(kuò)散層。關(guān)于負(fù)載晶體管(Qpll，Qp21)， 將形成于連接在電源電壓的柱狀半導(dǎo)體層上部的擴(kuò)散層定義為源極擴(kuò)散層，將形成于柱狀 半導(dǎo)體層下部的擴(kuò)散層定義為漏極擴(kuò)散層。關(guān)于存取晶體管，雖根據(jù)動作狀態(tài)，形成于柱狀 半導(dǎo)體層上部的擴(kuò)散層及形成于下部的擴(kuò)散層都會變成源極或漏極，惟方便上，將形成于 柱狀半導(dǎo)體層上部的擴(kuò)散層定義為源極擴(kuò)散層，將形成于柱狀半導(dǎo)體層下部的擴(kuò)散層定義 為漏極擴(kuò)散層。接著，參照圖3的剖面構(gòu)造，針對本發(fā)明的SRAM的構(gòu)造來說明。如圖3a所示，在 埋入氧化膜層(BOX)I上形成有存儲節(jié)點(diǎn)的平面狀硅層(2a，2b)，通過雜質(zhì)注入等在所述平 面狀硅層(2a，2b)形成有N+漏極擴(kuò)散層(3a，5b)。分離平面狀硅層(2a，2b)用的元件分 離因可僅通過蝕刻(etch)分離平面狀硅層2而形成，故用以形成元件分離所需的工藝步驟 少，可形成最小加工尺寸的元件分離。在N+漏極擴(kuò)散層(3a，5b)上形成有硅化物層(13a， 13b)。在N+漏極擴(kuò)散層3a上形成有構(gòu)成存取晶體管Qnll的柱狀硅層21a，在N+漏極擴(kuò)散 層3b上形成有構(gòu)成驅(qū)動晶體管Qn41的柱狀硅層22b。在各個柱狀硅層的周圍形成有柵極 絕緣膜17及柵極電極18。在柱狀硅層上部，N+源極擴(kuò)散層14是通過雜質(zhì)注入等形成，在 源極擴(kuò)散層表面形成有硅化物層15。形成于存取晶體管Qnll上的接觸窗6a是連接于比特 線BL1，形成于由存取晶體管Qnll的柵極延伸的柵極配線16上的接觸窗7a是連接于字線 WL1，形成于驅(qū)動晶體管Qn41上的接觸窗8b是連接于接地電位配線Vssl0如圖3b所示，在埋入氧化膜層(BOX) 1上形成有存儲節(jié)點(diǎn)的平面狀硅層(2a，2b)， 通過雜質(zhì)注入等在所述平面狀硅層(2a，2b)形成有N+漏極擴(kuò)散層(3a，5b)。在N+漏極擴(kuò) 散層上形成有硅化物層(13a，13b)。形成于N+漏極擴(kuò)散層3a上的接觸窗IOa是形成于N+ 漏極擴(kuò)散層3a與P+漏極擴(kuò)散層4a的邊界上，通過存儲節(jié)點(diǎn)連接配線Nal連接于由驅(qū)動晶 體管Qn41及負(fù)載晶體管Qp21的柵極電極延伸的柵極配線18d上的接觸窗l(fā)ib。如圖3c所示，在埋入氧化膜層(BOX) 1上形成有存儲節(jié)點(diǎn)的平面狀硅層(2a，2b)， 通過雜質(zhì)注入等在所述平面狀硅層(2a，2b)形成有P+漏極擴(kuò)散層(4a，4b)，在P+漏極擴(kuò)散 層(4a，4b)表面形成有硅化物層(13a，13b)。在P+漏極擴(kuò)散層4a上形成有構(gòu)成負(fù)載晶體 管Qpll的柱狀硅層23a，在P+漏極擴(kuò)散層4b上形成有構(gòu)成負(fù)載晶體管Qp21的柱狀硅層 23b。在各個柱狀硅層的周圍形成有柵極絕緣膜17及柵極電極18。通過雜質(zhì)注入等在柱狀 硅層上部形成P+源極擴(kuò)散層16，在源極擴(kuò)散層表面形成有硅化物層15。形成于負(fù)載晶體 管(Qpll，Qp21)上的接觸窗(9a，9b)都通過配線層連接于電源電位配線Vccl。如圖3d所示，在埋入氧化膜層(BOX) 1上形成有存儲節(jié)點(diǎn)的平面狀硅層，通過雜質(zhì) 注入等在所述平面狀硅層形成有N+漏極擴(kuò)散層(3a，5a)及P+漏極擴(kuò)散層4a。在漏極擴(kuò)散 層上形成有硅化物層13a，通過硅化物層13a，N+漏極擴(kuò)散層(3a，5a)與P+漏極擴(kuò)散層4a 會直接連接。因此，無須形成用以分離N+漏極擴(kuò)散層與P+漏極擴(kuò)散層的元件分離或用以連 接N+漏極擴(kuò)散層與P+漏極擴(kuò)散層的接觸窗，有效縮小存儲器單元的面積。在N+漏極擴(kuò)散層3a上形成有構(gòu)成存取晶體管Qnll的柱狀硅層21a，在N+漏極擴(kuò) 散層5a上形成有構(gòu)成驅(qū)動晶體管Qn31的柱狀硅層22a，在P+漏極擴(kuò)散層4a上形成有構(gòu)成負(fù)載晶體管Qpll的柱狀硅層23a。N+漏極擴(kuò)散層3a、P+漏極擴(kuò)散層4a、以及N+漏極擴(kuò)散層 5a是通過形成于平面狀硅層2a的表面的硅化物層13a直接連接。在各個柱狀硅層的周圍 形成有柵極絕緣膜17及柵極電極18。通過雜質(zhì)注入等在各個柱狀硅層上部形成源極擴(kuò)散 層，在源極擴(kuò)散層表面形成有硅化物層15。形成于存取晶體管Qnll上的接觸窗6a是連接 于比特線BL1，形成于驅(qū)動晶體管Qn31上的接觸窗8a是連接于電源電位配線Vssla，形成 于負(fù)載晶體管Qpll上的接觸窗9a是連接于電源電位配線Vccl。驅(qū)動晶體管Qn31與負(fù)載晶體管Qpll的柵極電極是在由該等晶體管延伸的柵極配 線18c上連接于共通的接觸窗11a。接觸窗Ila是通過存儲節(jié)點(diǎn)連接配線Nbl連接于形成 于存儲節(jié)點(diǎn)2b的漏極擴(kuò)散層上的接觸窗10b。形成于漏極擴(kuò)散層3a與4a的邊界上的接觸 窗IOa是通過存儲節(jié)點(diǎn)連接配線Nal連接于形成于由驅(qū)動晶體管Qn41及負(fù)載晶體管Qp21 的柵極電極延伸的柵極配線18d上的接觸窗l(fā)ib。在本發(fā)明中，形成于存儲節(jié)點(diǎn)的平面狀硅層(2a，2b)的N+漏極擴(kuò)散層與P+漏極擴(kuò) 散層是通過在形成于平面狀硅層表面的硅化物層直接連接，使存取晶體管、驅(qū)動晶體管及 負(fù)載晶體管的漏極擴(kuò)散層共通化，而當(dāng)作SRAM的存儲節(jié)點(diǎn)發(fā)揮功能。因此，無須用以分離 通常在平面型晶體管為必要的N+源極/漏極擴(kuò)散層與P+源極/漏極擴(kuò)散層的元件分離，僅 分離SRAM的兩個存儲節(jié)點(diǎn)的元件分離就足夠，故可實(shí)現(xiàn)非常小的SRAM單元面積。在本發(fā)明中，優(yōu)選為柵極絕緣膜以HfO2等的高介電常數(shù)(High-k)膜形成，柵極電 極以TiN或TaN等的金屬膜或金屬膜與一部分被硅化物化的多晶硅(polysilicon)的疊層 構(gòu)造形成。在本發(fā)明中，優(yōu)選為所述柱狀硅層的溝道(channel)部未被摻雜(doped)雜質(zhì)， 或雜質(zhì)濃度為lX10_17cm_3以下。此是因若雜質(zhì)濃度比此還高，則因雜質(zhì)的統(tǒng)計(jì)變動造成的 晶體管的特性變動變大，讀出裕度等的SRAM動作裕度會顯著劣化。此情形，晶體管的閾值 (threshold value)調(diào)整可不通過溝道部的雜質(zhì)濃度來調(diào)整，而是通過調(diào)整柵極材料的功 函數(shù)(work function)來進(jìn)行。以下參照圖4至圖20說明形成本發(fā)明的半導(dǎo)體器件用的制造方法的一例。在各 圖中，(a)為俯視圖，(b)為沿D-D，線的剖面圖。如圖4所示，在埋入氧化膜層(BOX)I上形成有SOI (Silicon-On-Insulator ；絕緣 層上覆硅)層膜厚IOOnm至400nm左右的SOI襯底上形成膜厚50nm至IOOnm左右的氮化 硅膜的掩模(mask) 19。之后，通過光刻(lithography)形成柱狀硅層(21a至23a，21b至 23b)的圖案，并通過蝕刻形成柱狀硅層(21a至23a，21b至23b)。柱狀硅層的直徑為5nm 至50nm左右，高度為30nm至300nm左右。此時，在柱狀半導(dǎo)體底部平面狀地形成厚度IOnm 至50nm左右的硅。如圖5所示，分離平面狀硅層，形成成為存儲節(jié)點(diǎn)的平面狀硅層(2a，2b)。在本發(fā) 明中，因元件分離可僅通過分離平面狀硅層而形成，故可形成工藝步驟少，具有最小加工尺 寸的分離寬的元件分離。如圖6所示，在N+注入?yún)^(qū)域24a、24b及P+注入?yún)^(qū)域25各自通過離子注入等導(dǎo)入 雜質(zhì)，在平面狀硅層形成柱狀硅層下部的漏極擴(kuò)散層。此時，優(yōu)選為以雜質(zhì)到達(dá)埋入氧化膜 1，且雜質(zhì)覆蓋柱狀硅層的底部而分布方式來調(diào)整注入條件。此外，通過氮化硅膜19，雜質(zhì)不 會導(dǎo)入柱狀硅層上部。
如圖7所示，柵極絕緣膜是通過CVD(Chemical Vapor D印osition ；化學(xué)氣相沉 積)法或ALD (Atomic Layer D印osition ；原子層沉積)法以Inm至5nm左右的厚度形成 肚02等的高介電常數(shù)(High-k)膜17。接著，柵極導(dǎo)電膜是以IOnm至60nm左右的厚度形 成TiN或TaN等的柵極導(dǎo)電膜18。如圖8所示，形成氧化硅膜31并埋入柱狀硅層間。如圖9所示，通過CMP (Chemical Mechanical Polishing ；化學(xué)機(jī)械研磨)研磨氧 化硅膜31、柱狀硅層上部的柵極導(dǎo)電膜18、以及高介電常數(shù)(High-k)膜17，使柵極上部平 坦化。通過利用CMP使柵極上部平坦化，可實(shí)現(xiàn)良好的柵極形狀，并可抑制柵極長度的變 動。在CMP時，以柱狀硅層上部的氮化硅膜掩模19當(dāng)作CMP的阻擋層(stopper)來使用。 通過以氮化硅膜掩模19當(dāng)作CMP的阻擋層來使用，可再現(xiàn)性佳地控制CMP研磨量。如圖10所示，為了決定柵極長度，將柵極導(dǎo)電膜18及氧化硅膜31予以深蝕刻 (etch back)，形成柱狀硅層側(cè)壁的柵極電極。此時，盡可能以相同速率蝕刻柵極導(dǎo)電膜18 與氧化硅膜31，此外，使用對氮化硅膜掩模19取高選擇比的蝕刻條件。如圖11所示，形成氮化硅膜并將氮化硅膜予以深蝕刻，借此在金屬柵極的上部形 成氮化硅膜側(cè)壁32。此時，設(shè)定氮化硅膜成膜量與深蝕刻量，使殘留在柵極上的氮化硅膜側(cè) 壁32剛好覆蓋柵極。因被該氮化硅膜側(cè)壁覆蓋的部分的柵極在后工藝的柵極蝕刻時會受 到保護(hù)，故僅柵極導(dǎo)電膜的膜厚部分可自動對準(zhǔn)(self-aligned)地形成柵極電極。如圖12所示，通過濕蝕刻(wet etch)去除殘存于金屬柵極上的氧化硅膜31。如圖13所示，使用光刻膠(resist)或多層光刻膠33，通過光刻形成柵極配線圖 案。如圖14所示，以光刻膠33作為掩模，蝕刻去除柵極底部及柵極下的高介電常數(shù) (High-k)膜。借此，形成柵極配線(18a至18d)。如上所述，依次進(jìn)行預(yù)先在柱狀硅層上 部形成氮化硅膜，并通過CMP使柵極上部平坦化的步驟；用以決定柵極長度的蝕刻的步驟； 形成柵極電極保護(hù)用的氮化膜側(cè)壁的步驟；柵極配線的圖案化(patterning)步驟；用以形 成柵極配線的蝕刻的步驟，借此能以良好的柵極形狀形成尺寸變動小的柵極，并且可自由 地形成柵極配線。而且，因可自動對準(zhǔn)地形成柵極電極，故可將柵極膜厚設(shè)定成最小限度， 可縮小占有面積。如圖15所示，通過濕式處理去除氮化硅膜掩模19及氮化硅膜側(cè)壁32。如圖16所示，在形成IOnm至50nm左右的氮化硅膜后，進(jìn)行深蝕刻，作成以氮化 硅膜34覆蓋柱狀硅層的側(cè)壁及柵極電極的側(cè)壁的構(gòu)造。因通過這種構(gòu)造使高介電常數(shù) (High-k)膜17通過氮化硅膜34覆蓋，故可防止對后工藝中的高介電常數(shù)(High-k)膜17 進(jìn)行濕式處理所造成的損傷(damage)或雜質(zhì)注入所造成的損傷。此時若氮化膜的膜厚過薄，則無法完全防止對高介電常數(shù)(High-k)膜17造成的 損傷，若過厚，則因僅形成于柵極側(cè)壁的膜厚部分占有面積增加，故需選擇最佳的膜厚。如圖17所示，在N+注入?yún)^(qū)域及P+注入?yún)^(qū)域分別通過離子注入等導(dǎo)入雜質(zhì)，形成柱 狀硅層上部的源極擴(kuò)散層(14，16)。如圖18所示，濺鍍(sputter)Co或Ni等的金屬并進(jìn)行熱處理，借此選擇性地將源 極/漏極擴(kuò)散層予以硅化物化，形成漏極擴(kuò)散層上的硅化物層(13a，13b)及柱狀硅層上部 的源極擴(kuò)散層上的硅化物層15。
此時，通過覆蓋柱狀硅層及柵極電極的側(cè)壁的氮化硅膜34，可抑制起因于硅化物 層的漏極_柵極間及源極_柵極間的短路。如圖19所示，在形成層間膜的氧化硅膜后，形成接觸窗(6a至10a，6b至10b)。在本發(fā)明中，優(yōu)選為以柱狀硅層底部的漏極擴(kuò)散層(3a至5a，3b至5b)形成達(dá)至 埋入氧化膜層(BOX)I的方式來設(shè)定雜質(zhì)分布，并以在晶體管動作時柱狀硅層內(nèi)部會完全 空乏化的方式來設(shè)定柱狀硅層的尺寸或雜質(zhì)濃度。如上所述，通過設(shè)定漏極擴(kuò)散層(3a至 5a，3b至5b)的雜質(zhì)分布，與晶體管的動作狀態(tài)無關(guān)，柱狀硅層內(nèi)部會變成浮體(floating body)構(gòu)造，而且如所述，因通過設(shè)定柱狀硅層的尺寸或雜質(zhì)濃度，在晶體管動作時，柱狀硅 層內(nèi)部會完全空乏化，故柱狀硅層內(nèi)部的電場被緩和，可提高遷移率(mobility)。此外，通 過使漏極擴(kuò)散層(3a至5a，3b至5b)的雜質(zhì)擴(kuò)散至埋入氧化膜1，漏極擴(kuò)散層電容的底面成 分也可大幅減少，而降低全體的漏極擴(kuò)散層的寄生電容。此外，在圖3的剖面圖中，雖然雜 質(zhì)以完全覆蓋柱狀硅層的底部的方式來擴(kuò)散，但即使雜質(zhì)不完全覆蓋柱狀硅層底部，在動 作上也無問題。以下顯示在本實(shí)施例的構(gòu)造中，針對各種尺寸的定義方法的一例。首先，漏極擴(kuò)散 層上的硅化物層(13a，13b)優(yōu)選為未到達(dá)平面狀硅層(2a，2b)的底部。因漏極擴(kuò)散層(3a 至5a，3b至5b)與硅化物層(13a，13b)的界面的電阻為SGT的源極/漏極寄生電阻的主要 原因之一，故漏極擴(kuò)散層與硅化物層的界面面積盡可能大較佳。在硅化物層(13a，13b)形 成達(dá)至平面狀硅層(2a，2b)的底部的情形中，由于在硅化物層(13a，13b)的底面中與漏極 擴(kuò)散層(3a至5a，3b至5b)的界面部消失，故漏極擴(kuò)散層(3a至5a，3b至5b)與硅化物層 (13a, 13b)的界面面積僅變成硅化物層(13a，13b)的側(cè)面部，而大幅地減少。在本實(shí)施例 中，因硅化物層(13a，13b)的膜厚為IOnm至30nm左右，故基于所述理由，需設(shè)定平面狀硅 層(2a，2b)的膜厚比硅化物層(13a，13b)的膜厚還厚。另一方面，在平面狀硅層2過厚的 情形下，于柵極配線的蝕刻時，與平面狀硅層(2a，2b)的端部中的埋入氧化膜層(BOX)I的 層差變大，而難以將柵極配線蝕刻成所要的形狀及尺寸。因此為了穩(wěn)定地將柵極配線蝕刻 成所要的形狀及尺寸，平面狀硅層2的膜厚需設(shè)定為比IOOnm還薄。在本實(shí)施例中，優(yōu)選為 柱狀硅層的周圍的柵極電極薄時可縮小SGT的最小間隔，另一方面，為了不使柵極配線的 薄片電阻(sheet resistance)對電路造成影響，最低也需要IOnm左右的膜厚，故將柵極配 線膜厚設(shè)定為IOnm至50nm左右。在本實(shí)施例中，在滿足所述的硅化物層膜厚、平面狀硅層 膜厚、以及柵極膜厚的情形下，可實(shí)現(xiàn)最佳的構(gòu)造。[實(shí)施例2]圖20為顯示本實(shí)施例的SRAM單元布局。在本實(shí)施例中，于SRAM單元布局中，排列 于圖20的單位單元UC的第1列的晶體管的配置構(gòu)成與排列于鄰接該單位單元UC的上側(cè) 或下側(cè)的存儲器單元的第2列的晶體管的配置構(gòu)成相等，排列于單位單元UC的第2列的晶 體管的配置構(gòu)成與排列于鄰接該單位單元UC的上側(cè)或下側(cè)的存儲器單元的第1列的晶體 管的配置構(gòu)成相等。即，在排列于圖20的單位單元UC的第1列的晶體管Qnl2、Qpl2、Qn32 的上側(cè)，與排列于第2列的晶體管Qn42、Qp22、Qn22相同的晶體管是由上依次排列。因此， 在存取晶體管Qnl2的圖面上側(cè)變成存取晶體管會鄰接排列，在存取晶體管Qn22的圖面下 側(cè)也變成存取晶體管會鄰接排列。如此，當(dāng)以此方式配置SRAM單元時，由存取晶體管Qnl2 的柵極電極延伸的柵極配線會與鄰接于圖面上側(cè)的存儲器單元的存取晶體管的柵極電極
14連接，而可在該柵極配線上共有達(dá)至字線(WL2)的接觸窗(107a，107b)。在實(shí)施例一中雖然 達(dá)至字線(WL2)的接觸窗(107a，107b)是形成于第一存儲節(jié)點(diǎn)與第二存儲節(jié)點(diǎn)之間，惟在 本實(shí)施例中，由于是配置于與上下的SRAM單元的邊界上，故可縮小存儲節(jié)點(diǎn)間的空間，若 以圖面上來說，可縮小SRAM單元的橫方向的長度。此外，針對所述的存取晶體管的柵極電極彼此的接觸窗的共有化，也能應(yīng)用于以 實(shí)施例一的方式配置晶體管的情形。例如，也可構(gòu)成為使柵極配線由圖2的存取晶體管 Qnll的柵極電極延伸于圖的右斜上方向，并使該柵極配線與由配置于Qnll的右斜上的存 取晶體管的柵極電極朝左斜下方向延伸的柵極配線相連接，而在所連接的柵極配線上共有 接觸窗。如此，針對鄰接的存儲器單元的存取晶體管，只要將柵極電極以鄰接配置的方式來 構(gòu)成，即可將達(dá)至字線的接觸窗予以共有化。此外，如在實(shí)施例一所述般，字線的配線、比特線的配線、電源電位的配線及接地 電位的配線優(yōu)選為與其他的存儲器單元的配線共用，故配置于比在各存儲器單元內(nèi)的配線 的節(jié)點(diǎn)連接配線還上方的層。此點(diǎn)，作為階層式配線的構(gòu)成的一例，可實(shí)現(xiàn)下述構(gòu)成以各 配線不會接觸不應(yīng)接觸的接觸窗的方式，在下方的層配置節(jié)點(diǎn)連接配線(Na2，Nb2)，在中位 的層配置字線(WL2)，在上方的層配置比特線的配線(BL2，BLB2)、電源電位的配線(Vcc2) 及接地電位的配線(Vss2a，Vss2b)。關(guān)于此等以外的構(gòu)成因與實(shí)施例一相同，故省略說明。[實(shí)施例三]圖21為顯示本實(shí)施例的SRAM布局。在本實(shí)施例中與實(shí)施例二不同的點(diǎn)為形成驅(qū) 動晶體管的柱狀硅層的形狀不同的點(diǎn)。在6T-SRAM中為了確保通常讀出時的動作裕度，大 多將驅(qū)動晶體管的漏極電流設(shè)定成比存取晶體管的漏極電流還大。在平面型晶體管的情 形下，可將驅(qū)動晶體管的擴(kuò)散層寬度作成比存取晶體管的擴(kuò)散層寬度還大而使漏極電流增 加，而在使用SGT的情形下，通過加大柱狀硅層的直徑來增加柱狀硅層的周圍長度，可使漏 極電流增加。如圖21所示，將用以形成驅(qū)動晶體管的柱狀硅層的直徑作成比其他的柱狀 硅層還大，借此可改善讀出裕度。但是，由于加大柱狀硅層的尺寸時容易發(fā)生短溝道效應(yīng) (short channel effect)，故需注意。此外，柱狀硅層的形狀不僅為圓形，也可以通過作成 橢圓形或長方形等的形狀而增加柱狀硅層的周圍長度。而且，為了提高動作速度，加大存取晶體管的直徑，使存取晶體管的漏極電流值增 加，或者為了改善寫入裕度，減小負(fù)載晶體管的直徑，使負(fù)載晶體管的漏極電流比其他的晶 體管還低等，通過變更存取晶體管、驅(qū)動晶體管、負(fù)載晶體管各者的形狀，可調(diào)整各種SRAM 特性。此外，如在實(shí)施例一所述般，字線的配線、比特線的配線、電源電位的配線及接地 電位的配線優(yōu)選為與其他的存儲器單元的配線共用，故配置于比在各存儲器單元內(nèi)的配線 的節(jié)點(diǎn)連接配線還上方的層。此點(diǎn)，作為階層式配線的構(gòu)成的一例，可實(shí)現(xiàn)與所述實(shí)施例 二一樣的構(gòu)成。關(guān)于此等以外的點(diǎn)因與實(shí)施例二所示的構(gòu)成相同，故省略說明。[實(shí)施例四]圖22為顯示本實(shí)施例的SRAM單元布局。在本實(shí)施例中與實(shí)施例二不同的點(diǎn)為在 本實(shí)施例中存儲節(jié)點(diǎn)與柵極配線是通過跨設(shè)在兩者而形成的共通的接觸窗來連接的點(diǎn)。參照圖22，存儲節(jié)點(diǎn)的平面狀硅層302a與由驅(qū)動晶體管Qn44及負(fù)載晶體管Qp24的柵極電極 延伸的柵極配線是通過跨設(shè)在兩者而形成的共通的接觸窗310a來連接，而存儲節(jié)點(diǎn)的平 面狀硅層302b與由驅(qū)動晶體管Qn34及負(fù)載晶體管Qpl4的柵極電極延伸的柵極配線是通 過跨設(shè)在兩者而形成的共通的接觸窗310b來連接。如上所述，因通過以接觸窗而不是以配 線層來連接?xùn)艠O與存儲節(jié)點(diǎn)，可減少SRAM單元內(nèi)的接觸窗的數(shù)目，故可通過調(diào)整柱狀硅層 或接觸窗的配置縮小單元面積。此外，如在實(shí)施例一所述般，字線的配線、比特線的配線、電源電位的配線及接地 電位的配線優(yōu)選為與其他的存儲器單元的配線共用，故配置于比在各存儲器單元內(nèi)的配線 的節(jié)點(diǎn)連接配線還上方的層，即配置在比接觸窗310a及接觸窗310b還上方的層。關(guān)于此等以外的點(diǎn)因與實(shí)施例二所示的構(gòu)成相同，故省略說明。[實(shí)施例五]圖23為顯示本實(shí)施例的SRAM單元布局。在本實(shí)施例中與實(shí)施例二不同的點(diǎn)為驅(qū) 動晶體管與負(fù)載晶體管的配置替換。在本實(shí)施例中因驅(qū)動晶體管與負(fù)載晶體管替換，故橫 穿平面狀硅層(402a，402b)上的N+注入?yún)^(qū)域與P+注入?yún)^(qū)域(425a，425b)的邊界僅存在一 處。因此，在N+注入?yún)^(qū)域與P+注入?yún)^(qū)域的邊界附近中必須確保重疊裕度的處僅有一處，故 可縮小SRAM單元的縱方向的長度。但是，如實(shí)施例一的布局般，N+注入?yún)^(qū)域及P+注入?yún)^(qū)域 非為單純的線與空間，P+注入?yún)^(qū)域(425a，425b)為長方形的溝槽圖案，N+注入?yún)^(qū)域變成使 P+注入?yún)^(qū)域(425a，425b)反轉(zhuǎn)的圖案。因此，當(dāng)將注入?yún)^(qū)域予以圖案化時要求正確的光刻 膠圖案的控制。在本實(shí)施例中伴隨著驅(qū)動晶體管與負(fù)載晶體管的配置替換，將電源配線(Vcc5a， Vcc5b)與接地配線Vss5的配置與實(shí)施例二的情形替換。此外，如在實(shí)施例一所述般，字線的配線、比特線的配線、電源電位的配線及接地 電位的配線優(yōu)選為與其他的存儲器單元的配線共用，故配置于比在各存儲器單元內(nèi)的配線 的節(jié)點(diǎn)連接配線還上方的層。此點(diǎn)，作為階層式配線的構(gòu)成的一例，可實(shí)現(xiàn)與所述實(shí)施例二 同樣的構(gòu)成。關(guān)于此等以外的點(diǎn)因與實(shí)施例二所示的構(gòu)成相同，故省略說明。[實(shí)施例六]圖24為顯示本實(shí)施例的SRAM單元布局。在本實(shí)施例中與實(shí)施例二不同的點(diǎn)為構(gòu) 成SRAM的各晶體管的排列不同。在本實(shí)施例中由于改變晶體管的排列，橫穿平面狀硅層 (502a, 502b)上的N+注入?yún)^(qū)域524與P+注入?yún)^(qū)域525的邊界線僅存在一處。因此，必須確 保N+注入?yún)^(qū)域與P+注入?yún)^(qū)域的邊界附近中的重疊裕度的處僅有一處，故可縮小SRAM單元 的縱方向的長度。而且，與實(shí)施例一一樣，N+注入?yún)^(qū)域524及P+注入?yún)^(qū)域525是通過單純 的線與空間所形成。因此，因可將N+注入?yún)^(qū)域與P+注入?yún)^(qū)域的邊界附近的尺寸的裕度抑 制于最小，故可比實(shí)施例五的情形更縮小SRAM單元的縱方向的長度。而且，因存取晶體管 (Qnl6, Qn26)鄰接，故可使形成于此等柵極電極的接觸窗共通化。如圖24所示般，存儲節(jié)點(diǎn)的平面狀硅層502a與由驅(qū)動晶體管Qn46及負(fù)載晶體 管Qp26的柵極電極延伸的柵極配線是通過接觸窗510a來連接，形成于存儲節(jié)點(diǎn)的平面狀 硅層502b上的接觸窗510b是通過第一層配線的節(jié)點(diǎn)連接配線Nb6而與接觸窗511a連接。 如此，在本實(shí)施例中因SRAM單元的配線方法為左右非對稱，故SRAM特性也有在左右成為非對稱的可能性。當(dāng)SRAM特性成為左右非對稱時，會使SRAM的動作裕度劣化，故在本實(shí)施例 中需注意SRAM特性的非對稱性。在本實(shí)施例中，與到目前為止的實(shí)施例不同，字線WL6配線于橫方向，比特線 (BL8，BLB8)配線于縱方向。而且，因兩個驅(qū)動晶體管(Qn36，Qn46)與兩個負(fù)載晶體管 (Qpl6，Qp26)形成于同一列上，故能以單純的布局連接于電源配線Vcc6及接地配線Vss6。此外，如在實(shí)施例一所述般，字線的配線、比特線的配線、電源電位的配線及接地 電位的配線優(yōu)選為與其他的存儲器單元的配線共用，故配置于比在各存儲器單元內(nèi)的配線 的節(jié)點(diǎn)連接配線還上方的層。此點(diǎn)，作為階層式配線的構(gòu)成的一例，可實(shí)現(xiàn)下述構(gòu)成在下 方的層配置節(jié)點(diǎn)連接配線(Na6，Nb6)，在中位的層配置字線(WL6)、電源電位的配線(Vcc6) 及接地電位的配線(Vss6)，在上方的層配置比特線的配線(BL6，BLB6)。[實(shí)施例七]圖25為顯示本實(shí)施例的SRAM單元布局。在本實(shí)施例中，柱狀半導(dǎo)體排列成六方晶 格狀，以使柱狀半導(dǎo)體最密集填充地配置，此點(diǎn)與其他的實(shí)施例不同。如此，通過配置柱狀 半導(dǎo)體，可平衡性佳地將柱狀半導(dǎo)體配置成最小的面積，而可設(shè)計(jì)小的SRAM單元面積。各 晶體管的排列不限于圖25者，也可作成其他的排列。此外，如在實(shí)施例一所述般，字線的配線、比特線的配線、電源電位的配線及接地 電位的配線優(yōu)選為與其他的存儲器單元的配線共用，故配置于比在各存儲器單元內(nèi)的配線 的節(jié)點(diǎn)連接配線還上方的層。此點(diǎn)，作為階層式配線的構(gòu)成的一例，可實(shí)現(xiàn)與所述實(shí)施例二 同樣的構(gòu)成。[實(shí)施例八]圖26為顯示本實(shí)施例的單元布局。在SRAM單元陣列內(nèi)重復(fù)配置有圖26所示的單 位單元。在圖27a、圖27b、圖27c及圖27d各自顯示圖26的布局圖的沿剖面線A_A’、B_B’、 C-C’及D-D，的剖面構(gòu)造。首先參考圖26及圖27，針對本發(fā)明的布局來說明。在本實(shí)施例中，平面狀硅層的布局為L字形，此點(diǎn)與其他的實(shí)施例不同。關(guān)于存 儲節(jié)點(diǎn)的平面狀硅層(702a，702b)的圖案化，如其他的實(shí)施例般為長方形較容易。但是 在本實(shí)施例中，與實(shí)施例五及實(shí)施例六一樣，橫穿平面狀硅層(702a，702b)的N+注入?yún)^(qū)域 (724a, 724b)與P+注入?yún)^(qū)域725的邊界線僅有一處，并且形成N+注入?yún)^(qū)域(724a，724b)及 P+注入?yún)^(qū)域725的圖案是通過單純的線與空間所形成。因此，因可將N+注入?yún)^(qū)域(724a， 724b)與P+注入?yún)^(qū)域725的邊界附近的尺寸的裕度抑制于最小，故可設(shè)計(jì)小面積的SRAM單兀。在本實(shí)施例中，字線WL8是配線于橫方向，比特線(BL8，BLB8)是配線于縱方向。雖 未圖示，但由比特線至所連接的存取晶體管的柵極的接觸窗(707a，707b)可與鄰接于橫方 向的存儲器單元共通化。存儲節(jié)點(diǎn)的平面狀硅層702a與由驅(qū)動晶體管Qn48及負(fù)載晶體管 Qp28的柵極電極延伸的柵極配線是通過跨設(shè)在兩者而形成的共通的接觸窗710a來連接， 存儲節(jié)點(diǎn)的平面狀硅層702b與由驅(qū)動晶體管Qn38及負(fù)載晶體管QplS的柵極電極延伸的 柵極配線是通過跨設(shè)在兩者而形成的接觸窗710b來連接。此外，如在實(shí)施例一所述般，字線的配線、比特線的配線、電源電位的配線及接地 電位的配線優(yōu)選為與其他的存儲器單元的配線共用，故配置于比在各存儲器單元內(nèi)的配線的節(jié)點(diǎn)連接配線還上方的層，即配置在比接觸窗707a及接觸窗707b還上方的層。此點(diǎn)，作 為階層式配線的構(gòu)成的一例，可實(shí)現(xiàn)下述構(gòu)成在下方的層配置節(jié)點(diǎn)連接配線，在中位的層 配置字線(WL8)及接地電位的配線(Vss8a，VssSb)，在上方的層配置比特線的配線(BL8， BLB8)及電源電位的配線(Vcc8)。接著，參照圖27的剖面構(gòu)造針對本發(fā)明的SRAM的構(gòu)造來說明。如圖27a所示，在埋入氧化膜層701上形成有存儲節(jié)點(diǎn)的平面狀硅層(702a， 702b)，通過雜質(zhì)注入等分別在所述平面狀硅層(702a，702b)形成有N+漏極擴(kuò)散層(703a， 703b)及P+漏極擴(kuò)散層704b。在漏極擴(kuò)散層(703a，703b，704b)表面形成有硅化物層(713a，713b)，且雖未圖 示，但N+擴(kuò)散層703b與P+擴(kuò)散層704b是通過硅化物層713b來連接。在N+漏極擴(kuò)散層 703a上形成有構(gòu)成存取晶體管QnlS的柱狀硅層721a，在P+漏極擴(kuò)散層704b上形成有構(gòu)成 負(fù)載晶體管Qp28的柱狀硅層723b，在N+漏極擴(kuò)散層703b上形成有構(gòu)成驅(qū)動晶體管Qn48 的柱狀硅層722b。在各個柱狀硅層的周圍形成有柵極絕緣膜717及柵極電極718。通過雜 質(zhì)注入等在柱狀硅層上部形成源極擴(kuò)散層(714，716)，在源極擴(kuò)散層表面形成有硅化物層 715。形成于存取晶體管QnlS上的接觸窗706a是連接于比特線BL8，形成于由存取晶體管 QnlS的柵極電極延伸的柵極配線718a上的接觸窗707a是連接于字線WL8，形成于負(fù)載晶 體管Qp28上的接觸窗708b是連接于電源電位配線Vcc8，形成于驅(qū)動晶體管Qn48上的接觸 窗709b是連接于接地電位配線Vss8，負(fù)載晶體管Qp28及驅(qū)動晶體管Qn48的柵極電極是通 過由各自的柵極電極延伸的柵極配線718d相互連接。如圖27b所示，在埋入氧化膜層701上形成有存儲節(jié)點(diǎn)的平面狀硅層(702a， 702b)，通過雜質(zhì)注入等在所述平面狀硅層(702a，702b)形成有N+漏極擴(kuò)散層(703a， 703b)，在N+漏極擴(kuò)散層上形成有硅化物層(713a，713b)。漏極擴(kuò)散層703a及柵極配線718f 是通過跨設(shè)在兩者而形成的共通的接觸窗710a來連接，漏極擴(kuò)散層703b及柵極配線718e 是通過跨設(shè)在兩者而形成的共通的接觸窗710b來連接。如圖27c所示，在埋入氧化膜層701上形成有存儲節(jié)點(diǎn)的平面狀硅層702a，通過 雜質(zhì)注入等在所述平面狀硅層702a形成有N+漏極擴(kuò)散層703a，在N+漏極擴(kuò)散層703a表 面形成有硅化物層713a。在N+漏極擴(kuò)散層703a上形成有構(gòu)成存取晶體管QnlS的柱狀硅 層721a，及構(gòu)成驅(qū)動晶體管Qn38的柱狀硅層722a。在各個柱狀硅層的周圍形成有柵極絕 緣膜717及柵極電極718。通過雜質(zhì)注入等在柱狀硅層上部形成N+源極擴(kuò)散層714，在源極 擴(kuò)散層表面形成有硅化物層715。形成于存取晶體管QnlS上的接觸窗706a是連接于比特 線BL8，形成于驅(qū)動晶體管Qn38上的接觸窗709a是通過配線層連接于接地電位配線VssS0如圖27d所示，在埋入氧化膜層701上且為存儲節(jié)點(diǎn)的平面狀硅層形成有P+漏極 擴(kuò)散層(704b，704a)。在漏極擴(kuò)散層704b上形成有構(gòu)成負(fù)載晶體管Qp28的柱狀硅層723b， 在漏極擴(kuò)散層704a上形成有構(gòu)成負(fù)載晶體管QplS的柱狀硅層723a。在各個柱狀硅層的周 圍形成有柵極絕緣膜717及柵極電極718，通過雜質(zhì)注入等在各個柱狀硅層上部形成P+源 極擴(kuò)散層716，在源極擴(kuò)散層表面形成有硅化物層715。形成于負(fù)載晶體管Qp28及負(fù)載晶 體管QplS上的接觸窗(708b，708a)是連接于電源電位配線Vcc8。在本實(shí)施例中也與到目前為止的實(shí)施例一樣，形成于存儲節(jié)點(diǎn)的平面狀硅層的N+ 漏極擴(kuò)散層與P+漏極擴(kuò)散層以形成于平面狀硅層表面的硅化物層而直接連接，借此使存取晶體管、驅(qū)動晶體管及負(fù)載晶體管的漏極擴(kuò)散層予以共通化，而當(dāng)作SRAM的存儲節(jié)點(diǎn)發(fā)揮 功能。因此，無須用以分離通常在平面型晶體管為必要的N+源極/漏極擴(kuò)散層與P+源極/ 漏極擴(kuò)散層的元件分離，僅用以分離SRAM的兩個存儲節(jié)點(diǎn)的元件分離就足夠，故可實(shí)現(xiàn)非 常小的SRAM單元面積。 如以上說明，依照本發(fā)明，在使用6個MOS晶體管構(gòu)成的靜態(tài)型存儲器單元中，所 述MOS晶體管是由漏極、柵極、以及源極配置于垂直方向的SGT所形成，形成于埋入氧化膜 上的平面狀硅層上的N+源極擴(kuò)散層與P+源極擴(kuò)散層是通過形成于其表面的硅化物層直接 連接，而當(dāng)作SRAM的存儲節(jié)點(diǎn)發(fā)揮功能。因此，無須用以分離通常在平面型晶體管為必要 的N+源極/漏極擴(kuò)散層與P+源極/漏極擴(kuò)散層的元件分離，元件分離僅分離SRAM的兩個 存儲節(jié)點(diǎn)就足夠，故可實(shí)現(xiàn)具有非常小的存儲器單元面積的CMOS型6T-SRAM。
權(quán)利要求
一種半導(dǎo)體存儲器件，具備6個MOS晶體管配置排列于形成在襯底上的絕緣膜上的靜態(tài)型存儲器單元，其特征在于，所述6個MOS晶體管分別為源極擴(kuò)散層、漏極擴(kuò)散層及柱狀半導(dǎo)體層是配置在形成于襯底上的絕緣膜上朝垂直方向呈階層狀，所述柱狀半導(dǎo)體層是配置于所述源極擴(kuò)散層與所述漏極擴(kuò)散層之間，且在所述柱狀半導(dǎo)體層的側(cè)壁形成有柵極；并且分別當(dāng)作下述元件發(fā)揮功能用以存取存儲器的第一及第二NMOS存取晶體管；為了保持存儲器單元的數(shù)據(jù)而驅(qū)動存儲節(jié)點(diǎn)的第一及第二NMOS驅(qū)動晶體管；為了保持存儲器單元的數(shù)據(jù)而供給電荷的第一及第二PMOS負(fù)載晶體管，第一NMOS存取晶體管、第一NMOS驅(qū)動晶體管及第一PMOS負(fù)載晶體管是相互鄰接而配置排列；第二NMOS存取晶體管、第二NMOS驅(qū)動晶體管及第二PMOS負(fù)載晶體管是相互鄰接而配置排列；在第一NMOS存取晶體管、第一NMOS驅(qū)動晶體管及第一PMOS負(fù)載晶體管中，將當(dāng)作保持?jǐn)?shù)據(jù)的第一存儲節(jié)點(diǎn)而發(fā)揮功能的各個第一擴(kuò)散層配置于所述絕緣膜上，通過形成于所述各個第一擴(kuò)散層的表面的第一硅化物層而相互連接所述各個第一擴(kuò)散層；在第二NMOS存取晶體管、第二NMOS驅(qū)動晶體管及第二PMOS負(fù)載晶體管中，將當(dāng)作保持?jǐn)?shù)據(jù)的第二存儲節(jié)點(diǎn)而發(fā)揮功能的各個第二擴(kuò)散層配置于所述絕緣膜上，通過形成于所述各個第二擴(kuò)散層的表面的第二硅化物層而相互連接所述各個第二擴(kuò)散層。
2.根據(jù)權(quán)利要求所述1的半導(dǎo)體存儲器件，其特征在于，由形成于當(dāng)作所述第一存儲 節(jié)點(diǎn)而發(fā)揮功能的擴(kuò)散層上的驅(qū)動晶體管及負(fù)載晶體管的柵極延伸的柵極配線是通過共 通的接觸窗來連接，由形成于當(dāng)作第二存儲節(jié)點(diǎn)而發(fā)揮功能的擴(kuò)散層上的驅(qū)動晶體管及負(fù) 載晶體管的柵極延伸的柵極配線是通過共通的接觸窗來連接。
3.根據(jù)權(quán)利要求1或2所述的半導(dǎo)體存儲器件，其特征在于，形成存取晶體管的柱狀半 導(dǎo)體層、形成驅(qū)動晶體管的柱狀半導(dǎo)體層、以及形成負(fù)載晶體管的柱狀半導(dǎo)體層的側(cè)壁的 周圍長度是根據(jù)讀出時的動作裕度及寫入時的動作裕度而決定。
4.根據(jù)權(quán)利要求1或2所述的半導(dǎo)體存儲器件，其特征在于，形成于由第一及第二 NMOS存取晶體管的柵極電極延伸的柵極配線上的接觸窗的至少一個接觸窗是與形成于由 鄰接的存儲器單元的NMOS存取晶體管的柵極電極延伸的柵極配線上的接觸窗共有化。
5.根據(jù)權(quán)利要求1或2所述的半導(dǎo)體存儲器件，其特征在于，所述柱狀半導(dǎo)體層是形成 六方晶格狀。
6.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲器件，其特征在于，由形成于當(dāng)作所述第一存儲 節(jié)點(diǎn)而發(fā)揮功能的擴(kuò)散層上的驅(qū)動晶體管及負(fù)載晶體管的柵極延伸的各柵極配線是通過 共通的接觸窗而與當(dāng)作所述第二存儲節(jié)點(diǎn)而發(fā)揮功能的擴(kuò)散層相連接；由形成于當(dāng)作所述第二存儲節(jié)點(diǎn)而發(fā)揮功能的擴(kuò)散層上的驅(qū)動晶體管及負(fù)載晶體管 的柵極延伸的各柵極配線是通過共通的接觸窗而與當(dāng)作所述第一存儲節(jié)點(diǎn)而發(fā)揮功能的 擴(kuò)散層相連接。
7.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲器件，其特征在于，所述6個MOS晶體管是在所述 絕緣膜上排列成3行2列；所述第一 NMOS存取晶體管是排列于第1行第1列； 所述第一 PMOS負(fù)載晶體管是排列于第2行第1列； 所述第一 NMOS驅(qū)動晶體管是排列于第3行第1列； 所述第二 NMOS存取晶體管是排列于第3行第2列； 所述第二 PMOS負(fù)載晶體管是排列于第2行第2列； 所述第二 NMOS驅(qū)動晶體管是排列于第1行第2列。
8.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲器件，其特征在于，所述6個MOS晶體管是在所述 絕緣膜上排列成3行2列；所述第一 NMOS存取晶體管是排列于第1行第1列； 所述第一 PMOS負(fù)載晶體管是排列于第3行第1列； 所述第一 NMOS驅(qū)動晶體管是排列于第2行第1列； 所述第二 NMOS存取晶體管是排列于第3行第2列； 所述第二 PMOS負(fù)載晶體管是排列于第1行第2列； 所述第二 NMOS驅(qū)動晶體管是排列于第2行第2列。
9.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲器件，其特征在于，所述6個MOS晶體管是在所述 絕緣膜上排列成3行2列；所述第一 NMOS存取晶體管是排列于第1行第1列； 所述第一 PMOS負(fù)載晶體管是排列于第3行第1列； 所述第一 NMOS驅(qū)動晶體管是排列于第2行第1列； 所述第二 NMOS存取晶體管是排列于第1行第2列； 所述第二 PMOS負(fù)載晶體管是排列于第3行第2列； 所述第二 NMOS驅(qū)動晶體管是排列于第2行第2列。
10.根據(jù)權(quán)利要求9所述的半導(dǎo)體存儲器件，其特征在于，使形成于由所述第一及第二 NMOS存取晶體管的柵極延伸的柵極配線上的接觸窗共有化。
11.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲器件，其特征在于，所述6個MOS晶體管是在所 述絕緣膜上排列成2行3列；所述第一 NMOS存取晶體管是排列于第1行第1列； 所述第一 PMOS負(fù)載晶體管是排列于第2行第2列； 所述第一 NMOS驅(qū)動晶體管是排列于第2行第1列； 所述第二 NMOS存取晶體管是排列于第2行第3列； 所述第二 PMOS負(fù)載晶體管是排列于第1行第2列； 所述第二 NMOS驅(qū)動晶體管是排列于第1行第3列。
全文摘要
在以縱型晶體管SGT所構(gòu)成的CMOS型6T-SRAM中，實(shí)現(xiàn)小的SRAM單元面積與穩(wěn)定的動作裕度。在使用6個MOS晶體管所構(gòu)成的靜態(tài)型存儲器單元中，構(gòu)成所述存儲器單元的MOS晶體管是形成于埋入氧化膜上形成的平面狀硅層上，具有漏極、柵極、以及源極配置于垂直方向，且柵極包圍柱狀半導(dǎo)體層的構(gòu)造，所述平面狀硅層是由具有第一導(dǎo)電型的第一主動區(qū)域與具有第二導(dǎo)電型的第二主動區(qū)域所構(gòu)成，通過此等主動區(qū)域通過形成于平面狀硅層表面的硅化物層相互連接，實(shí)現(xiàn)更小面積的SRAM單元。
文檔編號H01L21/8244GK101933136SQ20098010345
公開日2010年12月29日 申請日期2009年1月29日 優(yōu)先權(quán)日2008年1月29日
發(fā)明者新井紳太郎, 舛岡富士雄 申請人:日本優(yōu)尼山帝斯電子株式會社