專利名稱：深溝槽絕緣柵極雙極晶體管的制作方法
技術領域：
本發(fā)明涉及功率半導體器件結構和用于制造高壓晶體管的工藝。
背景技術：
高壓場效應晶體管(HVFET)以及高壓功率半導體器件的其他變種是半導體領域公知的。許多HVFET使用了這樣的器件結構該結構包括輕度摻雜的、延伸的漏極區(qū)域，當器件處于"關斷"狀態(tài)時，該區(qū)域支撐或阻斷所施加的高壓(例如幾百伏特)。由于高電阻的外延層，工作于高電壓(例如500-700V或更高)的普通MOSFET功率器件的"導通"狀態(tài)漏極-源極電阻(RDS(。N))通常很大，在高漏極電流的情況下尤其如此。例如，在傳統(tǒng)的功率MOSFET中，輕度摻雜的延伸的漏極區(qū)域(也稱為漂移區(qū))通常涉及晶體管總的導通狀態(tài)電阻的95%。 為了對抗傳導損耗問題，已經提出了各種替換性的設計結構。例如，在垂直薄硅(VTS)MOSFET中，通過在薄的硅層中采用分級摻雜分布來降低傳導損耗，所述薄的硅層被位置相鄰的厚氧化物中嵌入的場板(fieldplate)耗盡。但是，VTS結構的一個問題是由于大的場板(耦合到源極端子)對硅柱(耦合到漏極端子)的重疊造成較大的輸出電容(Coss)。這種較大的輸出電容限制了器件的高頻開關性能。傳統(tǒng)的VTS MOSFET結構的另一個缺點是需要經過漂移區(qū)域沿垂直方向的線性分級的摻雜分布，這常常難以控制并且制造成本很高。 在稱為CoolMOSTM概念的另一種途徑中，通過交替的N-和P-降低表面場(RESURF)層來減小傳導損耗。在CoolMOSTM器件中，只通過多數(shù)(majority)載流子來提供電導性，即，沒有雙極電流(少數(shù)載流子)的貢獻。由于CoolMOSTM高壓功率MOSFET設計不包括大的溝槽場板結構，所以它還因較低的Coss而有利。不過，在某些應用中，CoolMOSTM設計仍然會有高到不可接受的傳導性損耗。 絕緣柵極雙極晶體管(即IGBT)是少數(shù)載流子功率半導體器件，它通過在單一的器件結構中由FET控制輸入和雙極功率開關晶體管相結合而實現(xiàn)了較低的傳導損耗。但IGBT設計的主要缺點是，由于外延漂移區(qū)域中堆積的少數(shù)載流子造成的特征"尾電流"，開關頻率通常被限制在60kHz或更低。換言之，在更高頻率(100kHz或更高)下由較差的開關性能造成的開關損耗仍然是個問題。針對改善IGBT設計的開關速度而進行的嘗試包括使用超薄晶片( 75iim或更小)的非穿通結構。但是超薄晶片工藝帶來了顯著的成本增加，并增加了制造工藝的復雜性。


根據下文的詳細說明以及附圖會更完整地理解本發(fā)明，但是不應認為本發(fā)明局限于所示的具體實施例，它們僅僅是用于說明和理解。 圖1圖示了深溝槽絕緣柵極雙極晶體管(IGBT)結構的示例性側面剖視圖。
圖2圖示了另一種深溝槽絕緣柵極雙極晶體管(IGBT)結構的示例性側面剖視圖。
圖3A圖示了制造處理中，在P+襯底上形成N-摻雜的外延層的初始步驟之后，深溝槽IGBT結構的示例性側面剖視圖。 圖3B圖示了在垂直深溝槽刻蝕之后，圖3A的示例性器件結構。 圖3C圖示了在形成填充深垂直溝槽的電介質區(qū)域之后，圖3B的示例性器件結構。 圖3D圖示了在對硅襯底的頂面進行掩膜、然后進行第一電介質刻蝕之后，圖3C的
示例性器件結構。 圖3E圖示了在形成柵極溝槽的第二電介質刻蝕之后，圖3D的示例性器件結構。
圖3F圖示了在柵極溝槽中形成溝槽柵極之后，圖3E的示例性器件結構。
圖3G圖示了在形成源極(集電極)和主體區(qū)域之后，圖3F的示例性器件結構。
圖4是對于示例性深溝槽IGBT器件結構(例如圖1所示的結構)，外延層摻雜分布隨歸一化距離的曲線圖。
具體實施例方式
下面的說明中闡述了具體細節(jié)(例如材料類型、尺寸、結構特征、工藝步驟等)以提供對于本發(fā)明的完整理解。但是，本領域技術人員理解，實施本發(fā)明并不一定需要這些具體細節(jié)。應當明白，附圖中的要素是代表性的，并且為了清楚起見并未按比例繪制。
圖1圖示了深溝槽IGBT 10的一種示例性側面剖視圖，IGBT 10具有的結構包括P+摻雜的硅襯底11上形成的、N-型硅的多個隔離開的延伸漏極區(qū)域13。在圖1的示例中，由重度摻雜的N+緩沖層12將延伸漏極區(qū)域13從P+襯底11分開。在一種實施例中，延伸漏極區(qū)域13是外延層的一部分，所述外延層從N+緩沖層12延伸到硅晶片的頂面。襯底11受到重度摻雜，以使其對于經過漏電極的電流造成的電阻盡可能小，所述漏電極在完工的器件中位于襯底ll底部。 深溝槽IGBT 10還包括P-主體區(qū)域14。在每個P_主體區(qū)域14上方的晶片外延層的頂面處，一對N+摻雜的源極區(qū)域15a和15b在橫向上由P-型區(qū)域16分開。由圖可見，每個P-主體區(qū)域14布置在延伸漏極區(qū)域13中相應的一者正上方并在垂直方向上將該延伸漏極區(qū)域與N+源極區(qū)域15a、15b以及P-型區(qū)域16分開。圖1的器件結構還包括溝槽柵極結構，該溝槽柵極結構具有柵極17(例如由多晶硅組成)和柵極絕緣層28，柵極絕緣層28使柵極17與相鄰的側壁P-主體區(qū)域14絕緣。柵極絕緣層28可以包括熱生長的二氧化硅或其他合適的電介質絕緣材料。在制造完工的器件中，向柵極17施加合適的電壓電位造成沿P-主體區(qū)域14的垂直側壁部分形成導電溝道，使得電流可以經過半導體材料垂直流動，即從P+襯底11向上經過緩沖層12和延伸漏極區(qū)域13，經過垂直地形成的傳導溝道，到達布置了源極區(qū)域15的、硅晶片的頂面。 在另一種實施例中，不是在半導體柱的橫向寬度方向上將P+區(qū)域16布置在N+源極區(qū)域15a、15b之間(如圖l所示)，而是可以在每個柱的橫向長度(即從附圖的紙面進出)上將N+源極區(qū)域15和P+區(qū)域交替地形成在各個柱的頂部。換言之，根據取截面的位置，像圖1所示那樣給出的剖視圖將具有在柱17的整個橫向寬度上延伸的N+源極區(qū)域15或P+區(qū)域16。在這樣的實施例中，每個N+源極區(qū)域15在(沿柱的橫向長度的)兩側由P+區(qū)域16接合。類似地，每個P+區(qū)域16在(沿柱的橫向長度的)兩側由N+源極區(qū)域15接合。
本領域技術人員可以理解，？+襯底11還用作垂直PNP雙極結晶體管的P+發(fā)射極 層。用基本術語來表示的話，深溝槽IGBT IO包括由上述溝槽柵極MOSFET結構控制的半導 體器件，所述半導體器件具有由交替的PNPN導電類型(P+襯底11，N+緩沖層12和N-延伸 漏極層13，P-主體區(qū)域14，N+源極區(qū)域15)構成的四個層。本領域技術人員還可以理解， 將N+緩沖層12包括在內有利地在高壓阻斷期間防止了漂移區(qū)域13中形成的關斷狀態(tài)耗 盡層到達P+發(fā)射極(襯底)層ll。 在圖1的示例性器件結構中，延伸漏極區(qū)域13、 P-主體14、源極區(qū)域15a、15b和 P+區(qū)域16共同構成了硅材料的平臺(mesa)或柱(在本申請中這兩個術語是同義的)。下 文將結合圖3A-圖3F說明，這些柱是通過選擇性地除去各個柱或平臺的相反側的半導體材 料區(qū)域，而由垂直溝槽限定的。每個柱的高度和寬度，以及相鄰的垂直溝槽之間的間距，可 以由器件的擊穿電壓要求來確定。在各種實施例中，這些柱具有約30iim至120iim厚的范 圍內的垂直高度(厚度)。例如，在大約lmmXlmm尺寸的管芯上形成的深溝槽IGBT可以 具有約60-65 ii m的垂直厚度，在總的垂直厚度中，N-延伸漏極區(qū)域13包括約50 y m，而N+ 緩沖層12包括約10-15 ii m。作為另一個示例，約2mm-4mm的管芯上形成的晶體管結構在每 一側可以具有約30 ii m厚的柱結構。在某些實施例中，每個柱的橫向寬度可以在能夠可靠 制造的范圍內盡可能地窄(例如約0.4iim至0.8iim寬)，以實現(xiàn)非常高的擊穿電壓(例如 600-800V)。 在再一種替換實施例中，可以從器件結構中略去N+緩沖層。但是注意，消除N+ 緩沖層12意味著N-延伸漏極區(qū)域13的垂直厚度(柱高度)可能需要被大大增加(例如 100-120 ii m)，以支持所需的阻斷電壓。 相鄰的一對柱(包括N-延伸漏極區(qū)域13)被示出為在橫向上由深溝槽電介質區(qū) 域19分開。電介質區(qū)域19可以包括二氧化硅、氮化硅或其他合適的電介質材料。在形成 深溝槽之后，可以用各種公知的方法形成電介質區(qū)域19，這些方法包括熱生長和化學氣相 沉積。在圖1的示例中，每個電介質區(qū)域19從柵極17正下方向下延伸到N+緩沖層12。換 言之，在所示的實施例中，電介質區(qū)域19大體上垂直地經過漂移區(qū)域13的整個垂直厚度延 伸。 在圖2所示的示例性實施例中，電介質區(qū)域19垂直地經過N+緩沖區(qū)域12延伸到 P+襯底11中。 在一種實施例中，將相鄰的漂移區(qū)域13的側壁分開的每個電介質區(qū)域19的橫向 寬度大約為2ym。在一種具體實施例中，每個漂移區(qū)域和每個電介質區(qū)域的橫向寬度等于 2ym，得到l : l的寬度比?？梢杂脧?.2至6.0范圍內的(漂移區(qū)域對電介質區(qū)域的) 寬度比來制造替換實施例。 本領域技術人員可以理解，在正向(導通狀態(tài))傳導過程中，通過將少數(shù)載流子 (空穴)從雙極器件的P+發(fā)射極層11注入到漂移區(qū)域13中，N-漂移區(qū)域13的電阻被大 大降低。當使深溝槽IGBT在導通和關斷之間開關時，這些注入的少數(shù)載流子通常需要時間 來進入和離開(復合)漂移區(qū)域13。在圖1和圖2所示的示例性器件結構中，少數(shù)載流子 的復合(也稱為"壽命限制(lifetime killing)")是通過沿著大側壁區(qū)域產生的眾多界 面阱來完成的，所述側壁區(qū)域是由N-漂移區(qū)域13與電介質(例如氧化物)區(qū)域19的界面 形成的。例如，當器件從導通狀態(tài)(正向傳導)向關斷狀態(tài)(阻斷電壓)切換時，沿N-漂
7移區(qū)域13的側壁區(qū)域的界面阱有效地幫助迅速從漂移區(qū)域13清除少數(shù)載流子，從而改善 了器件的高速開關性能。 應當明白，由于深溝槽IGBT器件結構不包括電介質區(qū)域19內的導電場板——即， 溝槽完全由氧化物或其他某些合適的電介質填充——所以N-漂移區(qū)域13的摻雜分布可以 是大體上恒定的。 圖3A-圖3G分別是圖示了在示例性制造處理中處于不同階段的示例性深溝槽 IGBT結構的側面剖視圖。由這些附圖所示的制造處理不僅可以用來形成圖1的器件，而且 可以用來形成圖2所示的深溝槽IGBT器件。首先，圖3A圖示了制造處理中，在P+硅襯底 11上方形成N-摻雜的層12、13的初始步驟之后，深溝槽IGBT結構的示例性側面剖視圖。 在一種實施例中，N+緩沖層12具有10-15 iim厚范圍內的垂直厚度。N+層11受到重度摻 雜，以使其對向漏極(發(fā)射極)電極經過的電流的電阻盡可能小，所述漏極(發(fā)射極)電極 在完工的器件中位于襯底的底部。N+緩沖層12的重度摻雜還防止了在反向偏壓阻斷過程 中對P+襯底11的穿通。層12的摻雜可以隨著層的形成而同時執(zhí)行。N-外延層13的摻雜 也可以隨著層的形成而同時執(zhí)行。 圖4是對于示例性深溝槽IGBT器件結構(例如圖1所示的結構)，外延層摻雜分 布對于歸一化距離的曲線圖。由圖可見，N-型外延層的摻雜分布濃度大體上是平的，具有 約lX1015cm—3的較低濃度。在約54ym的垂直深度處(N+緩沖層開始于該處)，摻雜分布 濃度陡峭地增大(階躍增大)到約2X 1017cm—3的濃度。 在形成了層12和13之后，對半導體晶片的頂面進行合適的掩膜，然后將深垂直溝 槽22刻蝕到N-外延層13中。圖3B圖示了制造處理中在垂直溝槽刻蝕之后，深溝槽IGBT 的示例性側面剖視圖，所述垂直溝槽刻蝕形成了由深溝槽22分隔開的、N-摻雜的半導體材 料的硅柱或平臺。每個柱的高度和寬度，以及相鄰的垂直溝槽22之間的間距，可以由器件 的擊穿電壓需求來確定。如前所述，這些分隔開的外延材料13的柱最終形成成品深溝槽 IGBT器件結構的N-型外延漏極或漂移區(qū)域。 應當明白，在各種實施例中，每個柱可以在(進出紙面的)正交方向上延伸很大的 橫向距離。在某些實施例中，由每個柱形成的N-型漂移區(qū)域的橫向寬度可以在能夠可靠地 制造的程度內盡可能地窄，以實現(xiàn)很高的擊穿電壓(例如600-800V)。 此外，還應當明白，盡管圖1的示例圖示的截面圖具有半導體材料的三個柱，該半 導體材料包括三個分隔開的N-漂移區(qū)域，但是應當明白，在制造完工的器件中，相同的器 件結構可以在整個半導體管芯的兩個橫向方向上被重復或復制多次。其他實施例可以視情 況包括更多的或更少的半導體區(qū)域。例如，某些替換實施例可以包括摻雜分布從頂部向底 部變化的漂移區(qū)域。其他實施例可以在形成分隔開的柱的半導體材料(例如N-漂移區(qū)域) 的橫向寬度上包括多個陡峭的(即階躍式)變化。例如，漂移區(qū)域13可以在硅晶片的頂面 附近被制造得更寬，并在離N+緩沖層12最近處被制造得更寬。 圖3C圖示了在用電介質材料(例如氧化物)填充溝槽22從而形成電介質區(qū)域19 之后，圖3B的示例性器件結構。電介質材料覆蓋了每個外延層柱的側壁，并完全填充每個 溝槽22。電介質層優(yōu)選地包括二氧化硅，但也可以使用氮化硅或其他合適的電介質材料。 電介質區(qū)域19可以用各種公知的方法形成，包括熱生長和化學氣相沉積。在形成了區(qū)域19 之后，可以用傳統(tǒng)技術(例如化學機械拋光)對硅襯底的頂面進行平面化。
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圖3D圖示了在對硅襯底的頂面進行掩膜之后，圖3C的示例性器件結構。在這種 示例中，掩膜層25包括光刻膠的層，該層具有以氧化物區(qū)域19的上方為中心的經顯影的開 口 24。注意，外延區(qū)域13的每個柱正上方的掩膜層21那部分延伸(即重疊)到超過柱的 側壁部分的邊緣一段短的距離。這具有留下側壁氧化物的薄層覆蓋氧化物區(qū)域19的第一 和第二側壁部分的效果。即，每個開口 24的最接近每個N-外延柱13的邊緣與側壁不一致； 而是有意地使開口 24偏離，從而使每個開口 24的最近邊緣與相應的柱側壁離開小的距離。 在一種實施例中，重疊距離大約為0. 2iim至0. 5iim。 通過除去開口 24正下方的范圍中的區(qū)域19的電介質材料，由第一電介質刻蝕形 成柵極溝槽26。在一種實施例中，第一電介質刻蝕是大體上各向異性的等離子體刻蝕。第 一電介質刻蝕被向下執(zhí)行到所需的深度(即目標深度)，在一種實施例中該深度約為3 ii m 深。例如可以將QF8/C0/Ar/02氣體的混合物用于等離子體刻蝕。注意，第一刻蝕的各向 異性的性質在柵極溝槽中產生了大體上垂直的側壁輪廓，該輪廓不延伸或穿透到各個柱13 的側壁。換言之，掩膜層25的重疊距離使得經過開口 24的各向異性刻蝕不會攻擊N-外延 柱13的側壁；相反，包括氧化物區(qū)域19的一部分電介質材料在第一電介質刻蝕之后仍然覆 蓋柱13的側壁范圍。 圖3E圖示了在除去柵極溝槽中覆蓋N-外延柱13的側壁的氧化物之后，圖3D的 示例性器件結構?？梢越涍^掩膜層25的開口 24執(zhí)行第二電介質刻蝕，以完全除去N-外延 柱的側壁上剩余的氧化物。在一種實施例中，第二電介質刻蝕是濕法刻蝕(例如使用經緩 沖的HF)，其具有大體上各向同性的性質。結果，一對柵極溝槽開口 27使沿柱或平臺的側壁 的外延硅材料暴露出來。 在所示的實施例中，第二電介質刻蝕具有高的選擇性，這意味著它以比刻蝕硅快 得多的速率刻蝕電介質材料。利用這樣的處理，每個側壁的硅表面不被破壞，從而能夠在側 壁表面上隨后生長高質量的柵極氧化物。另外，由于第二電介質刻蝕的大體上各向同性的 性質，柵極溝槽在垂直和橫向的方向上以相似的速率受到刻蝕。但是，由于第二電介質刻蝕 被用來除去硅平臺側壁上剩余的幾十微米的二氧化硅，所以對于溝槽柵極開口 27的長細 比的總體影響相對較小。在一種實施例中，每個柵極溝槽開口 27的橫向寬度約為1.5ym 寬，最終深度約為3.5iim。 圖3F圖示了在除去掩膜層25、形成高質量的薄的(例如 500人)柵極氧化物層 28并隨后對柵極溝槽進行填充之后，圖3E的示例性器件結構，所述柵極氧化物層28覆蓋了 N-外延柱13的暴露側壁部分。在一種實施例中，柵極氧化物層28是熱生長的，具有100至 IOOOA范圍的厚度。在形成柵極氧化物28之前除去掩膜層25。每個柵極溝槽的剩余部分 被填充有摻雜多晶硅或其他合適的材料，其在完工的深溝槽IGBT器件結構中形成柵極部 件17。在一種實施例中，每個柵極部件17具有約1. 5iim的橫向寬度和約3. 5iim的深度。
本領域技術人員可以理解，掩膜層的重疊距離應當足夠大，使得即使在最差的掩 膜失準誤差場合的情況下，所獲得的掩膜層25相對于每個N-外延柱13的重疊情況仍然會 防止等離子體刻蝕沿相反的柱側壁中任一者攻擊硅材料。類似地，掩膜層25的重疊距離應 當不會大到使得在最差的掩膜失準誤差情況下不能通過合理的第二電介質刻蝕除去任一 側壁19上剩余的氧化物。 圖3G圖示了在每個N-漂移區(qū)域13的頂部附近形成N+源極(集電極)區(qū)域15a
9，圖3F的示例性器件結構。源極區(qū)域15和P-主體區(qū)域14 各自可以用普通的沉積、擴散和/或注入工藝技術形成。在形成N+源極區(qū)域15之后，可以 通過用傳統(tǒng)制造方法形成源極(集電極)、漏極(發(fā)射極)和M0SFET柵電極來完成晶體管 器件，這些電極電連接到器件的各個區(qū)域/材料(為了清楚起見，圖中未示出)。
盡管已經結合具體器件類型對上述實施例進行了說明，但是本領域技術人員可以 理解，在本發(fā)明的范圍內可以有各種變更和替換形式。例如，盡管已經說明了各種深溝槽 IGBT，但是所示的方法、布局和結構同樣可以應用到其他結構和器件類型，包括肖特基、二 極管、M0S和雙極結構。因此，說明書和附圖應當認為是示例性的而不是限制性的。
權利要求
一種功率晶體管器件，包括第一導電類型的襯底；與所述第一導電類型相反的第二導電類型的緩沖層，所述緩沖層設置在所述襯底的頂部上，在所述襯底和所述緩沖層之間形成第一PN結；多個半導體材料的柱，每個柱包括所述第二導電類型的第一區(qū)域；所述第一導電類型的本體區(qū)域，所述本體區(qū)域鄰接所述第一區(qū)域；所述第二導電類型的漂移區(qū)域，其在垂直方向上從所述本體區(qū)域延伸到所述緩沖層，在所述本體區(qū)域和所述漂移區(qū)域之間形成第二PN結；在側向上被電介質區(qū)域分隔開的相鄰對的柱，所述電介質區(qū)域在垂直方向至少從所述第二PN結附近向下至少延伸到所述緩沖層中，所述電介質層與所述相鄰對的柱的每個漂移區(qū)域形成側壁界面；設置在與所述本體區(qū)域相鄰并與其絕緣的所述電介質區(qū)域上方的溝槽柵極；其中，當所述功率晶體管在導通狀態(tài)時，所述第一和第二PN結作為雙極晶體管工作，所述襯底包括發(fā)射極，所述第一區(qū)域包括集電極，并且所述溝槽柵極用作為場效應晶體管(FET)的控制所述發(fā)射極和集電極之間正向傳導的控制輸入，當所述功率晶體管在關斷狀態(tài)時，第一PN結被反向偏壓。
2. 根據權利要求1所述的功率晶體管器件，其中，所述漂移區(qū)域在垂直方向上具有大 體上恒定的摻雜濃度。
3. 根據權利要求1所述的功率晶體管器件，其中，所述第一區(qū)域包括源極區(qū)域，并且所 述漂移區(qū)域包括所述FET的延伸漏極區(qū)域。
4. 根據權利要求l所述的功率晶體管器件，其中，大體上恒定的摻雜濃度約為 lX1015cm—3。
5. 根據權利要求1所述的功率晶體管器件，其中，所述緩沖層具有足夠高的摻雜濃度， 以防止當所述功率晶體管器件在關斷狀態(tài)時到所述襯底的穿通。
6. 根據權利要求1所述的功率晶體管器件，其中，每個所述柱具有第一側向寬度，并且 所述電介質區(qū)域具有第二側向寬度，所述第一側向寬度與所述第二側向寬度的比率的范圍 在O. 2至6. 0。
7. 根據權利要求1所述的功率晶體管器件，其中，每個所述柱具有第一側向寬度，并且 所述電介質區(qū)域具有第二側向寬度，所述第一和第二側向寬度大體上相等。
8. 根據權利要求1所述的功率晶體管器件，其中，所述第一側向寬度約為2ym。
9. 根據權利要求1所述的功率晶體管器件，其中，所述電介質區(qū)域在垂直方向上向下 延伸到所述襯底中。
10. —種功率晶體管器件，包括 第一導電類型的襯底；與所述第一導電類型相反的第二導電類型的緩沖層，所述緩沖層鄰接所述襯底的頂面 以在其間形成PN結；所述第二導電類型的第一區(qū)域；所述第二導電類型的漂移區(qū)域，其鄰接所述緩沖層的頂面；所述第一導電類型的本體區(qū)域，所述本體區(qū)域將所述第一區(qū)域和所述漂移區(qū)域分隔開，所述本體區(qū)域鄰接所述漂移區(qū)域的頂面和所述第一區(qū)域的底面；第一和第二電介質區(qū)域，其分別鄰接所述漂移區(qū)域的相對的側向側壁部分，所述電介質區(qū)域在垂直方向至少從所述本體區(qū)域下方向下至少延伸到所述緩沖層中；設置在與所述本體區(qū)域相鄰并與其絕緣的所述電介質區(qū)域上方的溝槽柵極，所述溝槽柵極用作場效應晶體管(FET)的控制輸入，當所述功率晶體管在導通狀態(tài)時控制所述第一區(qū)域和所述襯底之間正向傳導。
11. 根據權利要求10所述的功率晶體管器件，其中，所述第一區(qū)域和所述漂移區(qū)域分別包括源極區(qū)域和所述FET的延伸漏極區(qū)域。
12. 根據權利要求IO所述的功率晶體管器件，其中，所述第一區(qū)域包括集電極，并且所述襯底包括雙極晶體管的發(fā)射極，所述雙極晶體管在導通狀態(tài)下工作時在垂直方向上傳導電流。
13. 根據權利要求IO所述的功率晶體管器件，其中，所述漂移區(qū)域在垂直方向上具有大體上恒定的摻雜濃度。
14. 根據權利要求IO所述的功率晶體管器件，其中，所述緩沖層具有足夠高的摻雜濃度，以防止當所述功率晶體管器件在關斷狀態(tài)下工作時到所述襯底的穿通。
15. 根據權利要求IO所述的功率晶體管器件，其中，所述第一和第二電介質區(qū)域僅包括氧化物。
16. 根據權利要求IO所述的功率晶體管器件，其中，所述第一和第二電介質區(qū)域的每個具有在垂直方向上大體上恒定的約為2 m的第一側向寬度。
17. 根據權利要求16所述的功率晶體管器件，其中，所述漂移區(qū)域在所述緩沖層和所述本體區(qū)域之間具有在垂直方向上大體上恒定的第二側向寬度。
18. 根據權利要求17所述的功率晶體管器件，其中，所述第二側向寬度約為2ym。
19. 根據權利要求17所述的功率晶體管器件，其中，所述第一和第二電介質區(qū)域在垂直方向上延伸到所述襯底中。
20. —種在半導體管芯上制造的功率晶體管器件，所述功率晶體管器件包括第一導電類型的襯底；與所述第一導電類型相反的第二導電類型的緩沖層，所述緩沖層設置在所述襯底的頂面上，在所述襯底和所述緩沖層之間形成第一 PN結；所述第二導電類型的第一區(qū)域，其設置在所述半導體管芯的頂面處或其附近；所述第一導電類型的本體區(qū)域，其設置在所述第一區(qū)域下方，在所述本體區(qū)域和所述第一區(qū)域之間形成第二 PN結；包括所述第二導電類型的半導體材料的外延層的漂移區(qū)域，其在垂直方向上從所述本體區(qū)域延伸到所述緩沖層，所述外延層在垂直方向上具有大體上恒定的摻雜濃度分布，所述漂移區(qū)域具有相對設置的第一和第二側向側壁；大體上分別覆蓋所述第一和第二側向側壁的第一和第二電介質區(qū)域，從而沿所述漂移區(qū)域的所述第一和第二側向側壁產生界面阱，所述第一和第二電介質區(qū)域在垂直方向延伸到所述緩沖層中；絕緣柵極，其與所述本體區(qū)域相鄰設置并與其絕緣，當所述功率晶體管在導通狀態(tài)下工作時，向所述絕緣柵極施加電壓電勢使得電流在所述第一區(qū)域和所述襯底之間流動；當所述功率晶體管在關斷狀態(tài)下工作時，所述漂移區(qū)域被夾斷。
21. 根據權利要求20所述的功率晶體管器件，其中，所述襯底包括發(fā)射極，并且所述第一區(qū)域包括雙極晶體管的集電極，并且所述第一區(qū)域還包括控制所述雙極晶體管的導通-關斷切換的場效應晶體管(FET)的源極，所述絕緣柵包括所述FET的柵極。
22. 根據權利要求21所述的功率晶體管器件，其中，所述漂移區(qū)域包括所述FET的延伸漏極區(qū)域。
23. 根據權利要求20所述的功率晶體管器件，其中，在將所述功率晶體管器件從導通狀態(tài)切換到關斷狀態(tài)的過程中，所述界面阱可操作地輔助除去所述漂移區(qū)域中的少數(shù)載流子。
24. 根據權利要求20所述的功率晶體管器件，其中，所述緩沖層具有足夠高的摻雜濃度，以防止當所述功率晶體管器件在關斷狀態(tài)下工作時到所述襯底的穿通。
25. 根據權利要求20所述的功率晶體管器件，其中，所述第一和第二電介質區(qū)域僅包括氧化物。
26. 根據權利要求20所述的功率晶體管器件，其中，所述第一和第二電介質區(qū)域每個具有在垂直方向上大體上恒定的約為2 ii m的第一側向寬度。
27. 根據權利要求26所述的功率晶體管器件，其中，所述漂移區(qū)域在所述緩沖層和所述本體區(qū)域之間具有在垂直方向上大體上恒定的第二側向寬度。
28. 根據權利要求20所述的功率晶體管器件，其中，所述第一和第二電介質區(qū)域在垂直方向上延伸到所述襯底中。
全文摘要
本發(fā)明公開一種深溝槽絕緣柵極雙極晶體管。在一個實施例中，功率晶體管器件包括第一導電類型的襯底，其與上覆的第二導電類型的緩沖層形成PN結。功率晶體管器件還包括第二導電類型的第一區(qū)域、鄰接緩沖層的頂面的第二導電類型的漂移區(qū)域以及第一導電類型的本體區(qū)域。本體區(qū)域將第一區(qū)域與漂移區(qū)域分隔。第一和第二電介質區(qū)域分別鄰接漂移區(qū)域的相對的側向側壁部分。電介質區(qū)域在垂直方向至少從本體區(qū)域下方向下至少延伸到緩沖層中?？刂普騻鲗У臏喜蹡艠O設置在與本體區(qū)域相鄰并與其絕緣的電介質區(qū)域上方。
文檔編號H01L27/082GK101789431SQ20091026191
公開日2010年7月28日 申請日期2009年12月21日 優(yōu)先權日2008年12月20日
發(fā)明者維杰伊·帕塔薩拉蒂, 蘇吉特·巴納吉 申請人:電力集成公司