專(zhuān)利名稱(chēng)：抗nmos器件總劑量輻照的新型集成電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及集成電路，尤其涉及一種抗NMOS器件總劑量輻照的新型集成電路，屬于電子技術(shù)領(lǐng)域。
背景技術(shù)：
集成電路技術(shù)正越來(lái)越廣泛的被應(yīng)用于航天、軍事、核電和高能物理等與總劑量輻照相關(guān)的行業(yè)中。而且隨著集成電路集成度的不斷提高，半導(dǎo)體器件的尺寸日益減小，淺槽隔離技術(shù)正以其優(yōu)良的器件隔離性能成為集成電路中器件之間電學(xué)隔離的主流技術(shù)。但是由于總劑量輻照粒子對(duì)于器件中二氧化硅氧化層的損傷，會(huì)在淺槽隔離結(jié)構(gòu)的氧化層內(nèi)產(chǎn)生大量的固定正電荷。在NMOS器件中，這些大量固定正電荷的存在會(huì)引起淺槽隔離氧化層附近的襯底反型，并在一定的源漏偏壓下形成寄生管漏電，漏電量的大小跟這些正電荷距離硅襯底的距離以及這些正電荷濃度大小有關(guān)，即淺槽隔離結(jié)構(gòu)材料在總劑量輻照后正電性越強(qiáng)，距離硅襯底越近，漏電就越大。在器件主管開(kāi)啟之前，主管處于關(guān)態(tài)，但是這時(shí)的寄生管已經(jīng)導(dǎo)通，形成較大的關(guān)態(tài)泄漏電流。這種關(guān)態(tài)泄漏電流會(huì)大大增加集成電路的功耗，并對(duì)集成電路的可靠性產(chǎn)生較大的負(fù)面影響，成為現(xiàn)階段亟待解決的一個(gè)總劑量輻照可靠性問(wèn)題。 因此，如果能夠在不改變淺槽隔離技術(shù)的主流制備工藝的前提下提出一種可以減少總劑量輻照后淺槽隔離材料的正電性，并增大正電荷與硅襯底之間的距離，以達(dá)到抑制這些正電性，從而減少NM0S器件總劑量輻照后CMOS集成電路和器件關(guān)態(tài)泄漏電流的新型隔離技術(shù)，將會(huì)對(duì)整個(gè)集成電路的抗輻照加固具有重大的意義。

發(fā)明內(nèi)容
本發(fā)明的目的是提供一種可以減少NM0S器件總劑量輻照后關(guān)態(tài)泄漏電流的新型抗總劑量輻照的集成電路。 本發(fā)明在現(xiàn)有的CMOS集成電路淺槽隔離技術(shù)(shallow-trench isolation :STI)基礎(chǔ)上，針對(duì)二氧化硅中的正電荷能在硅材料中感應(yīng)產(chǎn)生負(fù)電荷的特性，在常規(guī)淺槽隔離結(jié)構(gòu)中增加一層犧牲材料層，將淺槽隔離結(jié)構(gòu)中的二氧化硅里面的大量固定正電荷的電場(chǎng)限制在這一層犧牲材料層上，以減弱對(duì)體硅襯底的反型作用，從而減少總劑量輻照后寄生晶體管電流，達(dá)到降低NM0S器件總劑量輻照后關(guān)態(tài)泄漏電流的目的。
具體來(lái)說(shuō)，為了達(dá)到上述技術(shù)目的，本發(fā)明采用如下技術(shù)方案
—種抗NM0S器件總劑量輻照的新型集成電路，所述集成電路包括NM0S器件，也可包括PM0S器件，所述器件之間通過(guò)襯底上的溝槽隔離，溝槽中填充有溝槽填充材料，其特征在于，在和所述NMOS器件相鄰的溝槽中，所述溝槽填充材料中嵌入一犧牲材料層，所述犧牲材料是摻雜了第三主族元素的硅。也就是說(shuō)，在每個(gè)NMOS器件兩側(cè)的兩個(gè)溝槽中，均設(shè)置該犧牲材料層，和該NM0S器件和NM0S器件還是PM0S器件相鄰無(wú)關(guān)，如圖lb所示。
所述犧牲材料層夾入所述溝槽填充材料被分隔的兩個(gè)部分之間，其第一部分(下部)位于襯底和所述犧牲材料層之間，第二部分(上部)則被所述犧牲材料層三面圍合。上述三層結(jié)構(gòu)一般通過(guò)各層依次淀積得到，即，依次淀積所述第一部分，所述犧牲材料和所述第二部分。因此，所述第一部分和所述犧牲材料層的截面形狀和所述溝槽的外形一致(相應(yīng))，即，由于所述溝槽的截面一般呈倒梯形(上底邊比下底邊長(zhǎng)的梯形)，因此，所述第一部分和所述犧牲材料層的截面均呈U形。 所述第三主族元素包括硼、鋁、鎵、銦和鉈中的一種或多種。所述犧牲層材料的摻雜濃度在5X1016到lX10"/cm3的范圍內(nèi)；厚度優(yōu)選在IO納米和80納米的范圍內(nèi)。
所述溝槽填充材料可以是常規(guī)使用的二氧化硅，所述襯底材料可以是常規(guī)使用的
娃o 圖la， b分別顯示了常規(guī)淺槽隔離技術(shù)和本發(fā)明在溝槽與襯底之間的界面結(jié)構(gòu)。圖2顯示了常規(guī)淺槽隔離工藝結(jié)構(gòu)和本發(fā)明新型抗總劑量輻照工藝結(jié)構(gòu)經(jīng)過(guò)總劑量輻照后在襯底中產(chǎn)生反型載流子濃度的對(duì)比。 從圖1和圖2中可以看出，在常規(guī)的淺槽隔離工藝結(jié)構(gòu)中，由于溝槽填充材料的存在，總劑量輻照在溝槽內(nèi)產(chǎn)生的大量固定正電荷會(huì)在硅襯底中感生鏡像出大量的反型載流子，即大量的電子，這些電子在源漏加有偏壓的情況下能夠?qū)?，?dǎo)致在NMOS晶體管在關(guān)態(tài)的時(shí)候就存在較大的泄漏電流。本發(fā)明的新型抗總劑量輻照工藝結(jié)構(gòu)針對(duì)二氧化硅中正電荷能在硅材料中感應(yīng)產(chǎn)生負(fù)電荷的特性，在常規(guī)淺槽隔離結(jié)構(gòu)中增加一層硅材料犧牲層，將淺槽隔離結(jié)構(gòu)中的二氧化硅里面的大量固定正電荷的電場(chǎng)限制在這一層犧牲層上面，二氧化硅中正電荷在硅材料犧牲層中產(chǎn)生的大量固定負(fù)電荷的存在大大減弱了淺槽隔離結(jié)構(gòu)中二氧化硅對(duì)體硅襯底的反型作用，并增大了淺槽隔離結(jié)構(gòu)中大量固定正電荷與襯底之間的距離，而與襯底相接的一薄層二氧化硅材料(即上述第一部分)因?yàn)楹鼙?比如10納米至20納米)，里面產(chǎn)生的固定正電荷的量非常少，對(duì)襯底的影響可以忽略。這一結(jié)構(gòu)設(shè)計(jì)可以起到抑制甚至抵消溝槽填充材料內(nèi)固定正電荷對(duì)硅襯底中載流子的鏡像感生作用，抑制硅襯底的載流子反型，使得寄生晶體管的導(dǎo)通載流子大幅度減少甚至降低為零，從而大幅度降低NMOS器件的關(guān)態(tài)泄漏電流，使集成電路的抗輻照性能得到較大幅度的提升。
除此之外，本發(fā)明的抗總劑量輻照工藝結(jié)構(gòu)的另一特點(diǎn)是所采用的P型摻雜的硅工藝材料具有與傳統(tǒng)的CMOS工藝完全兼容的特點(diǎn)，并保留了傳統(tǒng)的淺槽隔離工藝結(jié)構(gòu)在集成電路隔離方面具有的所有技術(shù)優(yōu)勢(shì)，制造工藝步驟非常簡(jiǎn)單。 和現(xiàn)有技術(shù)相比，本發(fā)明所提出的能大幅度降低集成電路NMOS器件總劑量輻照后關(guān)態(tài)泄漏電流的新型隔離技術(shù)，可以大大增強(qiáng)集成電路的抗總劑量輻照性能，對(duì)于減少總劑量輻照下集成電路的功耗和增強(qiáng)集成電路的可靠性具有重大意義，在集成電路抗總劑量輻照加固技術(shù)應(yīng)用中，有著明顯的優(yōu)勢(shì)和廣泛的應(yīng)用前景。


圖1顯示常規(guī)淺槽隔離技術(shù)和本發(fā)明集成電路在溝槽與襯底之間的界面結(jié)構(gòu)差異，圖la表示常規(guī)技術(shù)，圖lb表示本發(fā)明技術(shù)； 圖2顯示了常規(guī)淺槽隔離工藝結(jié)構(gòu)和本發(fā)明新型抗總劑量輻照工藝結(jié)構(gòu)經(jīng)過(guò)總劑量輻照后在襯底中產(chǎn)生反型載流子濃度的對(duì)比；
圖3-8顯示實(shí)施例制備集成電路的各個(gè)步驟。
具體實(shí)施例方式
下面通過(guò)一個(gè)具體的制備實(shí)施例結(jié)合附圖對(duì)本發(fā)明作進(jìn)一步描述。 本實(shí)施例制備根據(jù)本發(fā)明的抗NMOS器件總劑量輻照的集成電路，主要包括如下
步驟 1) 二氧化硅和氮化硅的形成。如圖3所示，在硅襯底1上熱氧化生長(zhǎng)一層厚度大約為100埃米至200埃米的二氧化硅作為氮化硅與硅襯底之間的應(yīng)力緩沖層2，然后再用低壓化學(xué)氣相淀積(LPCVD)方法淀積一層1000埃米至1500埃米氮化硅，作為阻擋層3。
2)溝壑光刻和刻蝕。如圖4所示，在用光刻版光刻定義出所示圖形后，用反應(yīng)離子刻蝕(RIE)方法在M0S器件之間刻蝕梯形溝槽4，刻蝕氣體可以是Cl2， HBr，和02等，槽寬約為100至250納米，槽深約為300納米至500納米，梯形槽的正梯形邊的傾斜角度約為75° 89° 。 3)第一次淀積二氧化硅材料。如圖5所示，用高密度等離子體CVD(HDPCVD)方法淀積第一個(gè)二氧化硅層5至步驟2所刻蝕的溝槽4中?？涛g與淀積的比例即所謂的Etch/D印o比例，通常保持在0. 14 0. 33之間。淀積的厚度大約為10納米至20納米。
4)淀積犧牲層材料。如圖6所示，用高密度等離子體CVD(HDPCVD)的方法淀積犧牲層材料P型硅層6至步驟2所刻蝕的溝槽4中，該P(yáng)型硅層用硼、鋁、鎵、銦或鉈等第三主族元素?fù)诫s，摻雜濃度在5 X 1016-1 X 1018/cm3范圍內(nèi)?？涛g與淀積的比例即所謂的Etch/D印o比例，通常保持在0. 14 0. 33之間。淀積的厚度大約為10納米至80納米。
5)第二次淀積二氧化硅材料。如圖7所示，用高密度等離子體CVD(HDPCVD)方法淀積第二個(gè)二氧化硅層7至步驟2所刻蝕的溝槽4中。刻蝕與淀積的比例即所謂的Etch/D印o比例，通常保持在0. 14 0. 33之間。 6)去除阻擋層3以上淀積的所有材料以及應(yīng)力緩沖層。如圖8所示，用化學(xué)機(jī)械拋光(CMP)，濃磷酸煮，漂洗等方法去除各種淀積材料和應(yīng)力緩沖層材料，得到最終的隔離結(jié)構(gòu)。
權(quán)利要求
一種抗NMOS器件總劑量輻照的新型集成電路，所述集成電路包括NMOS器件，也可包括PMOS器件，所述器件之間通過(guò)襯底上的溝槽隔離，溝槽中填充有溝槽填充材料，其特征在于，在和所述NMOS器件相鄰的溝槽中，所述溝槽填充材料中嵌入一犧牲材料層，所述犧牲材料是摻雜了第三主族元素的硅。
2. 如權(quán)利要求1所述的抗NM0S器件總劑量輻照的新型集成電路，其特征在于，所述第三主族元素包括硼、鋁、鎵、銦和鉈中的一種或多種。
3 如權(quán)利要求1所述的抗NMOS器件總劑量輻照的新型集成電路，其特征在于，所述犧牲材料的摻雜濃度在5 X 1016到1 X 1018/cm3的范圍內(nèi)。
4. 如權(quán)利要求1所述的抗NMOS器件總劑量輻照的新型集成電路，其特征在于，所述犧牲材料層的厚度在10納米到80納米的范圍內(nèi)。
5. 如權(quán)利要求l-4任意一項(xiàng)所述的抗NM0S器件總劑量輻照的新型集成電路，其特征在于，所述溝槽填充材料是二氧化硅。
6. 如權(quán)利要求1-4任意一項(xiàng)所述的抗NM0S器件總劑量輻照的新型集成電路，其特征在于，所述襯底材料是硅。
全文摘要
本發(fā)明公開(kāi)了一種抗NMOS器件總劑量輻照的新型集成電路，屬于電子技術(shù)領(lǐng)域。本發(fā)明抗NMOS器件總劑量輻照的集成電路包括NMOS器件，也可包括PMOS器件，所述器件之間通過(guò)襯底上的溝槽隔離，溝槽中填充有溝槽填充材料，其特征在于，在和所述NMOS器件相鄰的溝槽中，所述溝槽填充材料中嵌入一犧牲材料層，所述犧牲材料是摻雜了第三主族元素的硅。本發(fā)明可用于航天、軍事、核電和高能物理等與總劑量輻照相關(guān)的行業(yè)。
文檔編號(hào)H01L27/085GK101719497SQ20091023827
公開(kāi)日2010年6月2日 申請(qǐng)日期2009年11月24日 優(yōu)先權(quán)日2009年11月24日
發(fā)明者劉 文, 王健, 王思浩, 黃如, 黃德濤 申請(qǐng)人:北京大學(xué)