專利名稱：用于通過(guò)減少自對(duì)準(zhǔn)硅化物界面電阻改善晶體管性能的方法
技術(shù)領(lǐng)域：
本發(fā)明的實(shí)施例涉及高速半導(dǎo)體晶體管，尤其涉及通過(guò)使用硅鍺和其改進(jìn)的 應(yīng)用方法來(lái)提升半導(dǎo)體性能。
背景技術(shù)：
硅互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)技術(shù)是主要的微電子技術(shù)。CMOS提供 了高可靠性、高集成度、低功耗和低成本。對(duì)于較低頻率的應(yīng)用，CMOS最可能 保持為主要的技術(shù)。但是，硅中的電子和空穴遷移率限制了 CMOS器件可用于諸 如需要高晶體管開(kāi)關(guān)速度的雷達(dá)和移動(dòng)通信裝置的高速應(yīng)用的范圍。
一個(gè)歷史上的解決方案是使用半導(dǎo)體化合物代替諸如IV族硅和鍺的元素半導(dǎo) 體。這些化合物可以是II族(Zn禾BCd) 、 III族(B、 Al、 Ga和In) 、 IV族(C、 Si和Ge) 、 V族(P、 As和Sb)和VI族(S、 Se禾卩Te)元素的二價(jià)、三價(jià)、四 價(jià)組合。普通的m-V半導(dǎo)體包括砷化鎵(GaAs)、磷化鎵(GaP)和磷化銦(InP)。 特別是，砷化鎵廣泛地用作1.43電子伏特(eV)帶隙的近紅外光源和傳感器并用 作高速電子器件的主要半導(dǎo)體。盡管速度改善優(yōu)于硅CMOS器件，但GaAs對(duì)于 大多數(shù)應(yīng)用來(lái)說(shuō)是成本過(guò)高的。一項(xiàng)估計(jì)表明1995年的每平方毫米美元，硅CMOS 成本為$0.01而GaAs外延的成本為$2.00。
一種既提供GaAs的速度優(yōu)勢(shì)又具有硅CMOS的較佳成本效率的更新的方法 采用硅鍺(應(yīng)變的或不應(yīng)變的，通常更精確地由SihGq標(biāo)注或簡(jiǎn)單地標(biāo)注為SiGe) 和/或應(yīng)變硅。鍺的晶格常數(shù)(即，原子間距)比硅大4.2%。硅鍺也具有較大的晶 格常數(shù)，其程度取決于鍺的百分組成。當(dāng)在硅鍺上生長(zhǎng)硅時(shí)，在合適的條件下，在硅/硅鍺界面處硅晶格伸長(zhǎng)以與硅鍺的晶格相匹配。當(dāng)在硅上生長(zhǎng)硅鍺時(shí)，在適當(dāng) 的條件下硅鍺晶格被壓縮。對(duì)于每種方法，存在生長(zhǎng)層(硅或硅鍺)的臨界厚度， 當(dāng)晶格缺陷擴(kuò)散時(shí)生長(zhǎng)層松弛超過(guò)該臨界厚度。
應(yīng)變硅和硅鍺能對(duì)由其構(gòu)成的晶體管提供改進(jìn)的速度特征有兩個(gè)原因。與元 素硅相比，鍺具有較低的電子有效質(zhì)量和較低的空穴有效質(zhì)量(導(dǎo)致較高的電子遷 移率和較高的空穴遷移率)。硅鍺化合物得益于成分鍺的增加的遷移率。此外，硅 或硅鍺中誘發(fā)的應(yīng)變(分別是拉伸和壓縮)形成改變材料的導(dǎo)帶和價(jià)帶的各向異性 結(jié)構(gòu)。當(dāng)與具有不同帶隙的其它半導(dǎo)體層(例如，異形層)組合時(shí)，可以設(shè)計(jì)導(dǎo)帶 和價(jià)帶不連續(xù)以形成量子勢(shì)阱或內(nèi)部電場(chǎng)以加速載流子穿過(guò)異形層。
可以相對(duì)容易地將硅鍺沉積結(jié)合入CMOS工藝流程。例如，較大的成本增加
僅僅是硅鍺外延步驟的添加。假定集成較容易且可能用硅鍺(例如，塊硅、塊硅鍺
和每一種的應(yīng)變變型)來(lái)改變帶隙，則在一個(gè)硅或絕緣襯底硅(SOI)基片上制造 整個(gè)系統(tǒng)的可能性是現(xiàn)實(shí)的。集成系統(tǒng)可包括全部在同一芯片上的光纖連接、波導(dǎo)、 光學(xué)檢測(cè)器、CMOS、異質(zhì)結(jié)雙極晶體管和量子器件。
簡(jiǎn)單地使用應(yīng)變硅和/或硅鍺不會(huì)立即提供優(yōu)良的器件。如同所有示例變化， 將應(yīng)變硅和硅鍺結(jié)合入當(dāng)前的半導(dǎo)體處理流程形成了要解決的新的一組問(wèn)題。


圖la示出了柵極和氮化物隔離物形成之后基片的橫截面。 圖lb示出了在整個(gè)基片表面上沉積電介質(zhì)薄膜后基片的橫截面。 圖lc示出了將電介質(zhì)薄膜形成圖案并蝕刻以露出源極和漏極區(qū)之后基片的橫 截面。
圖2示出了源極和漏極區(qū)底切蝕刻之后基片的橫截面。
圖3示出了在底切蝕刻的源極和漏極區(qū)中沉積硅鍺之后基片的橫截面。
圖4a示出了沉積難溶金屬后基片的橫截面。
圖4b示出了形成退火以便在硅鍺源極漏極區(qū)和柵極區(qū)的表面上形成硅化物接 觸層之后基片的橫截面。
圖4c示出了去除未反應(yīng)的難溶金屬后基片的橫截面。 圖5示出了 p型硅比硅鍺的能帶結(jié)構(gòu)。圖6示出了與金屬相接觸的p型硅的能帶結(jié)構(gòu)。 圖7示出了與金屬相接觸的硅鍺的能帶結(jié)構(gòu)。
圖8示出了表示金屬氧化物半導(dǎo)體晶體管的外電阻(Rext)的基片的橫截面。
具體實(shí)施例方式
下文將描述用于改善晶體管性能的方法實(shí)施例?，F(xiàn)在參照附圖詳細(xì)描述這些 實(shí)施例，如附圖中所示的。雖然將聯(lián)系這些附圖來(lái)描述實(shí)施例，但并非旨在將它們 限制于這里所揭示的附圖。相反，目的在于覆蓋所述實(shí)施例的精神和范圍內(nèi)的所有 變化、修改和等效物，如所附權(quán)利要求書(shū)所限定的。
通過(guò)使用硅鍺合金用于源極和漏極區(qū)以及鎳硅鍺自對(duì)準(zhǔn)硅化物(即，自對(duì)準(zhǔn) 硅化物)層來(lái)形成源極和漏極區(qū)的接觸表面，本發(fā)明的實(shí)施例減小了晶體管的外電 阻?；诠桄N和硅化物之間減小的金屬半導(dǎo)體功函數(shù)以及硅鍺比硅中增加的載流子 遷移率，硅鍺和鎳硅鍺硅化物的界面具有較低的比接觸電阻率。可對(duì)硅鍺摻雜以進(jìn) 一步調(diào)整其電屬性。晶體管外電阻的降低等同于開(kāi)關(guān)速度和功耗兩方面晶體管性能 的提升。
1947年制造的第一個(gè)晶體管是鍺。但是，給出0.67電子伏特的較窄帶隙(比 之于硅的1.11電子伏特)，反向偏壓的鍺p-n結(jié)呈現(xiàn)較大的漏電流。這將鍺的工 作溫度限制于低于IOO。 C。此外，很難制造鈍化層，如半導(dǎo)體處理技術(shù)所需要的。 例如，氧化鍺是水溶的并在80° C時(shí)分離。這些品質(zhì)與同硅相比需要高一個(gè)數(shù)量 級(jí)的成本的電子級(jí)鍺實(shí)際上從現(xiàn)代半導(dǎo)體技術(shù)中消除了元素鍺。
但是，使用鍺比硅具有好處。例如，在室溫下，與硅的1350cmVV-s的電子遷 移率相比，鍺具有3600cm2/V-s的電子遷移率。更驚人的是，與硅的480cm2/V-s 的空穴遷移率相比，鍺的空穴遷移率是1800cm2/V-s。由于300K下鍺具有 2.5*1013cm-3的本征載流子濃度的硅具有1.5*101Qcm-3，且傳導(dǎo)率與遷移率之和與 本征載流子濃度的乘積成比例，所以鍺具有明顯更高的導(dǎo)電率。如以下進(jìn)一步描述 的，晶體管的性能與外電阻有關(guān)。由于電阻率是導(dǎo)電率的倒數(shù)，所以使用更高導(dǎo)電 率的材料就增加了晶體管的性能。使硅和鍺成為合金提供了調(diào)節(jié)材料的能力以利用 每個(gè)組成半導(dǎo)體的益處。如參考本發(fā)明實(shí)施例描述的，硅和鍺的半導(dǎo)體合金在某些 半導(dǎo)體應(yīng)用中提供有前途的改進(jìn)。圖la示出了在開(kāi)始形成金屬氧化物半導(dǎo)體(MOS)晶體管的各種處理步驟后 基片的橫截面。本領(lǐng)域的熟練技術(shù)人員將認(rèn)識(shí)到進(jìn)行了什么處理步驟，因此省去其 說(shuō)明。在本發(fā)明的實(shí)施例中，晶體管是p型MOS或PMOS?；?00是硅。隔離 阻擋層IOI用作溝道障礙(stop)以防止集成電路應(yīng)用中靠近排列的晶體管之間的 寄生效應(yīng)。隔離阻擋層101例如可以是淺溝槽隔離(STI)區(qū)，它是通過(guò)蝕刻基片 100中的溝槽并用沉積的氧化物隔離材料填充該溝槽而形成的。柵極102在絕緣體 104上形成并形成圖案，柵極102的組合物例如是多晶硅。柵極102的多晶硅可被 進(jìn)一步預(yù)摻雜。在柵極102的每一側(cè)上，有通常由氮化硅構(gòu)成的側(cè)壁隔離物103。 每個(gè)側(cè)壁隔離物103都用作用于后續(xù)自對(duì)準(zhǔn)處理步驟的硬掩膜。本領(lǐng)域的熟練技術(shù) 人員將理解，例如側(cè)壁隔離物103是用于得益于側(cè)壁隔離的輕度摻雜的漏極晶體管 設(shè)計(jì)或其它設(shè)計(jì)中高劑量植入的硬掩膜，如本領(lǐng)域公知的。
通過(guò)圖la所示的處理步驟，所述的處理是本領(lǐng)域公知的標(biāo)準(zhǔn)CMOS處理流程。 圖la后用于CMOS流程的下一個(gè)處理步驟是通過(guò)離子植入摻雜源極和漏極區(qū)來(lái)形 成MOS晶體管的源極和漏極區(qū)。但是，在這點(diǎn)上，本發(fā)明實(shí)施例的處理不同于標(biāo) 準(zhǔn)CMOS處理流程。在本發(fā)明的一個(gè)實(shí)施例中，硅鍺僅用于PMOS器件。代替源 極和漏極區(qū)植入(即，標(biāo)準(zhǔn)CMOS處理流程中的下一個(gè)步驟)，用例如Si02或Si3N4 的電介質(zhì)層覆蓋晶片的暴露表面，如圖lb中的電介質(zhì)層105所示。使用任何已知 的光刻或相關(guān)圖案形成技術(shù)將電介質(zhì)層形成圖案，以露出預(yù)期PMOS器件的源極 區(qū)和漏極區(qū)，如圖lc所示，并保留預(yù)期的NMOS器件被完全覆蓋。隨后，S&基 的等離子體蝕刻選擇性地去除PMOS器件的源極和漏極區(qū)中露出的硅基片100材
料。該蝕刻是選擇性的，其中它以遠(yuǎn)高于用作蝕刻掩膜的Si02或Si3N4電介質(zhì)層
105和側(cè)壁隔離物103材料的速率去除大量硅基片100材料。隨后，用硅鍺(在一 實(shí)施例中，原位摻雜硅鍺)填充被蝕刻的源極和漏極區(qū)。隨后，例如用基于HF的 濕法蝕刻去除用作源極和漏極區(qū)蝕刻和硅鍺沉積的掩膜的電介質(zhì)層105。形成硅化 物層以提供與PMOS和NMOS的源極、漏極和柵極區(qū)的接觸。接著，晶片可經(jīng)歷 剩余的CMOS處理步驟以形成得益于本發(fā)明實(shí)施例的器件。接著將描述本發(fā)明實(shí) 施例的更特別的處理技術(shù)。
圖2示出在如以上所介紹的底切蝕刻201以從PMOS器件的源極和漏極區(qū)中 去除基片100硅之后圖lc的基片橫截面。蝕刻的輪廓使得基片100材料從側(cè)壁隔
8離物103下面去除。在一實(shí)施例中，底切蝕刻201在柵極102下延伸。底切蝕刻 201的底切外表對(duì)于本發(fā)明實(shí)施例所形成的性能益處有實(shí)質(zhì)性影響。
特別是，如圖2所示，底切蝕刻201形成于基片100中橫向沿著柵極102的 兩相對(duì)側(cè)壁。在一實(shí)施例中，使用各向同性的蝕刻工藝來(lái)形成底切蝕刻201。各向 同性的蝕刻不僅垂直地蝕刻入基片還水平(橫向)地在每個(gè)側(cè)壁隔離物103下且在 一個(gè)實(shí)施例中在柵極102下進(jìn)行蝕刻?？梢酝ㄟ^(guò)利用各向同性的干蝕刻工藝在例如 使用包含SF6和氦的氣體混合化學(xué)成分以及支持各向同性的工藝條件的平行板RF 等離子體蝕刻系統(tǒng)中生成這種橫向底切蝕刻。這些條件包括高壓和低RF功率密度。 在一個(gè)實(shí)施例中，使用包括約900mT的壓強(qiáng)、l.lcm的間隙、100W的RF功率、 150sccm的氦流量和100sccm的SF6流量的處理參數(shù)。RF功率例如可在50W到 200W的范圍內(nèi)變化，且處理壓強(qiáng)可以變化但應(yīng)大于約500mT。在一實(shí)施例中，底 切蝕刻201具有基片100的表面下100到1500埃之間的最大垂直深度并在基片100/ 絕緣體104界面處柵極102邊緣下水平或橫向地在25到200埃之間延伸?？梢岳?解，如需要，可選的處理?xiàng)l件和蝕刻化學(xué)處理(例如，濕法蝕刻)可用于生成其它 底切蝕刻201幾何結(jié)構(gòu)輪廓。
這種蝕刻工藝不僅在每個(gè)側(cè)壁隔離物103下且在一個(gè)實(shí)施例中在柵極102下 形成橫向底切，且蝕刻化學(xué)處理對(duì)于絕緣體104氧化物和側(cè)壁隔離物103氮化物材 料也是高度可選的。這樣，底切蝕刻不侵害絕緣體和側(cè)壁隔離物103材料且保留了 每一個(gè)的幾何結(jié)構(gòu)。
進(jìn)一步稍許氧化用于形成底切蝕刻201的蝕刻化學(xué)成分。利用氧化蝕刻劑使 得底切蝕刻處理期間露出的一部分絕緣體104層變得比絕緣體104層的未暴露部分 更厚。通過(guò)增加?xùn)艠O102邊緣處的絕緣體104層的厚度，可以減少器件頂重疊區(qū)處 的柵極邊緣泄漏。柵極102邊緣處的較厚絕緣體104層有助于增加器件的擊穿電壓。
底切蝕刻201處理的另一優(yōu)點(diǎn)在于蝕刻速率減小到每秒5到30埃之間，使得 硅基片的蝕刻向內(nèi)凹入。采用這種幾何結(jié)構(gòu)，當(dāng)形成溝道時(shí)，在MOS晶體管的截 止?fàn)顟B(tài)(低I。ff)期間實(shí)現(xiàn)了較大的LMET (冶金溝道長(zhǎng)度或物理溝道長(zhǎng)度)同時(shí)在 MOS晶體管的導(dǎo)通狀態(tài)期間實(shí)現(xiàn)了較小的Lmet。導(dǎo)通狀態(tài)期間較小的Lmet直接 轉(zhuǎn)變?yōu)檩^小的溝道電阻和相應(yīng)的較高的IQn。
圖3示出了底切蝕刻201源極和漏極區(qū)中沉積硅鍺301后圖2基片的橫截面。如上所述，硅鍺可由Si^Gex表示。x的域是范圍從純硅到純鍺的[O， 1],并可以調(diào) 節(jié)以按具體器件的需要調(diào)整傳導(dǎo)率和帶隙。在一實(shí)施例中，x約在0.1到0.4之間
(例如，硅鍺合金中10原子％到40原子％的鍺之間)。與硅鍺301合金相關(guān)聯(lián)的 帶隙能量可由以下等式近似
Eg(x)= (U55-0.43x+0.0206x2) eV 對(duì)于0<x<0.85 (1) Eg(x)= (2.010-1.27x) eV 對(duì)于0.85<x<l (2)
因此，在一實(shí)施例中，根據(jù)等式(1)，硅鍺301的帶隙能量約在l.lleV到 0.99eV之間，分別對(duì)應(yīng)于10原子％的鍺和40原子％的鍺。
硅鍺301通過(guò)選擇性的外延沉積而被沉積，其中硅鍺僅沉積于由底切蝕刻201 露出且電介質(zhì)層105未覆蓋的較大硅基片表面上。硅鍺301晶體不生長(zhǎng)于Si02或 Si3N4電介質(zhì)層上。在一實(shí)施例中，沉積技術(shù)是減少壓力的化學(xué)氣相沉積(CVD) 外延沉積。在其它實(shí)施例中，沉積技術(shù)包括大氣CVD外延和超高真空CVD外延。 由于沉積的硅鍺301是單晶的，每種沉積技術(shù)都是特殊形式的氣相外延。
如上所述，在一實(shí)施例中，硅鍺沉積法是CVD外延。環(huán)境上，外延發(fā)生于600 ° C到800。 C之間并在10到760托之間的壓強(qiáng)下?？蓪2或He用作載體氣體。。 硅源前體氣體可以是SiH2Cl、 SiH4或Si2H6。在一實(shí)施例中，GeH4是鍺源前體氣體。 可添加HCl或Cl2作為蝕刻劑以增加沉積的材料選擇性。在一實(shí)施例中，底切蝕刻 201源極和漏極區(qū)中沉積的形成的硅鍺301具有500到2000埃之間的厚度。在一 實(shí)施例中，硅鍺301沉積在基片100的表面上延伸。這樣，硅鍺301同時(shí)形成于基 片100的表面之上和之下。通過(guò)在基片100的表面上形成硅鍺301，形成了上升的 末端，增加了該末端的傳導(dǎo)率。而該提升的傳導(dǎo)率又改善了器件的性能。
硅鍺301可進(jìn)一步被摻雜以調(diào)節(jié)其電氣和化學(xué)屬性。摻雜可利用各種摻雜物 并用各種摻雜技術(shù)進(jìn)行。例如，硅鍺301可以用p型雜質(zhì)原位摻雜到l*1018/cm3 和3*102%1113之間的摻雜濃度水平，其中約1*102()0113的濃度是優(yōu)選的。在一實(shí)施 例中，形成PMOS器件，通過(guò)在硅鍺301外延沉積期間將上述前體和附加的B2H6 前體氣體作為硼摻雜物源，在外延期間用硼原位摻雜硅鍺301。原位摻雜硅鍺301 的好處在于底切蝕刻201的底切性質(zhì)使得很難在它己沉積于側(cè)壁隔離物所遮蔽的 區(qū)域中之后摻雜硅鍺301。作為摻雜由側(cè)壁隔離物所遮蔽的硅鍺的一種可能的解決 方案，有角度的植入減少了所獲得的PMOS器件的短溝道性能。在一實(shí)施例中，在硅鍺301沉積期間添加的硼摻雜物的一部分此時(shí)不被激活。 即，在沉積后，硼原子處于硅鍺301層中但仍未替換入可提供空穴(即，缺少電子) 的晶格中的硅位點(diǎn)。在一實(shí)施例中，摻雜物的熱激活被推遲直到后續(xù)處理步驟，降 低了熱積存和所產(chǎn)生的摻雜物擴(kuò)散以使能形成很陡的源極/漏極結(jié)，從而改善器件 性能。
如上所述，沉積的硅鍺301具有較大的晶格常數(shù)，其幅度取決于硅鍺301合 金中鍺的原子百分比。當(dāng)沉積于基片100硅上時(shí)，硅鍺301的晶格被壓縮以適應(yīng)結(jié) 晶生長(zhǎng)。硅鍺301源極和漏極區(qū)的壓縮進(jìn)一步形成了位于硅鍺301源極和漏極區(qū)之 間并在絕緣體104區(qū)域下的基片100區(qū)域中的壓縮(即，MOS器件的溝道)。該 壓縮形成了溝道區(qū)中各向異性的原子結(jié)構(gòu)，改變溝道材料的導(dǎo)帶和價(jià)帶。壓縮應(yīng)力 進(jìn)一步減少了基片100的溝道區(qū)中的空穴有效質(zhì)量，從而增加了空穴遷移率。該提 升的空穴遷移率增加了所獲得的MOS晶體管的飽和溝道電流，從而改善器件性能。
圖4a、 4b和4c示出了硅化物層的形成期間圖3的基片橫截面。更具體地， 該層是自對(duì)準(zhǔn)硅化物層或自對(duì)準(zhǔn)金屬硅化物層。本領(lǐng)域的熟練技術(shù)人員將理解，通 過(guò)沉積難溶金屬的薄層而在硅鍺301上形成硅化物層402，在一個(gè)實(shí)施例中這采用 標(biāo)準(zhǔn)濺射技術(shù)(即，物理氣相沉積或PVD)，隨后用后續(xù)處理步驟形成金屬、硅 和鍺硅化物合金。硅化物403不同之處在于硅化物合金的半導(dǎo)體元素取決于柵極 102的材料成分。
難溶金屬尤其包括鈷、鈦和鎳。在一實(shí)施例中，難溶金屬是鎳。難溶金屬的 選擇不僅需要考慮與下面的硅鍺301材料的電氣兼容性還要考慮機(jī)械和化學(xué)兼容 性，該硅鍺301材料占據(jù)了同一基片上相應(yīng)NMOS器件的底切蝕刻201源極和漏 極區(qū)和露出的源極、漏極和柵極區(qū)。例如，硅化物層402必須是連續(xù)的和均勻的， 以幫助減少硅化物層402和下面的硅鍺301之間的界面電阻。鎳趨于與硅和鍺兩者 均勻地反應(yīng)，形成穩(wěn)定的三Ni(SiGe)相，而鈷和鈦優(yōu)先與硅反應(yīng)并離析硅鍺301合 金的鍺組分。此外，與鎳硅鍺硅化物相比，鈦和鈷基的硅鍺硅化物降低了熱穩(wěn)定性。 不合適的難溶金屬選擇會(huì)形成硅化物和半導(dǎo)體之間的不理想界面，會(huì)獨(dú)立于另外電 兼容的材料增加界面電阻。
圖4a示出了在毯狀沉積難溶金屬401后圖3的基片。如上所述，在一實(shí)施例 中，難溶金屬是PVD鎳。環(huán)境上，PVD鎳沉積發(fā)生于20。 C到200。 C之間并在
11小于50毫托的壓強(qiáng)下。鎳的厚度在50到200埃之間。鎳沉積之后，在325° C和 450° C之間在小于或等于60秒內(nèi)例如使用快速熱退火(RTA)設(shè)備進(jìn)行快速形成 退火。在形成退火期間，硅鍺301和柵極102頂上的難溶金屬401反應(yīng)，以分別形 成硅化物402和硅化物403，如圖4b所示。當(dāng)鎳沉積于基片100的整個(gè)暴露表面 上時(shí)，利用例如熱&02和熱H2S04的混合物的濕蝕刻化學(xué)成分將未反應(yīng)的鎳(即， 在沉積于側(cè)壁隔離物103氮化物或隔離101區(qū)域頂上時(shí)未與硅或硅鍺反應(yīng)以形成具 有其下面層的硅化物的鎳)去除。硅鍺301源極和漏極區(qū)以及柵極102區(qū)頂上的剩 余的反應(yīng)過(guò)的鎳隨后經(jīng)受400° C和550。 C之間的最后退火以完成鎳硅鍺硅化物 402和硅化物403的形成，如圖4c所示?？梢杂美绲伾w進(jìn)一步蓋住硅化物 層，以防止鎳硅鍺硅化物層402和硅化物層403在后續(xù)處理步驟中氧化，如本領(lǐng)域 公知的。
圖5到7示出了用于難溶金屬和源極-漏極區(qū)材料的合適的材料選擇如何減少 相應(yīng)接觸電阻率的物理性質(zhì)。圖5示出了較大片金屬、p型硅和硅鍺的能帶圖。金
屬的費(fèi)米能被標(biāo)注為Epm。 p型硅和硅鍺的費(fèi)米能分別是EFSi和EFSicje。如圖所示， 盡管不必按比例繪制，但硅鍺的導(dǎo)帶邊緣Ec稍許低于硅的導(dǎo)帶邊緣Ecsi。此外，
硅鍺的價(jià)帶邊緣EVSiCe高于硅的價(jià)帶邊緣EVSi，并基于硅鍺合金中鍺的百分比組成
而成比例地變高。因此，硅鍺合金的能帶間隙小于硅的能帶間隙，其程度取決于鍺
合金中鍺的百分比組成，如參考等式(1)和(2)所介紹的。
圖6示出了與難溶金屬和p型硅之間的接觸相關(guān)聯(lián)的能帶彎曲。能量勢(shì)壘的 大小是值得注意的。采用p型半導(dǎo)體，在平衡狀態(tài)下對(duì)準(zhǔn)費(fèi)米能級(jí)要求金屬側(cè)上的 正電荷和半導(dǎo)體側(cè)上的負(fù)電荷。半導(dǎo)體通過(guò)生成其中保留電離的受主未由空穴補(bǔ)償 的耗盡區(qū)來(lái)調(diào)節(jié)負(fù)電荷。
圖7示出了與難溶金屬和硅鍺301合金之間的接觸相關(guān)聯(lián)的能帶彎曲。能量 勢(shì)壘的大小是值得注意的，在此情況下注意在與p型硅相比較時(shí)硅鍺合金的能量勢(shì) 壘高度中的相對(duì)差。換句話說(shuō)，金屬半導(dǎo)體功函數(shù)對(duì)于金屬-硅鍺301接觸比金屬 -p-型硅接觸更小。接觸的電流傳導(dǎo)由隧穿支配。比接觸電阻率關(guān)系如下
4aO丑j仿乂
A oc e《* ^ (3)
等式(3)中的顯著的變量是金屬-半導(dǎo)體功函數(shù)OB，半導(dǎo)體摻雜Nsurf，以及
12半導(dǎo)體中的有效載流子質(zhì)量m、如上所述，硅鍺薄膜中空穴的有效質(zhì)量是0.34mo 比硅的0.37mo，其中mo表示電子的靜止質(zhì)量。
比接觸電阻率等式(3)示出金屬-半導(dǎo)體界面的比接觸電阻率主要取決于金屬 -半導(dǎo)體功函數(shù)、半導(dǎo)體中的摻雜密度和載流子的有效質(zhì)量。改變這些變量中的任 一個(gè)或者它們的組合就會(huì)影響比接觸電阻率。如上所述，利用硅鍺301減少了金屬 半導(dǎo)體功函數(shù)并減少了載流子的有效質(zhì)量。在一實(shí)施例中，硅鍺被進(jìn)一步摻雜，如 參考圖3所述的。
硅鍺301和硅化物402之間的界面可作為金屬-半導(dǎo)體歐姆接觸來(lái)進(jìn)一步討論。 一開(kāi)始，硅化物和半導(dǎo)體之間的接觸處的能量勢(shì)壘的效果必須從量子力學(xué)的觀點(diǎn)來(lái) 看。如本領(lǐng)域公知的，波粒二象性指明電子作為粒子和波兩者看待以確定它的行為。 硅化物-半導(dǎo)體界面所形成的能量勢(shì)壘可以被視作有限厚度和高度的勢(shì)壘。對(duì)于大 于大于入射電子能量的給定勢(shì)壘高度和給定勢(shì)壘寬度，存在一定的概率使得電子穿 過(guò)勢(shì)壘并出現(xiàn)于另一側(cè)。這種隧穿現(xiàn)象是固體中電子傳導(dǎo)的重要機(jī)制。
更具體地，接觸電阻率是電流如何容易地流過(guò)金屬-半導(dǎo)體界面的量度。如果 接觸是歐姆性的，根據(jù)定義，存在從一種材料到另一種材料一本例下在硅化物402 和硅鍺301之間的多數(shù)載流子的不受阻礙的轉(zhuǎn)移。這也可以表示為線性的電流-電 壓特征。在金屬-半導(dǎo)體界面的情況下，傳導(dǎo)機(jī)制部分由鄰近于接觸界面的半導(dǎo)體 耗盡區(qū)的寬度規(guī)定。如果半導(dǎo)體被稍許摻雜(例如，費(fèi)米能量既不接近于導(dǎo)帶邊緣 能量也不接近于價(jià)帶邊緣能量)，耗盡區(qū)變得足夠?qū)挘沟秒娮釉趦蓚€(gè)接觸材料之 間轉(zhuǎn)移的唯一方法是通過(guò)勢(shì)壘最大值以上的熱離子發(fā)射躍過(guò)勢(shì)壘?；蛘?，如果半導(dǎo) 體被高度摻雜(費(fèi)米能量接近n型的導(dǎo)帶邊緣能量并接近p型的價(jià)帶邊緣能量)， 耗盡區(qū)變得足夠窄，使得場(chǎng)發(fā)射或載流子隧穿作為主要的傳導(dǎo)機(jī)制。場(chǎng)發(fā)射和熱離 子發(fā)射兩者都貢獻(xiàn)跨界面的傳導(dǎo)并可以例如通過(guò)材料選擇和摻雜來(lái)調(diào)節(jié)。
圖8示出了使用例如具有鎳硅鍺硅化物層402的硅鍺301源極和漏極區(qū)的本 發(fā)明實(shí)施例。外電阻R^801是源極(或漏極)接觸和本征晶體管的溝道之間的總 串聯(lián)電阻。硅鍺301和硅化物402之間的界面電阻是該總串聯(lián)電阻的重要分量。通 過(guò)使用硅鍺與使用p型硅用于源極和漏極區(qū)相比減少了 Rext801。此外，硅化物層 402的難溶金屬的合適選擇(在一個(gè)實(shí)施例中是鎳)已確保了化學(xué)和機(jī)械兼容的金 屬-半導(dǎo)體界面，它不會(huì)不利地影響R^801，如參考圖4所述的。本領(lǐng)域的熟練技術(shù)人員將認(rèn)識(shí)到所揭示實(shí)施例的優(yōu)點(diǎn)，其中它通過(guò)使用新材 料選擇和處理技術(shù)減少了硅鍺源極和漏極區(qū)以及它們各自的硅化物接觸之間的比 接觸電阻率。由于接觸電阻率影響晶體管的總體外電阻率，所以接觸電阻率的減小 有助于晶體管中整體性能的提升。
權(quán)利要求
1.一種晶體管，包括柵極區(qū)；所述柵極區(qū)下的絕緣體區(qū)；鄰近于氧化物區(qū)的源極區(qū)；鄰近于氧化物區(qū)的漏極區(qū)；其中所述源極區(qū)和漏極區(qū)包括硅鍺合金和鎳硅鍺硅化物層。
2. 如權(quán)利要求1所述的晶體管，其特征在于，所述源極區(qū)和漏極區(qū)在絕緣層下橫向延伸。
3. 如權(quán)利要求2所述的晶體管，其特征在于，所述源極區(qū)和漏極區(qū)在柵極區(qū)下橫向延伸。
4. 如權(quán)利要求3所述的晶體管，其特征在于，所述源極區(qū)和漏極區(qū)在柵極區(qū)下在25到200埃之間橫向延伸。
5. 如權(quán)利要求1所述的晶體管，其特征在于，所述源極區(qū)和漏極區(qū)在硅基片的表面下具有100到1500埃之間的垂直深度。
6. 如權(quán)利要求1所述的晶體管，其特征在于，硅鍺合金具有5%到50%之間的鍺組成。
7. 如權(quán)利要求6所述的晶體管，其特征在于，所述硅鍺合金具有10%到40%之間的鍺組成。
8. 如權(quán)利要求7所述的晶體管，其特征在于，所述硅鍺合金具有15%到30%之間的鍺組成。
9. 如權(quán)利要求1所述的晶體管，其特征在于，所述硅鍺合金被摻雜。
10. 如權(quán)利要求9所述的晶體管，其特征在于，所述硅鍺在硅鍺合金沉積期間在原處被摻雜。
11. 如權(quán)利要求10所述的晶體管，其特征在于，摻雜物是硼。
12. 如權(quán)利要求11所述的晶體管，其特征在于，摻雜物的來(lái)源是B2H6。
13. 如權(quán)利要求11所述的方法，其特征在于，硼具有l(wèi)*1018/cm^P3*1021/cm3之間的摻雜濃度水平。
14. 如權(quán)利要求13所述的方法，其特征在于，所述摻雜濃度水平是l*102C)/Cm3。
15. 如權(quán)利要求1所述的晶體管，其特征在于，所述鎳硅鍺硅化物層是自對(duì)準(zhǔn)的。
16. —種制造晶體管的設(shè)備，包括用于蝕刻硅基片中的源極區(qū)和漏極區(qū)的裝置，其中所述蝕刻具有底切輪廓；用于在所述源極區(qū)中和所述漏極區(qū)中沉積硅鍺合金的裝置；用于在所述硅鍺合金上沉積鎳的裝置；用于在所述源極區(qū)中和在所述漏極區(qū)中形成鎳硅鍺硅化物層的裝置，其中所述鎳硅鍺硅化物層是自對(duì)準(zhǔn)的，用于在325° C和450。 C之間的溫度下將所述基片退火小于或等于60秒的裝置；用于用熱&02和H^04的濕蝕刻化學(xué)成分去除過(guò)剩的鎳的裝置；以及用于在40(T C和550。 C之間的溫度下退火所述基片的裝置。
17. 如權(quán)利要求16所述的設(shè)備，其特征在于，所述源極區(qū)和漏極區(qū)在絕緣層下橫向延伸。
18. 如權(quán)利要求17所述的設(shè)備，其特征在于，所述源極區(qū)和漏極區(qū)在柵極區(qū)下橫向延伸。
19. 如權(quán)利要求18所述的設(shè)備，其特征在于，所述源極區(qū)和漏極區(qū)在柵極區(qū)下在25到200埃之間橫向延伸。
20. 如權(quán)利要求16所述的設(shè)備，其特征在于，所述源極區(qū)和漏極區(qū)在硅基片的表面下具有100到1500埃之間的垂直深度。
21. 如權(quán)利要求16所述的設(shè)備，其特征在于，所述蝕刻是干SF6基的。
22. 如權(quán)利要求16所述的設(shè)備，其特征在于，硅鍺合金具有5%到50%之間的鍺組成。
23. 如權(quán)利要求22所述的設(shè)備，其特征在于，所述硅鍺合金具有10%到40%之間的鍺組成。
24. 如權(quán)利要求23所述的設(shè)備，其特征在于，所述硅鍺合金具有15%到30%之間的鍺組成。
25. 如權(quán)利要求16所述的設(shè)備，其特征在于，所述硅鍺合金的沉積是氣相 外延。
26. 如權(quán)利要求16所述的設(shè)備，其特征在于，所述硅鍺合金的沉積是減小 壓力的化學(xué)氣相沉積。
27. 如權(quán)利要求16所述的設(shè)備，其特征在于，所述硅鍺合金的沉積是大氣 化學(xué)氣相沉積。
28. 如權(quán)利要求16所述的設(shè)備，其特征在于，所述硅鍺合金的沉積是超高 真空化學(xué)氣相沉積。
29. 如權(quán)利要求16所述的設(shè)備，其特征在于，沉積硅鍺合金進(jìn)一步包括摻 雜所述合金。
30. 如權(quán)利要求29所述的設(shè)備，其特征在于，所述摻雜在沉積硅鍺合金期 間在原處進(jìn)行的。
31. 如權(quán)利要求30所述的設(shè)備，其特征在于，摻雜物是硼。
32. 如權(quán)利要求31所述的設(shè)備，其特征在于，慘雜物的來(lái)源是82116。
33. 如權(quán)利要求31所述的設(shè)備，其特征在于，硼具有l(wèi)*1018/cm^B3*1021/cm3 之間的摻雜濃度水平。
34. 如權(quán)利要求33所述的設(shè)備，其特征在于，所述摻雜濃度水平是 l*1020/cm3o
35. 如權(quán)利要求16所述的設(shè)備，其特征在于，所述鎳具有50到200埃之間的厚度。
全文摘要
本發(fā)明的實(shí)施例通過(guò)使用用于源極和漏極區(qū)的硅鍺合金以及鎳硅鍺自對(duì)準(zhǔn)硅化物(即，自對(duì)準(zhǔn)硅化物)層以形成源極區(qū)和漏極區(qū)的接觸表面來(lái)減小晶體管的外電阻?；诠桄N和硅化物之間減少的金屬半導(dǎo)體功函數(shù)數(shù)以及與硅相比硅鍺中增加的載流子遷移率，硅鍺和鎳硅鍺硅化物的界面具有較低的比接觸電阻?？蓪?duì)硅鍺進(jìn)行摻雜以進(jìn)一步調(diào)節(jié)其電屬性。晶體管的外電阻的減小等同于在切換速度和功耗兩方面提高晶體管性能。
文檔編號(hào)H01L29/45GK101677110SQ20091020500
公開(kāi)日2010年3月24日 申請(qǐng)日期2004年11月19日 優(yōu)先權(quán)日2003年12月8日
發(fā)明者A·莫西, B·波亞諾夫, G·格拉斯, T·霍夫曼 申請(qǐng)人:英特爾公司