專利名稱：以部分金屬柵作為高介電常數(shù)柵介質(zhì)刻蝕阻擋層的結(jié)構(gòu)及集成方法
技術(shù)領(lǐng)域：
本發(fā)明屬于半導(dǎo)體芯片技術(shù)領(lǐng)域，具體涉及一種高介電常數(shù)(高K)柵介質(zhì)與金屬柵 的結(jié)構(gòu)和集成方法。
背景技術(shù)：
近年來(lái)，以硅集成電路為核心的微電子技術(shù)得到了迅速的發(fā)展，集成電路芯片的發(fā)展 基本上遵循摩爾定律，即半導(dǎo)體芯片的集成度以每18個(gè)月翻一番的速度增長(zhǎng)。可是隨著半 導(dǎo)體芯片集成度的不斷增加，MOS晶體管的溝道長(zhǎng)度也在不斷的縮短，當(dāng)MOS晶體管的溝 道長(zhǎng)度變得非常短時(shí)，短溝道效應(yīng)會(huì)使半導(dǎo)體芯片性能劣化，甚至無(wú)法正常工作。
為克服短溝道效應(yīng)帶來(lái)的不良效果(如閾值電壓下降等)，在小于40納米時(shí)，MOS 晶體管通常需要采用高K柵介質(zhì)與金屬柵集成的方法，不過(guò)這里大家存在著激烈的討論， 也就是什么才是柵極堆棧生產(chǎn)的最佳技術(shù)。這里主要有兩種方法，分別為gate first和gate last。 gate last技術(shù)的特點(diǎn)是在對(duì)硅片進(jìn)行漏/源區(qū)離子注入操作以及隨后的高溫退火工步 完成之后再形成金屬柵極；而gate first技術(shù)的特點(diǎn)是在對(duì)硅片進(jìn)行漏/源區(qū)離子注入操作以 及隨后的退火工步完成之前便生成金屬柵極。目前比較成熟的是采用gate last工藝，gate last 技術(shù)首先要形成硅基與高K柵極之間的Si02或SiON接口，這樣就會(huì)在絕緣體上形成超薄 的保護(hù)層(PFETs為TiN， NFETs為TiAIN )，其次就是臨時(shí)多晶硅柵，接下來(lái)就是形成 源漏，硅化和停止蝕刻以及第一層間絕緣，在這點(diǎn)上，多晶硅柵極會(huì)被移除同時(shí)更多的金 屬被加入晶體層完成金屬柵極，由于退火工步需要進(jìn)行數(shù)千度的高溫處理，因此gate last 工藝則可令金屬柵極避開(kāi)高溫退火工步，對(duì)用于制作金屬柵極的金屬材料要求也就更低。 但是gate first也有其優(yōu)勢(shì)，就是PMOS和NMOS可以分開(kāi)使用，這樣就可以實(shí)現(xiàn)更好的 優(yōu)化，同時(shí)兩種金屬不需要暴露在高溫下而只是簡(jiǎn)單的材料選擇，這個(gè)整個(gè)過(guò)程要遠(yuǎn)比gate last簡(jiǎn)單。Intel是gate last的堅(jiān)定支持者，而其他公司則傾向于使用gate first技術(shù)。
為使醒0SFET與PMOSFET在采用高K柵介質(zhì)與金屬柵后有合理的閾值電壓，這兩種晶 體管往往會(huì)采用不同的高K柵介質(zhì)金屬柵，因此就需要對(duì)這兩種晶體管的柵介質(zhì)和金屬柵 進(jìn)行有選擇的刻蝕。目前對(duì)高K柵介質(zhì)的刻蝕方法通常是，先將光刻膠旋涂在介質(zhì)上，然 后曝光，再刻蝕掉高K柵介質(zhì)材料。這種方法的缺點(diǎn)是，在去除光刻膠的時(shí)候，高K柵介 質(zhì)材料會(huì)受到損傷。若在去除光刻膠時(shí)，在高K柵介質(zhì)材料外覆蓋一層刻蝕阻擋層作為保 護(hù)層，這樣便可以保護(hù)高K柵介質(zhì)材料使其不受到傷害。

發(fā)明內(nèi)容
本發(fā)明的目的在于提供一種半導(dǎo)體芯片的集成方法，以改善在去除光刻膠時(shí)對(duì)高K柵 介質(zhì)材料有損傷的問(wèn)題，克服PM0S柵的費(fèi)米能級(jí)釘扎效應(yīng)，簡(jiǎn)化高K金屬柵的集成復(fù)雜 度，并提供相應(yīng)的高K柵介質(zhì)層的刻蝕阻擋層的結(jié)構(gòu)。
本發(fā)明提供的一種部分金屬柵作為刻蝕高K材料的刻蝕阻擋層的結(jié)構(gòu)，包括至少一層 高K材料層，以及用來(lái)保護(hù)該高K材料層的刻蝕阻擋層。如圖2和圖3所示，由于刻蝕阻 擋層覆蓋在高K材料層之上，這樣，在去除光刻膠時(shí)，便只會(huì)傷到刻蝕阻擋層，而不會(huì)對(duì) 高K材料層造成損傷。本發(fā)明中，所述高K材料是指其介電常數(shù)k值大于Si02的k值，例 如，M直大于3.8。
所述的高K材料層由第一高K材料層材料和第二高K材料層組成，其中。第一高K材 料層材料為HfSiO，第二高K材料層材料為A1203。所述的刻蝕阻擋層為氮化鈦(TiN)或 者氮化鎢(WN)。
本發(fā)明還提出了一種高介電常數(shù)(高K)柵介質(zhì)與金屬柵集成的方法，其特征是，該 方法包括下列步驟 提供一個(gè)襯底；
在所述襯底上形成氧化物界面層；
在所述氧化物界面層上形成高K介質(zhì)層，然后進(jìn)行退火處理；
在該襯底上形成由第一種材料構(gòu)成的第一種薄膜，作為高K柵介質(zhì)層的刻蝕阻擋層；
在光刻后刻蝕部分第一種薄膜；
刻蝕部分高K介質(zhì)層；
依次淀積由第二種材料構(gòu)成的第二種薄膜和由第三種材料構(gòu)成的第三種薄膜； 形成晶體管的柵極結(jié)構(gòu)；
進(jìn)行注入離子并刻蝕被離子注入影響的高K介質(zhì)層。
其中，第二種材料為多晶硅或無(wú)定型硅。第三種材料為Si3N4或者氮化鎢(WN)。 本發(fā)明提供了一種在gate first工藝下高介電常數(shù)(高K)柵介質(zhì)與金屬柵集成的方
法，在刻蝕高K材料時(shí)由部分金屬柵作為刻蝕高K材料的刻蝕阻擋層，在集成之后用簡(jiǎn)化的
步驟使麗OS和PMOS的閾值電壓符合要求。本發(fā)明的優(yōu)點(diǎn)在于它克服了PMOS柵的費(fèi)米能級(jí)釘
扎效應(yīng)，而且可以解決傳統(tǒng)工藝在去除光刻膠時(shí)對(duì)高K介質(zhì)有損傷的問(wèn)題，大大簡(jiǎn)化了高K
金屬柵的集成復(fù)雜度。


圖1為在提供的襯底上依次形成氧化物界面層、高K介質(zhì)層、第一種薄膜以及光阻層。圖2為光刻后刻蝕部分光阻層。
圖3為刻蝕部分第一種薄膜和部分高K介質(zhì)層并去除光阻層。 圖4為淀積第二種薄膜和第三種薄膜。 圖5為利用光刻技術(shù)和刻蝕技術(shù)形成晶體管的柵極結(jié)構(gòu)。 圖6為進(jìn)行注入離子并刻蝕被離子注入影響的高K介質(zhì)層。 圖7為對(duì)晶體管進(jìn)行金屬布線。
具體實(shí)施例方式
下面結(jié)合附圖與具體實(shí)施方式
對(duì)本發(fā)明作進(jìn)一步詳細(xì)的說(shuō)明
步驟1:請(qǐng)參照?qǐng)D1，提供一個(gè)已經(jīng)完成了淺溝隔離(STI)工序的硅襯底200，在硅
襯底200上依序形成一層薄膜201、 一層薄膜202、 一層薄膜203、 一層薄膜204和一層薄 膜205。薄膜201為Si02，其厚度在1至5納米范圍內(nèi)。薄膜202和薄膜203為高k介質(zhì) 層，薄膜202為HfSiO。薄膜203為A1A，薄膜204為TiN或者WN，其厚度在1至10納 米范圍內(nèi)，為刻蝕阻擋層。薄膜205為一光刻膠層，光刻膠的厚度在0.3至2微米范圍內(nèi)。 形成薄膜202和薄膜203后需進(jìn)行退火處理后方可再形成薄膜204和薄膜205。 步驟2:請(qǐng)參照?qǐng)D2，對(duì)薄膜205進(jìn)行圖樣光刻。
步驟3:請(qǐng)參照?qǐng)D3，依圖樣對(duì)薄膜204和薄膜203進(jìn)行光刻和刻蝕，然后去除殘余 的薄膜205，其中刻蝕薄膜204采用干法刻蝕的方法。
步驟4:請(qǐng)參照?qǐng)D4，依圖樣依次形成一層薄膜206和一層薄膜207，薄膜206為多晶 硅或者無(wú)定形硅，薄膜207為Si3N4。
步驟5:請(qǐng)參照?qǐng)D5，依圖樣對(duì)薄膜207、薄膜206、薄膜204、薄膜203和薄膜202 進(jìn)行刻蝕，其中在刻蝕薄膜202時(shí)，先進(jìn)行Ge離子注入，將堅(jiān)硬的薄膜202打碎，再進(jìn) 行濕法刻蝕。
步驟6:請(qǐng)參照?qǐng)D6，在薄膜201形成一層Si3N4薄膜，并依圖樣進(jìn)行刻蝕形成邊墻間 隔層301、邊墻間隔層302、邊墻間隔層303和邊墻間隔層304，然后對(duì)硅襯底200注入形 成摻雜區(qū)401、 402、 403、 404、 405、 406、 407和408。
步驟7:請(qǐng)參照?qǐng)D7，將器件進(jìn)行互連，薄膜500為TiN或其它絕緣體，金屬導(dǎo)線501、 502、 503、 504、 505和506為銅或者鴇。
本發(fā)明的實(shí)施可以克服PMOS柵的費(fèi)米能級(jí)釘扎效應(yīng)，而且可以解決傳統(tǒng)工藝在去光 除刻膠時(shí)對(duì)高K介質(zhì)有損傷的問(wèn)題，大大簡(jiǎn)化了高K金屬柵的集成復(fù)雜度。
權(quán)利要求
1、一種部分金屬柵作為刻蝕高K材料的刻蝕阻擋層結(jié)構(gòu)，其特征在于，該結(jié)構(gòu)包括至少一層高K材料層，以及用來(lái)在刻蝕高K材料層時(shí)保護(hù)所覆蓋的高K材料層的刻蝕阻擋層，這里K為介電常數(shù)。
2、 根據(jù)權(quán)利要求1所述的結(jié)構(gòu)，其特征在于所述的高K材料層為由第一高K材料層 和第二高K材料層組成；其中，第一高K材料層材料是HfSiO，第二高K材料層材料是AU)3。
3、 根據(jù)權(quán)利要求1所述的結(jié)構(gòu)，其特征在于所述的刻蝕阻擋層材料是氮化鈦或者氮 化鎢。
4、 一種高介電常數(shù)柵介質(zhì)與金屬柵集成的方法，其特征是，該方法包括下列步驟 提供一個(gè)襯底；在所述襯底上形成氧化物界面層；在所述氧化物界面層上形成高介電常數(shù)介質(zhì)層，然后進(jìn)行退火處理； 在該襯底上形成由第一種材料構(gòu)成的第一種薄膜，作為高介電常數(shù)介質(zhì)層的刻蝕阻擋層；在光刻后刻蝕部分第一種薄膜； 刻蝕部分高介電常數(shù)介質(zhì)層；依次淀積由第二種材料構(gòu)成的第二種薄膜和由第三種材料構(gòu)成的第三種薄膜； 形成晶體管的柵極結(jié)構(gòu)；進(jìn)行注入離子，并刻蝕被離子注入影響的高介電常數(shù)介質(zhì)層。
5、 根據(jù)權(quán)利要求4的方法，其特征是，第一種材料為氮化鈦或者氮化鎢。
6、 根據(jù)權(quán)利要求4的方法，其特征是，第三種材料為Si3N4或者氧化硅。
全文摘要
本發(fā)明屬于半導(dǎo)體芯片技術(shù)領(lǐng)域，具體為一種以部分金屬柵作為高介電常數(shù)柵介質(zhì)刻蝕阻擋層的結(jié)構(gòu)及集成方法。包括在刻蝕高K材料時(shí)由部分金屬柵作為刻蝕高K材料的刻蝕阻擋層；在集成之后用簡(jiǎn)化的步驟使NMOS和PMOS的閾值電壓符合要求。本發(fā)明的優(yōu)點(diǎn)在于克服了PMOS柵的費(fèi)米能級(jí)釘扎效應(yīng)，而且可以解決傳統(tǒng)工藝在去除光刻膠時(shí)對(duì)高K介質(zhì)有損傷的問(wèn)題，大大簡(jiǎn)化了高K金屬柵的集成復(fù)雜度。
文檔編號(hào)H01L21/70GK101673710SQ20091019630
公開(kāi)日2010年3月17日 申請(qǐng)日期2009年9月24日 優(yōu)先權(quán)日2009年9月24日
發(fā)明者丁士進(jìn), 孫清清, 衛(wèi) 張, 王鵬飛 申請(qǐng)人:復(fù)旦大學(xué)