專利名稱：nMOS晶體管的制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種帶有源極/漏極的擴(kuò)展結(jié)構(gòu)的半導(dǎo)體器件的及其制造方法，特別是涉及一種nM0S晶體管的制造方法以及很適合于CMOS結(jié)構(gòu)的半導(dǎo)體器件。
背景技術(shù)：
目前，作為M0S晶體管的結(jié)構(gòu)，正在采用能夠抑制短溝道效應(yīng)并提高耐熱載流子性質(zhì)的LDD結(jié)構(gòu)。 另一方面，隨著推進(jìn)半導(dǎo)體器件的微細(xì)化 高集成化，在M0S晶體管中，正不斷縮短?hào)艠O長度。但是，由于縮短了柵極長度，源極/漏極的寄生電阻的影響就逐步明顯。因此，為了對(duì)策于此，提出了一種所謂的擴(kuò)展結(jié)構(gòu)的MOS晶體管。該MOS晶體管具有如下結(jié)構(gòu)，即通過形成淺擴(kuò)展區(qū)后，在柵電極上形成側(cè)壁等，并與擴(kuò)展區(qū)部分重疊來形成深的源/漏區(qū)，由此形成一對(duì)雜質(zhì)擴(kuò)散層。 但是，最近，正加速推進(jìn)M0S晶體管的進(jìn)一步微細(xì)化*高集成化，在擴(kuò)展結(jié)構(gòu)的M0S晶體管中出現(xiàn)了如下的兩個(gè)問題。 (1)為了進(jìn)一步對(duì)MOS晶體管微細(xì)化，擴(kuò)展區(qū)的濃度分布圖(profile)變得重要。特別地，擴(kuò)展區(qū)中的橫向方向的濃度分布圖，是在提高電流驅(qū)動(dòng)能力上起關(guān)鍵作用的事項(xiàng)。該情況下，閾值電壓的滾降(roll off)特性和電流驅(qū)動(dòng)能力即擴(kuò)展區(qū)的電阻處于所謂的綜合調(diào)整(trade off)關(guān)系，需要精細(xì)調(diào)節(jié)。 為了提高閾值電壓的滾降特性，針對(duì)給出的物理的柵極長度，優(yōu)選確保盡可能長的冶金學(xué)的實(shí)效柵極長度。由此，可以將溝道的雜質(zhì)濃度設(shè)定得低些，由于因載流子的雜質(zhì)引起的分散減少而提高移動(dòng)度，其結(jié)果，可改善MOS晶體管的電流驅(qū)動(dòng)能力。在此，如果冶金學(xué)的實(shí)效柵極長度相同，則橫向方向分布圖越陡峭，物理的柵極長度就越小。
但是，另一方面，擴(kuò)展區(qū)必須與柵電極充分重疊。由于強(qiáng)反型狀態(tài)的反型層中的載流子密度達(dá)到1019/cm3的狀態(tài)，因此就會(huì)擔(dān)心柵電極的邊緣正下方的擴(kuò)展區(qū)即擴(kuò)展區(qū)的前端部分，作為電阻工作而引起電流驅(qū)動(dòng)能力的劣化。為了抑制此，就必須將上述前端部分的雜質(zhì)載流子濃度設(shè)定為至少5X 1019/cm3或5X 1019/cm3以上。 為了形成這樣的控制雜質(zhì)濃度的擴(kuò)展區(qū)，就要使擴(kuò)展區(qū)中的橫向方向的濃度分布圖陡峭。B卩，優(yōu)選形成在上述前端部分中，確保5Xl(y7cn^或5X1017(3！113以上的雜質(zhì)濃度，從該前端部分向溝道方向急劇減少濃度這樣的濃度分布圖。理想地，適合以所謂的盒子(box)形狀形成擴(kuò)展區(qū)。但是，橫向方向中分布圖通常由于受擴(kuò)散現(xiàn)象支配，因此非常難于將其陡峭性控制到所希望的分布圖。 (2)在現(xiàn)在的nM0S晶體管中，形成擴(kuò)展區(qū)時(shí)的雜質(zhì)使用砷(As)。雖然砷(As)與磷(P)相比具有陡峭的濃度梯度，并在滾降特性、電流驅(qū)動(dòng)能力上優(yōu)良而被采用，但產(chǎn)生如下問題，即由于是重元素而在離子注入時(shí)產(chǎn)生的缺陷經(jīng)過活化的退火工序后也不能完全消滅，而且源/漏結(jié)的漏電、特別是柵電極周邊的成分增大。 為了抑制漏電流，附加消除缺陷的退火是有效的，但通過退火導(dǎo)致雜質(zhì)擴(kuò)散，對(duì)微細(xì)化起逆向推進(jìn)效果，因此需要不同的方法。在低功耗器件中，由于該漏電流而增加了功耗，因此就存在難于形成低功耗的問題。 此夕卜，為了抑制漏電流，也可以使用P來代替As。但是，在P的情況下，由于尾部(tail)擴(kuò)散的增大，因此同樣不能適用于微細(xì)晶體管。 作為解決上述問題的方法，公開了在pMOS晶體管中，使用2002年IE匿第27. 3的第647-650頁中所示的氮注入的方法、和使用日本專利特開平10-125916號(hào)公報(bào)中所示的碳注入技術(shù)的方法。若使用這些方法，則能夠改善滾降。眾所周知的氮能夠抑制硼(B)的擴(kuò)散，并能夠改善pMOS晶體管的滾降特性。此外，還在pMOS晶體管中減少結(jié)的漏電。由于碳有消除缺陷(含有晶格間Si)的作用，同樣能改善pMOS晶體管的滾降特性。雖然沒有詳細(xì)地?cái)⑹觯蚕艘蚪Y(jié)的漏電而引起的隧道效應(yīng)，并有減少漏電流的可能性。但是，即使如此，也沒有達(dá)到非常滿意的結(jié)果。 上述現(xiàn)有的技術(shù)，雖然在pMOS晶體管中可認(rèn)為是有效果的，但在nMOS晶體管中卻不能表現(xiàn)出明顯的效果。主要原因在于，在nMOS晶體管中通常在擴(kuò)展區(qū)中使用砷(As)，而該砷卻不能表現(xiàn)出與晶格間Si成對(duì)組合擴(kuò)散的硼(B)或磷(P)那樣的行為。此外，在袋(pocket)區(qū)的雜質(zhì)中使用硼的半導(dǎo)體器件中，可以認(rèn)為是基于抑制硼的活性化、根據(jù)條件加速硼的擴(kuò)散等的器件。

發(fā)明內(nèi)容
本發(fā)明鑒于上述課題而成，其目的在于提供一種半導(dǎo)體器件及其制造方法，該半導(dǎo)體器件為在nM0S結(jié)構(gòu)的半導(dǎo)體器件中，提高閾值電壓的滾降特性及電流驅(qū)動(dòng)能力，實(shí)現(xiàn)漏極漏電流的減少，同時(shí)容易且確實(shí)地實(shí)現(xiàn)元件的微細(xì)化 高集成化，特別是，可進(jìn)行CMOS結(jié)構(gòu)的半導(dǎo)體器件的最佳設(shè)計(jì)，實(shí)現(xiàn)器件性能的提高及降低功耗。
本發(fā)明的半導(dǎo)體器件，包括半導(dǎo)體基板；在上述半導(dǎo)體基板上隔著柵絕緣膜形成的柵電極；在上述柵電極的兩側(cè)中的上述半導(dǎo)體基板的表層上形成的一對(duì)雜質(zhì)擴(kuò)散層，上述雜質(zhì)擴(kuò)散層具有淺的第一區(qū)域，其至少含有磷(P)而形成，與上述柵電極的下部區(qū)域部分重疊；第二區(qū)域，其含有n型雜質(zhì)而形成，與上述第一區(qū)域部分重疊且比上述第一區(qū)域深；第三區(qū)域，至少含有銦(In)而形成；第四區(qū)域，含有碳(C)而形成。 本發(fā)明的半導(dǎo)體器件的制造方法，包含第一工序，在半導(dǎo)體基板上隔著柵絕緣膜形成柵電極；第二工序，將上述柵電極作為掩膜，在其兩側(cè)中的上述半導(dǎo)體基板的表層中至少導(dǎo)入銦(In);第三工序，將上述柵電極作為掩膜，在其兩側(cè)中的上述半導(dǎo)體基板的表層中導(dǎo)入碳(C);第四工序，將上述柵電極作為掩膜，在其兩側(cè)中的上述半導(dǎo)體基板的表層中至少導(dǎo)入磷(P);第五工序，至少將上述柵電極作為掩膜，在其兩側(cè)中的上述半導(dǎo)體基板的表層中以比上述第四工序的磷(P)更深的方式導(dǎo)入n型雜質(zhì)，在上述第一工序之后，以任意的順序來實(shí)施上述第二 第五工序。 本發(fā)明的半導(dǎo)體器件的制造方法其它方式，包含在半導(dǎo)體基板上隔著柵絕緣膜形成柵電極的工序；將上述柵電極作為掩膜，在其兩側(cè)中的上述半導(dǎo)體基板的表層中至少導(dǎo)入銦(In)的工序；將上述柵電極作為掩膜，在其兩側(cè)中的上述半導(dǎo)體基板的表層中導(dǎo)入 碳(C)的工序；將上述柵電極作為掩膜，在其兩側(cè)中的上述半導(dǎo)體基板的表層中至少導(dǎo)入 磷(P)的工序；僅在上述柵電極兩側(cè)面上形成側(cè)壁膜的工序；將上述側(cè)壁膜作為掩膜，在其 兩側(cè)中的上述半導(dǎo)體基板的表層中以比上述第四工序的磷(P)更深的方式導(dǎo)入n型雜質(zhì)。
本發(fā)明的半導(dǎo)體器件的制造方法其它方式，包含在半導(dǎo)體基板上隔著柵絕緣膜 形成柵電極；僅在上述柵電極的兩側(cè)面形成虛設(shè)側(cè)壁膜的工序；將上述虛設(shè)側(cè)壁膜作為掩 膜，在其兩側(cè)中的上述半導(dǎo)體基板的表層中導(dǎo)入磷(P)的工序；將上述虛設(shè)側(cè)壁膜作為掩 膜，在其兩側(cè)中的上述半導(dǎo)體基板的表層中導(dǎo)入碳(C)的工序；去除上述虛設(shè)側(cè)壁膜的工 序；將上述柵電極作為掩膜，在其兩側(cè)中的上述半導(dǎo)體基板的表層中至少導(dǎo)入磷(P)的工 序；將上述柵電極作為掩膜，在其兩側(cè)中的上述半導(dǎo)體基板的表層中至少導(dǎo)入銦(In)的工 序。 另外，本發(fā)明提供一種nM0S晶體管的制造方法，其特征在于，包括第一工序，在 半導(dǎo)體基板上隔著柵絕緣膜形成柵電極；第二工序，在上述第一工序后，將上述柵電極作為 掩膜，在其兩側(cè)的上述半導(dǎo)體基板的表層中至少導(dǎo)入銦，導(dǎo)入的深度為第一深度；第三工 序，在上述第二工序后，將上述柵電極作為掩膜，在其兩側(cè)的上述半導(dǎo)體基板的表層中導(dǎo)入 碳，導(dǎo)入的深度為比上述第一深度深的第二深度；第四工序，在上述第三工序后，將上述柵 電極作為掩膜，在其兩側(cè)中的上述半導(dǎo)體基板的表層中至少導(dǎo)入磷，導(dǎo)入的深度為比上述 第一深度淺的第三深度；第五工序，至少將上述柵電極和形成在上述柵電極的兩側(cè)面上的 側(cè)壁膜作為掩膜，在其兩側(cè)的上述半導(dǎo)體基板的表層中導(dǎo)入n型雜質(zhì)，導(dǎo)入的深度比上述 第三深度深。


圖1A 圖1C是按工序順序表示根據(jù)第一實(shí)施方式的CMOS晶體管的制造方法的 簡(jiǎn)要剖視圖。 圖2A及圖2B是按工序順序表示接著圖1A 圖1C的根據(jù)第一實(shí)施方式的CMOS 晶體管的制造方法的簡(jiǎn)要剖視圖。 圖3A及圖3B是表示檢測(cè)根據(jù)本實(shí)施方式的nMOS晶體管的滾降特性及電流驅(qū)動(dòng) 能力的結(jié)果的特性圖。 圖4A及圖4B是表示檢測(cè)根據(jù)本實(shí)施方式的nMOS晶體管的滾降特性及電流驅(qū)動(dòng) 能力的結(jié)果的特性圖。 圖5A 圖5C是按工序順序表示根據(jù)第二實(shí)施方式的CMOS晶體管的制造方法的 簡(jiǎn)要剖視圖。 圖6A 圖6C是按工序順序表示接著圖5A 圖5C的根據(jù)第二實(shí)施方式的CMOS 晶體管的制造方法的簡(jiǎn)要剖視圖。
具體實(shí)施例方式-本發(fā)明的基本要點(diǎn)- 首先，說明形成本發(fā)明的主要結(jié)構(gòu)的基本要點(diǎn)。 本發(fā)明者，在nMOS結(jié)構(gòu)的半導(dǎo)體器件中，在形成雜質(zhì)擴(kuò)散層時(shí)，考慮擴(kuò)展(extension)區(qū)及袋(pocket)區(qū)的形成，還考慮用于抑制擴(kuò)展區(qū)的雜質(zhì)擴(kuò)散為目的的最佳 雜質(zhì)組合，想到了在擴(kuò)展區(qū)的雜質(zhì)至少使用磷(P)，在袋區(qū)的雜質(zhì)至少使用銦(In)，還使用 碳(C)作為擴(kuò)散抑制物質(zhì)。 S卩，所導(dǎo)入的碳抑制雜質(zhì)活化(退火處理)工序中的擴(kuò)展區(qū)的雜質(zhì)即P的擴(kuò)散，由
此改善滾降特性。并且該情況下，由于沒有促進(jìn)作為袋區(qū)雜質(zhì)的In的不活化，所以仍舊維
持形成袋區(qū)的效果(進(jìn)一步提高閾值電壓的滾降特性及電流驅(qū)動(dòng)能力)。因此，能夠起到?jīng)]
有相互絲毫削弱擴(kuò)散抑制效果及袋效應(yīng)這個(gè)兩方面，實(shí)現(xiàn)元件性能的提高。同時(shí)，還減少了
漏極結(jié)的結(jié)漏電。-具體的各實(shí)施方式- 下面，根據(jù)上述本發(fā)明的基本要點(diǎn)，說明具體的各實(shí)施方式。在此，作為半導(dǎo)體器 件，舉例示出了 CMOS晶體管，為了方便，將其結(jié)構(gòu)和制造方法一起說明。此外，本發(fā)明并不 限定于CMOS晶體管，也可適用于具有柵極、源極/漏極的晶體管結(jié)構(gòu)的半導(dǎo)體器件。
(第一實(shí)施方式) 圖1A 圖1C及圖2A、圖2B是按工序順序表示根據(jù)第一實(shí)施方式的CMOS晶體管 的制造方法的簡(jiǎn)要剖視圖。 首先，如圖IA中所示，利用常規(guī)CMOS工藝來形成元件有源區(qū)及柵電極。
具體地，例如利用STI(淺溝道隔離Shallow Trench Isolation)法，在成為硅半 導(dǎo)體基板1的元件分離區(qū)的部位通過光刻及干性蝕刻形成槽，通過CVD法等，堆積埋入該槽 的硅氧化膜，以只填充該槽的狀態(tài)的方式，通過CMP (化學(xué)機(jī)械拋光/Chemical Mechanical Polishing)法研磨去除硅氧化膜，形成STI元件分離結(jié)構(gòu)2，并劃分出n型元件有源區(qū)3及 P型元件有源區(qū)4。接下來，分別在n型有源區(qū)3中離子注入p型雜質(zhì)，在p型有源區(qū)4中 離子注入P型雜質(zhì)，以形成p阱3a及n阱4a。在此，n型元件有源區(qū)3成為nMOS晶體管的 形成部，P型元件有源區(qū)4成為pMOS晶體管的形成部。 接下來，通過熱氧化等在元件有源區(qū)3、4上形成柵絕緣膜5，接下來，通過CVD法等 堆積多晶硅膜之后，通過光刻及干性蝕刻，將這些多晶硅膜及柵絕緣膜5構(gòu)成電極形狀的 圖案，在元件有源區(qū)3、4上分別形成隔著柵絕緣膜5而形成的柵電極6。
接下來，如圖IB中所示，在整個(gè)表面上涂布光刻膠，通過光刻對(duì)其進(jìn)行加工，形成 僅將n型元件有源區(qū)3進(jìn)行開口的抗蝕劑掩膜7。 并且，僅在n型元件有源區(qū)3進(jìn)行用于首先形成袋區(qū)的離子注入。
具體地，在從抗蝕劑掩膜7露出的n型元件有源區(qū)3，將柵電極6作為掩膜，在柵電 極6兩側(cè)中的半導(dǎo)體基板1的表層上離子注入p型雜質(zhì)，在此為銦(In)，來形成袋區(qū)11 。
作為In的離子注入條件，將加速能量設(shè)為20keV 100keV、劑量為lX1012/cm2 2X10，cm2，從垂直于半導(dǎo)體基板1的表面的方向傾斜地進(jìn)行離子注入。將垂直于基板表 面方向設(shè)為0。，該傾斜角(傾角)設(shè)為0。 45° 。此時(shí)，以上述加速能量及劑量對(duì)于基
板表面從對(duì)稱的四個(gè)方向分別進(jìn)行離子注入。在以后的說明中，在賦予傾斜角的情況下，相 同地當(dāng)作四個(gè)方向進(jìn)行注入，并省略說明。此外，作為雜質(zhì)，除了In還可使用硼(B)，但卻不
能僅使用B。 接下來，注入碳(C)作為擴(kuò)散抑制物質(zhì)。 具體地，在從抗蝕劑掩膜7露出的n型元件有源區(qū)3中，將柵電極6作為掩膜，在柵電極6兩側(cè)的半導(dǎo)體基板1的表層中注入作為擴(kuò)散抑制物質(zhì)的碳(C)，以比袋區(qū)11更深 一些的程度(包括袋區(qū)11的程度)來形成C擴(kuò)散區(qū)12。作為該注入條件，將加速能量設(shè)為 2keV 10keV (幾乎與袋區(qū)11重疊的主要條件)、劑量為1 X 1014/cm2 2 X 1015/cm2，將傾斜 角設(shè)為0。 10° 。隨著C的劑量從lX10"/ci^上升，擴(kuò)散抑制效果就會(huì)增大，在2X1015/ ci^或2X1015/0112以上示出了飽和傾向。
接下來，進(jìn)行用于形成擴(kuò)展區(qū)的離子注入。 具體地，在從抗蝕劑掩膜7露出的n型元件有源區(qū)3中，將柵電極6作為掩膜，在 柵電極6兩側(cè)的半導(dǎo)體基板1的表層中離子注入作為n型雜質(zhì)的磷(P)，來形成擴(kuò)展區(qū)13。 由于P的固溶限度比砷(As)更高，因此具有能夠用相同深度的結(jié)來形成更低電阻的擴(kuò)散層 的優(yōu)點(diǎn)。作為P離子注入的條件，將加速能量設(shè)為0. 2keV 2keV、劑量設(shè)為IX 1014/cm2 2X10"/cm2，傾斜角設(shè)為0° 10° 。 作為擴(kuò)展區(qū)的雜質(zhì)，除了P之外還可使用As。雖然原理上也可以僅由As來形成擴(kuò) 展區(qū)，但從漏電流的觀點(diǎn)上看不是優(yōu)選的。原本，As由于不會(huì)引起由TED(瞬態(tài)增強(qiáng)擴(kuò)散/ Transient Enhanced Diffusion)而產(chǎn)生的加速擴(kuò)散效果，所以導(dǎo)入C的效果少。但是，當(dāng) 以抑制在深S/D中通常使用的P的橫向方向擴(kuò)散為目的時(shí)，也存在使用C的情況。上述最 佳條件根據(jù)有無間隔物(掩膜)、厚度而變化，在存在間隔物的情況下，需要在形成袋區(qū)時(shí)， 將加速能量導(dǎo)出得高些，在形成擴(kuò)展區(qū)時(shí)，將劑量導(dǎo)出得多些。在此例中，雖然在形成抗蝕 劑掩膜7后進(jìn)行C的注入，但也可在形成抗蝕劑掩膜7之前在含有p型元件區(qū)4的整個(gè)表 面上進(jìn)行注入。但是，本實(shí)施方式所示的方法由于可獨(dú)立于n型、p型元件有源區(qū)3、4并最 佳化C注入的條件，所以是有利的。 接下來，如圖1C中所示，為了使In活化，在利用灰化處理等去除抗蝕劑掩膜7之 后，進(jìn)行退火處理(快速退火RTA)。作為退火條件，在90(TC 1025t:下幾乎0秒鐘，在氮 等惰性氣體中或微量氧氣氛中進(jìn)行。在該退火處理中，特別考慮到了提高為形成袋區(qū)11而 離子注入的In的電活性，通過以后的熱處理及熱工序的調(diào)整可以省略。
此外，在本實(shí)施方式中，示出了在上述各注入工序中在柵電極6的側(cè)壁未形成側(cè) 壁的情況的例子，但為了獲得擴(kuò)展區(qū)和柵電極6的最佳重疊，也可以在柵電極6的兩個(gè)側(cè)面 上形成膜厚5nm 20nm左右的薄側(cè)壁(未圖示)，在該狀態(tài)下進(jìn)行上述各注入。此外，也可 以在元件有源區(qū)3、4的任意一個(gè)的柵電極6上形成側(cè)壁。不用特別介意側(cè)壁的膜結(jié)構(gòu)和形 狀，只要是具有間隔物(掩膜)功能的物質(zhì)即可。 接下來，如圖2A中所示，在整個(gè)表面上涂布光刻膠，通過光刻對(duì)其進(jìn)行加工，這次 形成僅將P型元件有源區(qū)4進(jìn)行開口的抗蝕劑掩膜8。
然后，首先進(jìn)行用于形成袋區(qū)的離子注入。 具體地，在從抗蝕劑掩膜8露出的p型元件有源區(qū)4中，將柵電極6作為掩膜，在 柵電極6兩側(cè)中的半導(dǎo)體基板1的表層中離子注入n型雜質(zhì)，在此為銻(Sb)，來形成袋區(qū) 14。 作為Sb的離子注入條件，將加速能量設(shè)為20keV 100keV、劑量設(shè)為2X1012/ cn^ 2X10"/ci^，將傾斜角設(shè)為0。 45° 。此外，在此情況下，也可使用其它n型雜質(zhì)例 如As和P來代替Sb進(jìn)行離子注入。
接下來，注入作為擴(kuò)散抑制物質(zhì)的碳(C)。
具體地，在從抗蝕劑掩膜8露出的p型元件有源區(qū)4，將柵電極6作為掩膜，在柵 電極6的兩側(cè)中的半導(dǎo)體基板1的表層注入作為擴(kuò)散抑制物質(zhì)的碳(C)，以比袋區(qū)14深一 些的程度(包含袋區(qū)14的程度)來形成C擴(kuò)散區(qū)15。作為此注入條件，將加速能量設(shè)為 2keV 10keV(幾乎與袋區(qū)14重復(fù)的主要條件)、劑量設(shè)為1 X 1014/cm2 2X 1015/cm2，傾 斜角設(shè)為0。 10° 。此情況下，也可與C同時(shí)導(dǎo)入氮(N)，如果在n型元件有源區(qū)3中的 擴(kuò)散抑制物質(zhì)中使用C，則在p型元件有源區(qū)4中也可僅使用N。并且，也可以與由鍺(Ge) 或硅(Si)的預(yù)先非結(jié)晶化技術(shù)結(jié)合。
接下來，進(jìn)行用于形成擴(kuò)展區(qū)的離子注入。 具體地，在從抗蝕劑掩膜8露出的p型元件有源區(qū)4，將柵電極6作為掩膜，在柵電
極6兩側(cè)中的半導(dǎo)體基板1的表層中離子注入p型雜質(zhì)，在此為硼(B)，來形成擴(kuò)展區(qū)16。 作為B離子注入的條件，將加速能量設(shè)為O. 2keV 0. 5keV、劑量設(shè)為1X1014/
cm2 2X10，cm2，傾斜角設(shè)為0。 10° 。在此，在注入離子種類中使用BF2的情況下，最
好將加速能量設(shè)為lkeV 2. 5keV、劑量設(shè)為約2倍。此最佳條件根據(jù)側(cè)壁的有無及其厚度
而變化，在存在側(cè)壁的情況下，需要在袋區(qū)形成的離子注入中將加速能量導(dǎo)出得高些，在擴(kuò)
展區(qū)形成的離子注入中將劑量導(dǎo)出得高些，而作為最佳條件。 接下來，在元件有源區(qū)3、4分別形成深的源/漏區(qū)(深S/D區(qū))。 具體地，如圖2B中所示，在利用灰化處理等去除抗蝕劑掩膜8之后，利用CVD法等
在整個(gè)表面上堆積硅氧化膜，通過各向異性蝕刻(回蝕/etch back)僅在各柵電極6的側(cè)
面上殘留硅氧化膜，而形成側(cè)壁9。 并且，在整個(gè)表面上涂布光刻膠，通過光刻對(duì)其進(jìn)行加工，形成僅將n型元件有源 區(qū)3進(jìn)行開口的抗蝕劑掩膜(未圖示)。然后，在從此抗蝕劑掩膜露出的n型元件有源區(qū)3 中，將柵電極6及側(cè)壁9作為掩膜，在柵電極6兩側(cè)中的半導(dǎo)體基板1的表層中離子注入n 型雜質(zhì)，在此為磷(P)，來形成深S/D區(qū)17。作為P的離子注入條件，將加速能量設(shè)為4keV 20keV、劑量設(shè)為2X1015/cm2 2X10"Vcm2，傾斜角設(shè)為0° 10° 。此外，還可離子注入 砷(As)來替代P。 接下來，同樣地，在利用灰化處理等去除上述抗蝕劑掩膜之后，在整個(gè)表面上涂布 光刻膠，通過光刻對(duì)其進(jìn)行加工，這次形成僅將P型元件有源區(qū)4進(jìn)行開口的抗蝕劑掩膜 (未圖示)。并且，在從此抗蝕劑掩膜露出的P型元件有源區(qū)4中，將各柵電極6及側(cè)壁9 作為掩膜，在柵電極6兩側(cè)中的半導(dǎo)體基板1的表層中離子注入p型雜質(zhì)，在此為B，來形 成深S/D區(qū)18。作為B的離子注入條件，將加速能量設(shè)為2keV 5keV、劑量設(shè)為2X 1015/ cm2 2X10"Vcm2，傾斜角設(shè)為0。 10° 。在此，在B的離子注入中，只要是含有BF2等的 B離子即可。 然后，實(shí)施在1000°C 105(TC下幾乎為0秒的退火(RTA)處理，使各雜質(zhì)活化。由 此，分別在n型元件有源區(qū)3中，形成由袋區(qū)11、 N擴(kuò)散區(qū)12、擴(kuò)展區(qū)13及深S/D區(qū)17構(gòu) 成的n型雜質(zhì)擴(kuò)散層21，在p元件有源區(qū)4中形成由袋區(qū)14、 N擴(kuò)散區(qū)15、擴(kuò)展區(qū)16及深 S/D區(qū)18構(gòu)成的p型雜質(zhì)擴(kuò)散層22。 這樣以后，經(jīng)過形成層間絕緣膜和連接孔、各種布線層等的工序，分別完成了在n
型元件有源區(qū)3中形成nMOS晶體管，在p型元件有源區(qū)4中形成pMOS晶體管。 此外，在本實(shí)施方式中，雖然示出了在形成柵電極之后，形成成為源極/漏極的一對(duì)雜質(zhì)擴(kuò)散層的情況的例子，但本發(fā)明并不限定于此，認(rèn)為可以適當(dāng)?shù)馗淖冞@些形成順序。
在本實(shí)施方式中，雖然示出了在形成各雜質(zhì)擴(kuò)散層21、22時(shí)，按照用于形成袋區(qū) 的In離子注入、用于擴(kuò)散抑制的C注入、用于形成擴(kuò)展區(qū)的P離子注入這樣的順序來進(jìn)行 的情況的例子，但此順序是任意的，不特別限定。根據(jù)順序的不同，由于非結(jié)晶化的效果對(duì) 袋區(qū)或擴(kuò)展區(qū)離子注入后的濃度分布圖受到影響，所以必須有各自的最佳設(shè)計(jì)。此外，為了 抑制深S/D區(qū)的擴(kuò)散，其離子注入時(shí)導(dǎo)入C就會(huì)有效。 如上所述，根據(jù)本實(shí)施方式，特別是使nMOS晶體管的半導(dǎo)體器件中的閾值電壓的 滾降特性及電流驅(qū)動(dòng)能力提高，實(shí)現(xiàn)了漏極漏電流的降低，同時(shí)容易且確實(shí)地實(shí)現(xiàn)了元件 的微細(xì)化，高集成化，使CMOS晶體管的半導(dǎo)體器件的最佳設(shè)計(jì)變?yōu)榭赡懿?shí)現(xiàn)器件性能的 提高及低功耗化。 具體地，在圖3A、圖3B及圖4A、圖4B表示針對(duì)根據(jù)本實(shí)施方式的nM0S晶體管的 滾降特性及電流驅(qū)動(dòng)能力的檢測(cè)結(jié)果。圖3A及圖3B是表示沒有導(dǎo)入作為擴(kuò)散抑制物質(zhì)的 C，改變擴(kuò)展區(qū)中的P劑量的情況下的電流驅(qū)動(dòng)能力(電流導(dǎo)通Ion)(圖3A)及滾降特性 (L)(圖3B)，圖4A及圖4B表示導(dǎo)入(有C)和未導(dǎo)入(無C)作為擴(kuò)散抑制物質(zhì)的C的情 況下的電流驅(qū)動(dòng)能力(電流導(dǎo)通Ion)(圖4A)及滾降特性(L)(圖4B)。
如圖3A及3B中所示，當(dāng)為改善滾降特性而使擴(kuò)展區(qū)的P劑量降低時(shí)，導(dǎo)致Ion也 急劇劣化。對(duì)此，如圖4A及圖4B中所示，在導(dǎo)入C的情況下，仍舊維持Ion而會(huì)改善滾降 特性。(第二實(shí)施方式) 在第二實(shí)施方式中，示出了以減少擴(kuò)展區(qū)形成時(shí)的熱量為目的的、通過所謂的處 理工藝來形成CMOS晶體管的情況的例子。 所謂處理工藝是，在形成柵電極之后，使用虛設(shè)側(cè)壁先形成深S/D區(qū)。這樣以后， 去除虛設(shè)側(cè)壁，注入擴(kuò)展區(qū)，利用較低的溫度進(jìn)行退火，由此竭力抑制擴(kuò)展區(qū)的擴(kuò)散的工 藝。此工藝的課題是，如何將作為在深S/D區(qū)形成時(shí)離子注入的雜質(zhì)的磷(P) (nM0S晶體管 的情況)或硼(B) (pMOS晶體管的情況)，不向溝道方向擴(kuò)散的這種設(shè)計(jì)。在此，可以利用上 述碳(C)的注入技術(shù)。在形成深S/D區(qū)時(shí)，通過導(dǎo)入C，可以抑制橫向方向的擴(kuò)散，并且還能 夠確保充分的活化，因此能夠接近理想的箱型分布圖。此時(shí)導(dǎo)入的C也有助于抑制擴(kuò)展區(qū) 的擴(kuò)散。不言而喻，也可以在形成擴(kuò)展區(qū)時(shí)，另外導(dǎo)入最佳條件的C。 圖5A 圖5C及圖6A 圖6B是按工序順序表示根據(jù)第二實(shí)施方式的CMOS晶體 管的制造方法的簡(jiǎn)要剖視圖。 首先，如圖5A中所示，利用常規(guī)的CMOS工藝來形成元件有源區(qū)及柵電極。
具體地，例如利用STI (Shallow Trench Isolation)法，在成為硅半導(dǎo)體基板1 的元件分離區(qū)的部位，通過光刻及干性蝕刻，形成槽，通過CVD法等堆積嵌入該槽的硅氧化 膜，以只填充該槽的方式，通過CMP (Chemical MechanicalPolishing)法研磨去除硅氧化 膜，形成STI元件分離結(jié)構(gòu)2，并劃分出n型元件有源區(qū)3及p型元件有源區(qū)4。接下來，分 別在n型有源區(qū)3中離子注入p型雜質(zhì)、在p型有源區(qū)4中離子注入p型雜質(zhì)，來形成p阱 3a及n阱4a。在此，n型元件有源區(qū)3成為nM0S晶體管的形成部，p型元件有源區(qū)4成為 pMOS晶體管的形成部。 接下來，通過熱氧化等在元件有源區(qū)3、4上形成作為硅氧化膜的柵絕緣膜5，接下來，在通過CVD法等堆積多晶硅膜之后，通過光刻及干性蝕刻，將這些多晶硅膜及柵絕緣膜 5構(gòu)成電極形狀的圖案，在元件有源區(qū)3、4上分別形成隔著柵絕緣膜5而成的柵電極6。此 外，也可以形成硅氮氧化膜而作為柵絕緣膜5。 接下來，在元件有源區(qū)3、4中分別形成深的源/漏區(qū)(深S/D區(qū))。 具體地，首先，如圖5B中所示，利用CVD法等，在整個(gè)表面上堆積硅氧化膜，通過各
向異性蝕刻(回蝕/etch back)此硅氧化膜的整個(gè)表面，而僅在各柵電極6的側(cè)面上殘留
硅氧化膜，形成虛設(shè)側(cè)壁31。 并且，在整個(gè)表面上涂布光刻膠，通過光刻對(duì)其進(jìn)行加工，形成僅將n型元件有源 區(qū)3進(jìn)行開口的抗蝕劑掩膜32。然后，在從此抗蝕劑掩膜32露出的n型元件有源區(qū)3上， 將柵電極6及虛設(shè)側(cè)壁31作為掩膜，在柵電極6兩側(cè)中的半導(dǎo)體基板1的表層中離子注 入n型雜質(zhì)，在此為磷(P)，來形成深S/D區(qū)17。作為P的離子注入條件，將加速能量設(shè)為 4keV 20keV、劑量設(shè)為2X 1015/cm2 2 X 1016/cm2，傾斜角設(shè)為0° 10° 。
接下來，注入作為擴(kuò)散抑制物質(zhì)的碳(C)。 具體地，在從抗蝕劑掩膜31露出的n型元件有源區(qū)3上，將虛設(shè)側(cè)壁31作為掩膜， 在半導(dǎo)體基板1的表層中注入作為擴(kuò)散抑制物質(zhì)的碳(C)，以比深S/D區(qū)17淺一些的程度 來形成C擴(kuò)散區(qū)33。作為此注入條件，將加速能量設(shè)為2keV 10keV、劑量設(shè)為1X1014/ cm2 2X10"/cm2，傾斜角設(shè)為0° 10° 。 接下來，同樣地，如圖5C中所示，在利用灰化處理等去除抗蝕劑掩膜31之后，在整 個(gè)表面上涂布光刻膠，通過光刻對(duì)其進(jìn)行加工，這次形成僅將P型元件有源區(qū)4進(jìn)行開口的 抗蝕劑掩膜34。并且，在從此抗蝕劑掩膜34露出的p型元件有源區(qū)4上，將側(cè)壁32作為 掩膜，在柵電極6兩側(cè)中的半導(dǎo)體基板1的表層中離子注入p型雜質(zhì)，在此為B，來形成深 S/D區(qū)18。作為B的離子注入條件，將加速能量設(shè)為2keV 5keV、劑量設(shè)為2X 1015/cm2 2X10"Vcm2，傾斜角設(shè)為0。 10° 。在此，在B的離子注入中，只要是含有B&等的B的離 子即可。 接下來，注入作為擴(kuò)散抑制物質(zhì)的碳(C)。 具體地，在從抗蝕劑掩膜34露出的p型元件有源區(qū)4上，將側(cè)壁32作為掩膜，在半 導(dǎo)體基板1的表層中注入作為擴(kuò)散抑制物質(zhì)的C，以比深S/D區(qū)淺一些的程度來形成C擴(kuò)散 區(qū)35。作為此注入條件，將加速能量設(shè)為2keV 10keV、劑量設(shè)為IX 1014/cm2 2X 1015/ cm2，傾斜角設(shè)為0。 10° 。此外，也可以在形成側(cè)壁32之前，形成C擴(kuò)散區(qū)33、35。
接下來，利用灰化處理等去除抗蝕劑掩膜34之后，進(jìn)行退火處理(快速退火 RTA)。作為退火條件，為了降低電阻，設(shè)為足夠的高溫，充分使雜質(zhì)活化。退火條件，需要與 后續(xù)的擴(kuò)展區(qū)的活化退火相符合地確定最佳值，但典型地為1025°C 1075°C 、0 3秒的范 圍。此時(shí)，通過導(dǎo)入C，可抑制不必要的橫向方向的擴(kuò)散，能夠防止短溝道耐性劣化，并能夠 只提高雜質(zhì)的活化。 接下來，僅在n型元件有源區(qū)3中進(jìn)行用于首先形成袋區(qū)的離子注入。 具體地首先，如圖6A所示，在去除側(cè)壁32之后，在整個(gè)表面上涂布光刻膠，通過光
刻對(duì)其進(jìn)行加工，形成僅將n型元件有源區(qū)3進(jìn)行開口的抗蝕劑掩膜36。 并且，在從抗蝕劑掩膜36露出的n型元件有源區(qū)3上，將柵電極6作為掩膜，在柵
電極6兩側(cè)中的半導(dǎo)體基板1的表層中離子注入p型雜質(zhì)，在此為銦(In)，來形成袋區(qū)ll。
作為In的離子注入條件，將加速能量設(shè)為20keV 100keV、劑量設(shè)為1X1012/ cm2 2X 1013/0112，在半導(dǎo)體基板1的表面從垂直的方向傾斜地進(jìn)行離子注入。以垂直于基 板表面方向?yàn)镺。，將此傾斜角(傾角)設(shè)為0° 45° 。此時(shí)，以上述加速能量及劑量，對(duì) 基板表面從對(duì)稱的四個(gè)方向分別進(jìn)行離子注入。在以下的說明中，在賦予傾斜角的情況下， 相同地四個(gè)方向進(jìn)行注入，并省略說明。此外，作為雜質(zhì)，除了 In之外，還可使用硼(B)，但 卻不能僅使用B。 接下來，進(jìn)行用于形成擴(kuò)展區(qū)的離子注入。 具體地，在從抗蝕劑掩膜36露出的n型元件有源區(qū)3上，將柵電極6作為掩膜，在 柵電極6兩側(cè)中的半導(dǎo)體基板1的表層中離子注入作為n型雜質(zhì)的磷(P)，來形成擴(kuò)展區(qū)
13。 由于P的固溶限度比砷(As)高，因此就存在在相同深度的結(jié)時(shí)能夠形成更低電阻的擴(kuò) 散層的優(yōu)點(diǎn)。作為P離子注入的條件，將加速能量設(shè)為0.2keV 2keV、劑量設(shè)為1X1014/ cm2 2X 1015/0112，將傾斜角設(shè)為0° 10° 。 接下來，如圖6A中所示，在利用灰化處理等去除抗蝕劑掩膜36之后，在整個(gè)表面 上涂布光刻膠，通過光刻對(duì)其進(jìn)行加工，這次形成僅將P型元件有源區(qū)4進(jìn)行開口的抗蝕劑 掩膜37。 接下來，首先進(jìn)行用于形成袋區(qū)的離子注入。 具體地，在從抗蝕劑掩膜37露出的p型元件有源區(qū)4上，將柵電極6作為掩膜，在 柵電極6兩側(cè)中的半導(dǎo)體基板1的表層中離子注入n型雜質(zhì)，在此為銻(Sb)，來形成袋區(qū)14。 作為Sb的離子注入條件，將加速能量設(shè)為20keV 100keV、劑量設(shè)為2X1012/ cn^ 2X10"/cm、將傾斜角設(shè)為0。 45° 。此外，在此情況下，也可使用其它n型雜質(zhì)， 例如As或P來代替Sb，來進(jìn)行離子注入。
接下來，進(jìn)行用于形成擴(kuò)展區(qū)的離子注入。 具體地，在從抗蝕劑掩膜37露出的p型元件有源區(qū)4上，將柵電極6作為掩膜，在 柵電極6兩側(cè)中的半導(dǎo)體基板1的表層中離子注入p型雜質(zhì)，在此為硼(B)，來形成擴(kuò)展區(qū) 16。 作為B的離子注入條件，將加速能量設(shè)為O. 2keV 0. 5keV、劑量設(shè)為1X1014/ cm2 2X10，cm2，將傾斜角設(shè)為0。 10° 。在此，在注入的離子種類中使用BF2的情況 下，最好將加速能量設(shè)為lkeV 2. 5keV、劑量設(shè)為約2倍。此最佳條件根據(jù)有無側(cè)壁及 其厚度而變化，在存在側(cè)壁的情況下，需要在形成袋區(qū)的離子注入中，將加速能量導(dǎo)出得高 些，在形成擴(kuò)展區(qū)的離子注入中，將劑量導(dǎo)出得多些，而作為最佳條件。
接下來，對(duì)形成的擴(kuò)展區(qū)13、 16進(jìn)行活化。 具體地，如圖6C中所示，在利用灰化處理等去除抗蝕劑掩膜37之后，利用CVD法 等在整個(gè)表面上堆積硅氧化膜，通過各向異性蝕刻(回蝕/etchback)，僅在各柵電極6的側(cè) 面上殘留此硅氧化膜，來形成側(cè)壁38。 并且，實(shí)施退火(RTA)處理而使雜質(zhì)活化。在相對(duì)低溫下短時(shí)間內(nèi)進(jìn)行此活化，抑 制擴(kuò)展區(qū)的不必要的擴(kuò)散。典型地，在950°C 1025°C 、0 3秒的范圍下，以比深S/D區(qū)活 化低的溫度下且短的時(shí)間內(nèi)進(jìn)行。由此，分別在n型元件有源區(qū)3中，形成由袋區(qū)11、 N擴(kuò) 散區(qū)33、擴(kuò)展區(qū)13及深S/D區(qū)17構(gòu)成的n型雜質(zhì)擴(kuò)散層41，在p元件有源區(qū)4中形成由袋區(qū)14、N擴(kuò)散區(qū)35、擴(kuò)展區(qū)16及深S/D區(qū)18構(gòu)成的p型雜質(zhì)擴(kuò)散層42。 此外，也存在利用60(TC左右的低溫退火在非平衡狀態(tài)下進(jìn)行活化的方法。在此情
況下，為了減少結(jié)的漏電，認(rèn)為適合與SOI基板的組合。即使在側(cè)壁形成工序或擴(kuò)展區(qū)的活
化退火中，C的擴(kuò)散抑制效果也會(huì)起作用，可抑制短溝道耐性的劣化。此外，在進(jìn)行擴(kuò)展區(qū)
及袋區(qū)的離子注入時(shí)，此時(shí)還可以導(dǎo)入C、N等的擴(kuò)散抑制物質(zhì)。也可在形成側(cè)壁38之前進(jìn)
行擴(kuò)展區(qū)的退火處理。 這樣以后，經(jīng)過層間絕緣膜和連接孔、各種布線層等的形成工序，分別在n型元件
有源區(qū)3中形成nMOS晶體管，在p型元件有源區(qū)4中形成pMOS晶體管。 如上所述，根據(jù)本實(shí)施方式，特別地提高了 nMOS晶體管中的閾值電壓的滾降特性
及電流驅(qū)動(dòng)能力，降低了漏極的漏電流，同時(shí)容易且確實(shí)地實(shí)現(xiàn)了元件的微細(xì)化 高集成
化，可進(jìn)行CMOS結(jié)構(gòu)的半導(dǎo)體器件的最佳設(shè)計(jì)，實(shí)現(xiàn)器件性能的提高及降低功耗。 此外，在上述第一及第二實(shí)施方式中，示出了使用離子注入技術(shù)來進(jìn)行C的導(dǎo)入
的方法的例子，但導(dǎo)入方法不限定于此，也適合于利用外延技術(shù)等在半導(dǎo)體基板上制作預(yù)
先含有C的層等的方法。 根據(jù)本發(fā)明，能夠?qū)崿F(xiàn)一種半導(dǎo)體器件，其可提高閾值電壓的滾降特性及電流驅(qū) 動(dòng)能力，降低漏極的漏電流，同時(shí)容易且確實(shí)地實(shí)現(xiàn)元件的微細(xì)化"高集成化，特別地，可進(jìn) 行CMOS結(jié)構(gòu)的半導(dǎo)體器件的最佳設(shè)計(jì)，并實(shí)現(xiàn)器件性能的提高及降低功耗。
權(quán)利要求
一種nMOS晶體管的制造方法，其特征在于，包括第一工序，在半導(dǎo)體基板上隔著柵絕緣膜形成柵電極；第二工序，在上述第一工序后，將上述柵電極作為掩膜，在其兩側(cè)的上述半導(dǎo)體基板的表層中至少導(dǎo)入銦，導(dǎo)入的深度為第一深度；第三工序，在上述第二工序后，將上述柵電極作為掩膜，在其兩側(cè)的上述半導(dǎo)體基板的表層中導(dǎo)入碳，導(dǎo)入的深度為比上述第一深度深的第二深度；第四工序，在上述第三工序后，將上述柵電極作為掩膜，在其兩側(cè)中的上述半導(dǎo)體基板的表層中至少導(dǎo)入磷，導(dǎo)入的深度為比上述第一深度淺的第三深度；第五工序，至少將上述柵電極和形成在上述柵電極的兩側(cè)面上的側(cè)壁膜作為掩膜，在其兩側(cè)的上述半導(dǎo)體基板的表層中導(dǎo)入n型雜質(zhì)，導(dǎo)入的深度比上述第三深度深。
2. 根據(jù)權(quán)利要求l所述的nMOS晶體管的制造方法，其特征在于，在上述第三工序中，以10keV或10keV以下的加速能量進(jìn)行離子注入碳。
3. 根據(jù)權(quán)利要求1或2所述的nMOS晶體管的制造方法，其特征在于，在上述第四工序中，在導(dǎo)入上述磷之后，對(duì)上述半導(dǎo)體基板進(jìn)行熱處理。
4. 根據(jù)權(quán)利要求3所述的nMOS晶體管的制造方法，其特征在于，以900°C 1025。C的溫度來進(jìn)行上述熱處理。
全文摘要
提供一種nMOS晶體管的制造方法。在nMOS結(jié)構(gòu)的半導(dǎo)體器件，當(dāng)形成雜質(zhì)擴(kuò)散層(21)時(shí)，考慮到擴(kuò)展區(qū)(13)及袋區(qū)(11)的形成，還考慮到用于抑制擴(kuò)展區(qū)(13)的雜質(zhì)擴(kuò)散為目的的最佳雜質(zhì)組合，擴(kuò)展區(qū)(13)的雜質(zhì)至少使用磷(P)，袋區(qū)(11)的雜質(zhì)至少使用銦(In)，并且使用碳(C)作為擴(kuò)散抑制物質(zhì)。由此，特別是在nMOS結(jié)構(gòu)的半導(dǎo)體器件中，提高閾值電壓的滾降特性及電流驅(qū)動(dòng)能力，降低了漏電流，同時(shí)容易且確實(shí)地實(shí)現(xiàn)元件的微細(xì)化·高集成化，特別地，可進(jìn)行CMOS結(jié)構(gòu)的半導(dǎo)體器件的最佳設(shè)計(jì)，實(shí)現(xiàn)器件性能的提高及降低功耗。
文檔編號(hào)H01L21/265GK101777496SQ200910160319
公開日2010年7月14日 申請(qǐng)日期2003年1月31日 優(yōu)先權(quán)日2003年1月31日
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