專利名稱：集成電路結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及集成電路，且特別涉及堆疊型共面波導(dǎo)(stacked coplanarwave-guides)。
背景技術(shù)：
波導(dǎo)(wave-guides)為微波電路應(yīng)用中的極為重要元件。其提供了微波電路 內(nèi)有源裝置與無源裝置之間的內(nèi)部連結(jié)情形。波導(dǎo)為廣泛應(yīng)用于單晶微波集成電路 (monolithic microwave integrated circuit)應(yīng)用中的——禾中傳輸線路。
對(duì)于單晶微波集成電路應(yīng)用而言，波導(dǎo)通常采用共面波導(dǎo)方式 (coplana，ave-guides)存在，其中于同一波導(dǎo)內(nèi)的接地線與信號(hào)線形成于相同平面中， 而此平面通常平行于位于其F方的半導(dǎo)體基板的表面。共面波導(dǎo)的制作流程可相容于現(xiàn) 今集成電路的制造流程。再者,其也可形成于設(shè)置有互補(bǔ)型金屬氧化物半導(dǎo)體電路(CMOS circuit)的同一基板之上，因此波導(dǎo)也易整合于互補(bǔ)型金屬氧化物半導(dǎo)體電路之中。
請(qǐng)參照?qǐng)Dl，示出了一種公知共面波導(dǎo)2，其包括了--信號(hào)線4以及位于接地線6 對(duì)稱側(cè)的數(shù)個(gè)接地線6。信號(hào)線4與接地線6位于一相同水平平面之上。共面波導(dǎo)2形 成于一高介電常數(shù)(high-k)介電層10之上，而高介電常數(shù)介電層10形成于一保護(hù)層 (passivation layer) 12之上。金屬層間介電層14則位于共面波導(dǎo)2的下方，其中金屬層 間介電層14之內(nèi)形成有數(shù)個(gè)金屬導(dǎo)線?；?6則位于金屬層間介電層14的下方。
如圖1所示，公知共面波導(dǎo)2于形成頂部膜層內(nèi)且相對(duì)遠(yuǎn)離于基板16，因此其于基 板16內(nèi)的能量損耗較少于將共面波導(dǎo)2形成于高介電常數(shù)介電層下方的任一膜層內(nèi)設(shè)置 情形。然而,所傳輸?shù)奈⒉úㄩL通常遠(yuǎn)大于介于共面波導(dǎo)2與基板16間的垂直距離。舉例 來說，于二氧化硅介電層內(nèi)的電磁波波長約為3000微米(于50GHz下)。對(duì)于較低頻率而 言，波長將會(huì)更大。上述波長遠(yuǎn)超過膜層10、12、14與其他類似膜層的總膜厚。因此，通過 將共面波導(dǎo)2設(shè)置于頂部膜層內(nèi)對(duì)于上述距離的增加相較于微波信號(hào)的波長相對(duì)為小，且 因而限制了通過增加垂直距離以達(dá)成降低能量損耗的功效。 除此之外，如圖1所示的公知共面波導(dǎo)2也具有以下的其他缺點(diǎn)。接地線6的膜 厚T由各芯片的制造程序所決定，因而具有較少的調(diào)整空間。如此也限制了對(duì)于共面波導(dǎo) 2的特性調(diào)整。因此，便需要可解決前述問題的波導(dǎo)結(jié)構(gòu)及其形成方法。

發(fā)明內(nèi)容
有鑒于此，本發(fā)明提供了一種集成電路結(jié)構(gòu)，以解決前述的公知問題。 依據(jù)一實(shí)施例，本發(fā)明的集成電路結(jié)構(gòu)包括 —半導(dǎo)體基板；一內(nèi)連結(jié)構(gòu)，位于該半導(dǎo)體基板之上； —第一介電層,位于該半導(dǎo)體基板之上及該內(nèi)連結(jié)構(gòu)之內(nèi)； 一第二介電層，位于該 內(nèi)連結(jié)構(gòu)之內(nèi)及該第一介電層之上；以及一波導(dǎo)。上述波導(dǎo)包括一第一膜層，位于該第一 介電層內(nèi)；以及一第二膜層,位于該第二介電層內(nèi)，其中該第一膜層緊鄰該第二膜層。
4依據(jù)另--實(shí)施例，本發(fā)明的集成電路結(jié)構(gòu)包括 —半導(dǎo)體基底；多個(gè)介電層；以及一波導(dǎo)。上述介電層包括多個(gè)金屬層間介電層
位于該半導(dǎo)體基底之上,其中所述多個(gè)金屬層間介電層包括一第一金屬層間介電層以及位
于該第一金屬層間介電層上方的一第二金屬層間介電層；以及一保護(hù)層，位于該金屬層間
介電層之上。上述波導(dǎo)包括--信號(hào)線；一第 -接地線；以及一第二接地線，位于設(shè)置該第
一接地線的該信號(hào)線的一對(duì)稱側(cè)。在一實(shí)施例中，至少該信號(hào)線、該第一接地線與該第二接
地線之一延伸至所述多個(gè)介電層內(nèi)的一第一介電層或一第二介電層之中。 本發(fā)明很好的解決了前述的現(xiàn)有技術(shù)中存在的問題，便于更大范圍調(diào)整波導(dǎo)的特
性阻抗,并且改善了波導(dǎo)的功率因數(shù)。 為了讓本發(fā)明的上述和其他目的、特征、和優(yōu)點(diǎn)能更明顯易懂，下文特舉一較佳實(shí) 施例，并配合附圖，作詳細(xì)說明如下。


圖1為一剖面圖，顯示了一公知共面波導(dǎo)，其采用CM0S相容程序所制成，其中波導(dǎo) 形成于位于高介電常數(shù)層上的一頂部介電層內(nèi)； 圖2A與圖2:B為一剖面圖與一立體圖，分別顯示了依據(jù)本發(fā)明一實(shí)施例的波導(dǎo)，其 中波導(dǎo)包括位于不同膜層內(nèi)的數(shù)個(gè)堆疊部； 圖3為一剖面圖，示出了依據(jù)本發(fā)明另一實(shí)施例的波導(dǎo)，其中波導(dǎo)內(nèi)的金屬導(dǎo)線 部以及介層物部具有不同寬度； 圖4顯示了多個(gè)模擬結(jié)果，其中波導(dǎo)的衰減損失示出為信號(hào)線膜厚的函數(shù)；
圖5顯示了多個(gè)模擬結(jié)果，其中波導(dǎo)的品質(zhì)因數(shù)示出為信號(hào)線膜厚的函數(shù)；
圖6顯示了多個(gè)模擬結(jié)果，其中波導(dǎo)的特性阻抗示出為信號(hào)線膜厚的函數(shù)； [酬圖7顯示了多個(gè)模擬結(jié)果,其中波導(dǎo)的特性阻抗示出為信號(hào)線與接地線的間距的
函數(shù)；以及圖E卜圖11不出了多個(gè)波導(dǎo)的實(shí)施情形，其內(nèi)信號(hào)線與接地線具有不同膜厚。上述附圖中的附圖標(biāo)記說明如下
2 -共面波導(dǎo)；4 -信號(hào)線；6 -接地線；10 ' 高介電常數(shù)介電層；12 - 保護(hù)層；14 ' 金屬層間介電層；16 - 基板；30 - 半導(dǎo)體基板；31 - 接觸插栓；32 ' 集成電路裝置；33 -、層間介電層；34 ' 內(nèi)連結(jié)構(gòu)；35 - 金屬導(dǎo)線；
5
37 介層物； 40 共面波導(dǎo)； 42 信號(hào)線； 42—M2、42J1 信號(hào)線的金屬導(dǎo)線部； 42_V2、42_V1 信號(hào)線的介層物部； 44 接地線； 50 介電層； 51 焊墊； S 信號(hào)線與接地線的間距； T 接地線的膜厚； T' 信號(hào)線的膜厚； Wl 金屬導(dǎo)線部與介層物部的寬度。
具體實(shí)施例方式
本發(fā)明提供了新穎的共面波導(dǎo)，并通過下文描述并配合圖2A-圖11等附圖以解說 本發(fā)明的共面波導(dǎo)的多個(gè)實(shí)施例，其中相同標(biāo)號(hào)代表了相同構(gòu)件。 請(qǐng)參照?qǐng)D2A與圖2B,分別示出了本發(fā)明-一實(shí)施例中的包括有一波導(dǎo)結(jié)構(gòu)的集成 電路結(jié)構(gòu)的剖面圖與立體圖。首先提供由如硅或硅鍺等常見半導(dǎo)體材料所制成的半導(dǎo)體基 板30。接著形成包括有互補(bǔ)型金屬氧化物半導(dǎo)體(CMOS)裝置的集成電路裝置32,在此示 出為一MOS晶體管作為代表。集成電路裝置32可形成于半導(dǎo)體基板30的表面。內(nèi)連結(jié)構(gòu) 34則形成于半導(dǎo)體基板30之上。內(nèi)連結(jié)構(gòu)34包括組成內(nèi)連集成電路32的數(shù)個(gè)金屬導(dǎo)線 35與介層物37，而內(nèi)連結(jié)構(gòu)34則可連結(jié)集成電路32與位于各半導(dǎo)體芯片的頂表面的焊墊 (未顯示) 共面波導(dǎo)40形成于內(nèi)連結(jié)構(gòu)34之內(nèi)。共面波導(dǎo)40包括信號(hào)線42與位于信號(hào)線 42的對(duì)稱側(cè)的數(shù)個(gè)接地線44。至少信號(hào)線42以及接地線44其中之 -包括一個(gè)以上的堆疊 膜層，且這些堆疊膜層分別位于一介電層之內(nèi)。共面波導(dǎo)40所在的數(shù)個(gè)介電層在此標(biāo)號(hào)為介 電層50。在一實(shí)施例中，介電層50包括金屬層間介電層(IMD)，其由如具有介電常數(shù)低于如 3. 5的低介電常數(shù)介電材料或低于2. 5的極低介電常數(shù)介電材料所形成。在其他實(shí)施例中，這 些介電層50包括 一個(gè)或多個(gè)未摻雜硅玻璃(USG)膜層,其也由低介電常數(shù)介電材料所形成。 這些未摻雜硅玻璃膜層也位于一保護(hù)層的下方。在其他實(shí)施例中，這些介電層50包括形成于 未摻雜硅玻璃膜層上的一保護(hù)層，而此保護(hù)層較佳地具有大于或等于3. 9的一介電常數(shù)。
依據(jù)其所設(shè)置的介電層50位置,共面波導(dǎo)40可包括采用多種不同方法所形成的 多種不同材料。舉例來說，當(dāng)共面波導(dǎo)40形成于金屬層間介電層與未經(jīng)摻雜硅玻璃膜層內(nèi) 時(shí)，共面波導(dǎo)40可具有通過公知單鑲嵌或雙鑲嵌工藝所形成的銅材料的一部(信號(hào)線42 或接地線44內(nèi)的一部)。如公知所知，上述鑲嵌工藝的施行包括于介電層內(nèi)形成開口 、于開 口內(nèi)填入金屬材料，以及施行化學(xué)機(jī)械研磨以移除開口以外的金屬材料等步驟。
另一方面，形成于保護(hù)層內(nèi)的共面波導(dǎo)40的一部則可包括鋁、鎢、銀或相似材料， 且其可通過沉積一金屬膜層并接著蝕刻此金屬膜層以形成期望形狀。舉例來說，圖3示出 了共面波導(dǎo)40包括了形成于保護(hù)層50頂面內(nèi)的一頂部膜層,其中共面波導(dǎo)40的頂部膜層
6與焊墊51位于 -同 -膜層內(nèi)且同時(shí)形成。 共面波導(dǎo)40可包括兩個(gè)或兩個(gè)以上的相堆疊膜層，其中共面波導(dǎo)內(nèi)膜層可位于 內(nèi)連結(jié)構(gòu)34內(nèi)的任一膜層中，例如為用于形成焊墊的焊墊膜層內(nèi)、形成有接觸插拴31(請(qǐng) 參照?qǐng)D2A)的層間介電層33內(nèi)和/或介于焊墊層與層間介電層33間的任一介電層內(nèi)的膜 層，但并不以上述實(shí)施情形加以限制本發(fā)明。請(qǐng)參照?qǐng)D2A與圖3，顯示了 一上部膜層與-一 下部膜層，雖共面波導(dǎo)40可包括更多膜層。共面波導(dǎo)40內(nèi)的各膜層主要包括數(shù)個(gè)金屬導(dǎo) 線部(metalline portion)及其下方的數(shù)個(gè)介層物部(via portion),其中信號(hào)線42的金 屬導(dǎo)線部包括了 42—M2與42—M1等部分，而金屬導(dǎo)線42的介層物部包括42—V2與42—VI等 部分。在一實(shí)施例中，金屬導(dǎo)線部42J2與42J1以及介層物部分42—V2與42—V1具有相 同寬度Wl，因而信號(hào)線42為具有長方形剖面的一集成導(dǎo)線。在另一實(shí)施例中，金屬導(dǎo)線部 42—M2與42—Ml與介層物部42—V2與42—VI分別具有不同的寬度Wl與W2。同樣地，接地線 44也可為數(shù)個(gè)金屬膜層所組成，而接地線44內(nèi)的不同部也可具有相同或相異的寬度。
值得注意的是信號(hào)線42與接地線44延伸于--個(gè)以上的膜層內(nèi)，可通過增加信號(hào) 線42與接地線44的膜厚以形成較佳波導(dǎo)。圖4示出了一模擬結(jié)果，顯示了波導(dǎo)內(nèi)的損耗 損失(attenuation loss)與信號(hào)線42 (請(qǐng)參照?qǐng)D2A,其中膜厚T'通過從上至下測(cè)量信號(hào) 線42而得到)膜厚T'間的函數(shù)關(guān)系。圖4內(nèi)顯示了隨著膜厚T'的增加，損耗損失也為 之減少。另一方面，圖5則示出了一模擬結(jié)果,顯示了隨著膜厚T'的增加，波導(dǎo)的品質(zhì)因數(shù) (quality factor)可獲得改善。 另外，也觀察到了通過調(diào)整信號(hào)線42及或接地線44的膜厚而可調(diào)整共面波導(dǎo)40 的特性阻抗(characteristic impedance)。舉例來說，如圖6所示，隨著信號(hào)線42膜厚T' 的增加，共面波導(dǎo)40的特性阻抗也隨之減少。在上述實(shí)施例中，對(duì)于膜厚T'調(diào)整也可結(jié)合 其他尺寸的調(diào)整，例如信號(hào)線42的寬度Wl以及介于信號(hào)線42與接地線44(請(qǐng)參照?qǐng)D2A) 間的間距S的調(diào)整，以便于更大范圍調(diào)整波導(dǎo)的特性阻抗。舉例來說，圖7示出了當(dāng)信號(hào)線 42的寬度Wl減少時(shí)，也降低了共面波導(dǎo)40的特性阻抗，而當(dāng)介于信號(hào)線42與接地線44間 的間距S增加時(shí)，將增加了其特性阻抗。 圖8與圖9示出了包括本發(fā)明共面波導(dǎo)的集成電路結(jié)構(gòu)的其他實(shí)施例，其中信號(hào) 線42與接地線44可更延伸進(jìn)入不同數(shù)量的金屬化層之中。請(qǐng)參照?qǐng)D8,接地線44延伸于 多個(gè)金屬化層之內(nèi)，而信號(hào)線42則僅形成于這些金屬膜層的相對(duì)上部膜層之內(nèi)。請(qǐng)參照?qǐng)D 9，接地線44延伸至多個(gè)金屬化層之內(nèi)，而信號(hào)線42形成于這些金屬化膜層的相對(duì)中間膜 層之內(nèi)。信號(hào)線42也可僅形成接地線44所在的這些金屬化層內(nèi)的相對(duì)底部膜層之內(nèi)。在 其他實(shí)施例中，信號(hào)線42可較接地線44延伸進(jìn)入較多的金屬化層之內(nèi)，且接地線44僅形 成于信號(hào)線所在的這些金屬化層的相對(duì)上部、相對(duì)中間或相對(duì)下部的金屬/介電膜層之中 如圖10與圖ll所示。請(qǐng)參照?qǐng)D10,接地線44較信號(hào)線42延伸于較少的金屬化膜層內(nèi)，且 可位于信號(hào)線42所在的一個(gè)或多個(gè)頂部金屬化膜層內(nèi)。或者，如圖ll所示，接地線可僅形 成信號(hào)線42所在這些金屬化/介電膜層之內(nèi)的一個(gè)或多個(gè)中間膜層內(nèi)。在其他實(shí)施例中， 接地線44可僅形成信號(hào)線42所在的金屬化/介電膜層的一個(gè)或多個(gè)相對(duì)底部膜層內(nèi)。
雖然本發(fā)明已以較佳實(shí)施例揭示如上，然其并非用以限定本發(fā)明，任何本領(lǐng)域普 通技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作各種的更動(dòng)與潤飾，因此本發(fā)明的保 護(hù)范圍當(dāng)視所附的權(quán)利要求所界定的范圍為準(zhǔn)。
權(quán)利要求
一種集成電路結(jié)構(gòu)，包括一半導(dǎo)體基板；一內(nèi)連結(jié)構(gòu)，位于該半導(dǎo)體基板之上；一第一介電層，位于該半導(dǎo)體基板之上及該內(nèi)連結(jié)構(gòu)之內(nèi)；一第二介電層，位于該內(nèi)連結(jié)構(gòu)之內(nèi)及該第一介電層之上；以及一波導(dǎo)，包括一第一膜層，位于該第一介電層內(nèi)；以及一第二膜層，位于該第二介電層內(nèi)，其中該第一膜層緊鄰該第二膜層。
2. 如權(quán)利要求1所述的集成電路結(jié)構(gòu)，其中該波導(dǎo)還包括一信號(hào)線及位于該信號(hào)線的 對(duì)稱側(cè)的--第--接地線與一第二接地線。
3. 如權(quán)利要求2所述的集成電路結(jié)構(gòu)，其中該信號(hào)線具有不同于或相同于該第一接地 線與該第二接地線的一膜厚。
4. 如權(quán)利要求3所述的集成電路結(jié)構(gòu)，其中該信號(hào)線具有小于該第一接地線與該第二 接地線的一膜厚。
5. 如權(quán)利要求4所述的集成電路結(jié)構(gòu)，其中該第一接地線與該第二接地線延伸進(jìn)入多 個(gè)金屬化膜層之內(nèi)，且其中該信號(hào)線位于所述多個(gè)金屬化膜層的相對(duì)頂層內(nèi)且不位于所述 多個(gè)金屬化膜層的相對(duì)底層內(nèi)或該信號(hào)線位于所述多個(gè)金屬膜層的相對(duì)中間層內(nèi)且不位 于所述多個(gè)金屬膜層的相對(duì)頂層或向?qū)Φ讓觾?nèi)或該信號(hào)線位于所述多個(gè)金屬化膜層的相 對(duì)底層內(nèi)且不位于所述多個(gè)金屬化膜層的相對(duì)頂層內(nèi)。
6. 如權(quán)利要求3所述的集成電路結(jié)構(gòu)，其中該信號(hào)線具有大于該第一接地線與該第二 接地線的一膜厚。
7. 如權(quán)利要求6所述的集成電路結(jié)構(gòu)，其中該信號(hào)線延伸進(jìn)入多個(gè)金屬化膜層之內(nèi)， 且其中該第一接地線與該第二接地線位于所述多個(gè)金屬化膜層的相對(duì)頂層內(nèi)且不位于所 述多個(gè)金屬化膜層的相對(duì)底層內(nèi)或該第一接地線與該第二接地線位于所述多個(gè)金屬化膜 層的相對(duì)中間層內(nèi)且不位于所述多個(gè)金屬化膜層的相對(duì)頂層或相對(duì)底層內(nèi)或該第一接地 線與該第二接地線位于所述多個(gè)金屬化膜層的相對(duì)底層內(nèi)且不位于所述多個(gè)金屬化膜層 的相對(duì)頂層內(nèi)。
8. 如權(quán)利要求1所述的集成電路結(jié)構(gòu),其中該第二介電層為一保護(hù)層。
9. 如權(quán)利要求1所述的集成電路結(jié)構(gòu)，其中該第一膜層與該第二膜層皆包括一金屬導(dǎo) 線部與位于該金屬導(dǎo)線部下方的一介層物部。
10. —種集成電路結(jié)構(gòu)，包括 一半導(dǎo)體基底；多個(gè)介電層，包括多個(gè)金屬層間介電層位于該半導(dǎo)體基底之上，其中所述多個(gè)金屬層間介電層包括一第 一金屬層間介電層以及位于該第一金屬層間介電層--匕方的一第二金屬層間介電層；以及 一保護(hù)層,位于該金屬層間介電層之上;以及 一波導(dǎo)，包括 一信號(hào)線； 一第一接地線；以及一第二接地線，位于設(shè)置該第-接地線的該信號(hào)線的-對(duì)稱側(cè)；其中至少該信號(hào)線、該第一接地線與該第二接地線的一延伸至所述多個(gè)介電層內(nèi)的一 第一介電層或一第二介電層之中。
11.如權(quán)利要求l()所述的集成電路結(jié)構(gòu)，其中該第二介電層為一保護(hù)層，而該第一介 電層為-低介電常數(shù)介電層。
12. 如權(quán)利要求IO所述的集成電路結(jié)構(gòu)，其中該第二介電層為一未摻雜硅玻璃層，而 該第一介電層為一低介電常數(shù)介電層。
13. 如權(quán)利要求l()所述的集成電路結(jié)構(gòu)，其中該第二介電層為一保護(hù)層，而該第一介 電層為一未摻雜硅玻璃層。
14. 如權(quán)利要求IO所述的集成電路結(jié)構(gòu)，其中該信號(hào)線具有相同于或不同于該第一接 地線與該第二接地線的一膜厚。
15. 如權(quán)利要求1()所述的集成電路結(jié)構(gòu)，其中該信號(hào)線、該第一接地線與該第二接地 線皆包括一金屬導(dǎo)線部與位于該金屬導(dǎo)線部下方的-介層物部。
全文摘要
一種集成電路結(jié)構(gòu)，包括一半導(dǎo)體基板；一內(nèi)連結(jié)構(gòu)，位于該半導(dǎo)體基板之上；一第一介電層，位于該半導(dǎo)體基板之上及該內(nèi)連結(jié)構(gòu)之內(nèi)；一第二介電層，位于該內(nèi)連結(jié)構(gòu)之內(nèi)及該第一介電層之上；以及一波導(dǎo)。上述波導(dǎo)包括一第一膜層，位于該第一介電層內(nèi)；以及一第二膜層，位于該第二介電層內(nèi)，其中該第一膜層緊鄰該第二膜層。本發(fā)明提供的集成電路結(jié)構(gòu)便于更大范圍調(diào)整波導(dǎo)的特性阻抗，改善功率因數(shù)。
文檔編號(hào)H01L27/04GK101771038SQ200910141838
公開日2010年7月7日 申請(qǐng)日期2009年5月26日 優(yōu)先權(quán)日2008年12月29日
發(fā)明者卓秀英 申請(qǐng)人:臺(tái)灣積體電路制造股份有限公司