專利名稱：集成電路結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體元件，且涉及金屬氧化物半導(dǎo)體 (metal-oxide-semiconductor, M0S)元件，又甚至特別涉及高壓金屬氧化物半導(dǎo)體元件的 結(jié)構(gòu)與制造方法。
背景技術(shù)：
高壓金屬氧化物半導(dǎo)體元件被廣泛地使用于許多電子元件中，例如輸入/輸出電 路、CPU電源供應(yīng)、電力管理系統(tǒng)(power management system)、交流/直流電轉(zhuǎn)換器等。高 壓金屬氧化物半導(dǎo)體元件具有多種形式。對稱的高壓金屬氧化物半導(dǎo)體元件可于源極側(cè)與 漏極側(cè)上具有一對稱的結(jié)構(gòu)?？蓪嵤└唠妷河诼O與源極側(cè)這兩者。非對稱的高壓金屬氧 化物半導(dǎo)體元件可于源極側(cè)與漏極側(cè)上具有一非對稱的結(jié)構(gòu)。例如，只有源極側(cè)與漏極側(cè) 其中之一，通常為漏極側(cè)是被設(shè)計來承受高電壓。 圖1顯示一常見高壓金屬氧化物半導(dǎo)體元件，其也為一雙重擴散漏極(double diffusion drain, DDD)金屬氧化物半導(dǎo)體元件。高壓金屬氧化物半導(dǎo)體元件包括柵極氧 化物102a、柵極電極102b于柵極氧化物102a上、雙重擴散漏極103于基底101中與高壓結(jié) 107于雙重擴散漏極103中。基底101為與雙重擴散漏極103相對的導(dǎo)電形式。雙重擴散 漏極103為輕摻雜，且具有與高壓結(jié)107相同的導(dǎo)電形式。 常見高壓金屬氧化物半導(dǎo)體元件遭遇一些缺點。如圖1所示的高壓金屬氧化物半 導(dǎo)體元件的擊穿電壓與介于高壓結(jié)107與柵極電極102b間的距離S相關(guān)，且距離S越大， 擊穿電壓會越高。所以為了提高擊穿電壓，距離S必須被增加。然而，距離S的增加需要高 壓金屬氧化物半導(dǎo)體元件占據(jù)一較大的芯片面積。 —額外的問題為如圖1所示的高壓金屬氧化物半導(dǎo)體元件的擊穿電壓與電場分 布相關(guān)，特別是介于柵極電極102b與高壓結(jié)107間的電場。然而，于常見高壓金屬氧化物 半導(dǎo)體元件中的電場分布不易調(diào)整。因此亟需上述所討論問題的解決方式。

發(fā)明內(nèi)容
為了解決現(xiàn)有技術(shù)存在的上述問題，本發(fā)明提供一種集成電路結(jié)構(gòu)，包括一高壓 阱區(qū)(high-voltage well，HVW)于一半導(dǎo)體基底中；一第一雙重擴散(double diffusion, DD)區(qū)于該高壓阱區(qū)中；以及一第二雙重擴散區(qū)于該高壓阱區(qū)中。該第一雙重擴散區(qū)與該 第二雙重擴散區(qū)通過該高壓阱區(qū)的一中間部分互相分離。 一凹口自該半導(dǎo)體基底的頂部表 面延伸進入該高壓阱區(qū)的該中間部分與該第二雙重擴散區(qū)。 一柵極介電層延伸進入該凹口 且覆蓋該凹口的底部。 一柵極于該柵極介電層上。 一第一源/漏極區(qū)于該第一雙重擴散區(qū) 中。 一第二源/漏極區(qū)于該第二雙重擴散區(qū)中。 本發(fā)明提供另一種集成電路結(jié)構(gòu)，包括一半導(dǎo)體基底；一高壓阱區(qū)為一第一導(dǎo) 電形式于該半導(dǎo)體基底中；一第一雙重擴散區(qū)于該高壓阱區(qū)中，該第一雙重擴散區(qū)為一第 二導(dǎo)電形式其相對于該第一導(dǎo)電形式；以及一第二雙重擴散區(qū)為該第二導(dǎo)電形式于該高壓阱區(qū)中。該第一雙重擴散區(qū)及該第二雙重擴散區(qū)與該高壓阱區(qū)介于該第一雙重擴散區(qū)與該 第二雙重擴散區(qū)間的一中間部分鄰接。 一凹口自該半導(dǎo)體基底的頂部表面延伸進入該高壓 阱區(qū)的該中間部分。該凹口具有一第一側(cè)壁與一第二側(cè)壁其相對于該第一側(cè)壁，其中該第 一側(cè)壁位于該第二雙重擴散區(qū)中，而該第二側(cè)壁位于該高壓阱區(qū)的該中間部分中。 一柵極 介電層連續(xù)不斷地覆蓋該第一雙重擴散區(qū)的一第一頂部表面與該第二雙重擴散區(qū)的一第 二頂部表面，且延伸至該凹口的底部。 一柵極電極于該柵極介電層上。 一源極區(qū)于該第一 雙重擴散區(qū)中。 一漏極區(qū)于該第二雙重擴散區(qū)中。 本發(fā)明另提供一種集成電路結(jié)構(gòu)，包括一高壓阱區(qū)為一第一導(dǎo)電形式于該半導(dǎo) 體基底中；一第一雙重擴散區(qū)于該高壓阱區(qū)中，該第一雙重擴散區(qū)為一第二導(dǎo)電形式其相 對于該第一導(dǎo)電形式；以及一第二雙重擴散區(qū)為該第二導(dǎo)電形式于該高壓阱區(qū)中。該第一 雙重擴散區(qū)與該第二雙重擴散區(qū)為彼此互相分離。 一柵極介電層于該高壓阱區(qū)上，其中該 柵極介電層包括一第一部分低于該第一雙重擴散區(qū)的一第一頂部表面與該第二雙重擴散 區(qū)的一第二頂部表面。該第一部分介于該第一雙重擴散區(qū)與該第二雙重擴散區(qū)之間。該集 成電路結(jié)構(gòu)還包括一柵極電極于該柵極介電層上；一源極區(qū)于該第一雙重擴散區(qū)中；以 及一漏極區(qū)于該第二雙重擴散區(qū)中。 本發(fā)明還提供一種形成集成電路結(jié)構(gòu)的方法，包括形成一高壓阱區(qū)于該半導(dǎo)體 基底中；形成一第一雙重擴散區(qū)于該高壓阱區(qū)中；以及形成一第二雙重擴散區(qū)于該高壓阱 區(qū)中。該第一雙重擴散區(qū)與該第二雙重擴散區(qū)通過該高壓阱區(qū)的一中間部分彼此互相分 離。此方法還包括形成一凹口自該半導(dǎo)體基底的頂部表面延伸進入該高壓阱區(qū)的該中間 部分與該第二雙重擴散區(qū)；形成一柵極介電層延伸進入該凹口且覆蓋該凹口的底部；形成 一柵極電極于該柵極介電層上；形成一第一源/漏極區(qū)于該第一雙重擴散區(qū)中；以及形成 一第二源/漏極區(qū)于該第二雙重擴散區(qū)中。 本發(fā)明又提供一種形成集成電路結(jié)構(gòu)的方法，包括形成一第一凹口與一第二凹 口自該半導(dǎo)體基底的頂部表面延伸進入該半導(dǎo)體基底。該第一凹口與該第二凹口彼此互 相分離。填入一介電材料于該第一凹口與該第二凹口中。此方法還包括形成一掩模以覆 蓋該第二凹口，其中該第一凹口不被該掩模覆蓋；蝕刻該介電材料于該第一凹口中的部分 以于該第一凹口中露出該半導(dǎo)體基底的一表面；執(zhí)行一化學(xué)機械研磨以移除該介電材料高 于該半導(dǎo)體基底的頂部表面的部分；注入該半導(dǎo)體基底以形成一高壓阱區(qū)于該半導(dǎo)體基底 中。該高壓阱區(qū)的至少一部分位于該第一凹口之下。此方法還包括注入該半導(dǎo)體基底以形 成一第一雙重擴散區(qū)與一第二雙重擴散區(qū)于該高壓阱區(qū)中。該第一雙重擴散區(qū)與該第二雙 重擴散區(qū)通過該第一凹口的至少一部分彼此互相分離。此方法還包括形成一柵極介電層 覆蓋該第一凹口的底部；形成一柵極電極于該柵極介電層上；形成一源極區(qū)于該第一雙重 擴散區(qū)中；以及形成一漏極區(qū)于該第二雙重擴散區(qū)中。 本發(fā)明的優(yōu)點包括減少高壓金屬氧化物半導(dǎo)體元件所占據(jù)的芯片面積與減少漏 電流。本發(fā)明實施例利用現(xiàn)行的制造工藝，且不需額外的掩模與工藝步驟。
為了讓本發(fā)明的上述和其他目的、特征、和優(yōu)點能更明顯易懂，下文特舉較佳實施 例，并配合附圖，作詳細(xì)說明如下。


圖1顯示一常見的具有雙重擴散漏極的高壓金屬氧化物半導(dǎo)體元件。 圖2至圖IO為本發(fā)明一實施例于制造時的中間步驟的剖面圖，其中形成一具有垂
直溝道的高壓金屬氧化物半導(dǎo)體元件。 圖11與圖12顯示本發(fā)明一替代實施例的剖面圖。 上述附圖中的附圖標(biāo)記說明如下 101 基底 102a 柵極氧化物 102b 柵極電極 103 雙重擴散漏極 107 高壓結(jié) S 介于高壓結(jié)107與柵極電極102b間的距離 20 半導(dǎo)體基底 22 焊墊層 24 掩模層 26 光致抗蝕劑 28 開口 28p282 開口 32 介電材料 34 光致抗蝕劑 36 區(qū)域 40 淺溝槽隔離區(qū) 44 高壓p阱 Tl 高壓p阱44的深度 46、48 n型雙重擴散區(qū) T2 雙重擴散區(qū)46與48的深度 48: 雙重擴散區(qū)48的一部分 482 雙重擴散區(qū)48的其他部分 51 雙重擴散區(qū)46與48的頂部表面的實質(zhì)上平坦部分 52 柵極介電層 54 柵極電極 62 源極區(qū) 64 漏極區(qū) 66 源極硅化區(qū) 67 柵極間隙壁 68 漏極硅化區(qū) 70 柵極硅化區(qū) 74、76 箭號
具體實施例方式
提供一形成高壓金屬氧化物半導(dǎo)體元件的新方法。本發(fā)明一實施例于制造時的中 間步驟以圖解來說明。之后討論較佳實施例的變化。在所有本發(fā)明各種附圖與示出的實施 例中，相同的標(biāo)號用來表示相同的元件。 參見圖2，提供半導(dǎo)體基底20。在較佳實施例中，半導(dǎo)體基底20包括硅。半導(dǎo)體 基底20也可包含其他一般使用的材料，例如碳、鍺、鎵、砷、氮、銦、磷與其類似物。半導(dǎo)體基 底20可由單晶或化合物材料(compoundmaterial)所形成，且可為一塊狀(bulk)基底或一 絕緣層上半導(dǎo)體基底(semiconductor-on-insulator，SOI)。在一實施例中，半導(dǎo)體基底20 被輕摻雜成P型，且因此為一 P基底，然而其也可為一 n型基底被輕摻雜為n型。
于半導(dǎo)體基底20上形成焊墊層(pad layer)22與掩模層24。焊墊層22較佳為 一薄膜包括由氧化硅形成，例如使用一熱氧化工藝。焊墊層22可作為一黏合層介于半導(dǎo) 體基底20與掩模層24之間。焊墊層22也可作為蝕刻掩模層24時的蝕刻終止層。在較 佳實施例中，掩模層24由氮化硅所形成，例如使用低壓化學(xué)沉積(low pressure chemical vapor d印osition， LPCVD)。在其他實施例中，使用硅的熱氮化、等離子體輔助化學(xué)氣相沉 禾只(plasma enhancedchemical vapor deposition, PECVD)或等離子體陽極氮化(plasma anodicnitridation)來形成掩模層24。掩模層24于接下來的光刻工藝中作為一硬掩模。 形成光致抗蝕劑26于掩模層24之上，且之后將其圖案化以形成開口 28。
參見圖3，經(jīng)由開口 28蝕刻掩模層24與焊墊層22，而露出位于下方的半導(dǎo)體基底 20的部分。之后蝕刻半導(dǎo)體基底20的露出部分以便同時形成開口 28(如開口 28工與282所 示)且延伸進入半導(dǎo)體基底20。之后移除光致抗蝕劑2 6。接著，較佳執(zhí)行一清潔步驟以移 除半導(dǎo)體基底20的原生氧化層(native oxide)。可使用稀釋的HF來執(zhí)行清潔步驟。
參見圖4，同時填滿開口 28。在一實施例中，首先可執(zhí)行一氧化以于各開口 28的 側(cè)壁中形成一氧化襯墊(未顯示)。之后將介電材料32，例如氧化硅填入開口 28中。填 滿方法可包括高密度化學(xué)氣相沉積(high-densitychemical vapor deposition, HDCVD)， 然而也可使用其他方法，例如次常壓化學(xué)氣相沉積(sub-atmospheric chemical v即or d印osition，HDCVD)與其類似方法。在所產(chǎn)生的結(jié)構(gòu)中，填入介電材料32至一程度高于硬 掩模24的頂部表面。由于在填入工藝前于分別的芯片表面上的拓?fù)鋵W(xué)(topology)，直接位 于開口 28上的介電材料32的頂部表面部分會低于其他部分。 再來，如圖4所示，涂布一光致抗蝕劑34且之后將其圖案化。于圖案化之后，光致 抗蝕劑34的剩余部分覆蓋開口 282 (參見圖3)。未來的有源區(qū)域(未顯示)，例如核心金 屬氧化物半導(dǎo)體晶體管(core M0S transistor)的有源區(qū)域(未顯示)經(jīng)由光致抗蝕劑34 被露出。也露出區(qū)域36，其包括開口 28工的區(qū)域且與有源區(qū)域鄰接。 圖5顯示露出的介電材料32的蝕刻。較佳為，在此步驟中不蝕刻未來的淺溝槽隔 離區(qū)，而移除核心金屬氧化物半導(dǎo)體晶體管有源區(qū)域(未顯示)上的超出的介電材料32。 于其間，也移除了于區(qū)域36中的介電材料32，其包括于開口 28工中的介電材料32部分，且 經(jīng)由開口 28工露出半導(dǎo)體基底20。 然后執(zhí)行一化學(xué)機械研磨以移除超過硬掩模24頂部表面的超出的介電材料32， 形成如圖6所示的一結(jié)構(gòu)。掩模層24可作為一化學(xué)機械研磨停止層。于開口 282中的介 電材料32剩余部分形成淺溝槽隔離區(qū)40。需注意的是，開口 28工的的底部可實質(zhì)上與淺溝槽隔離區(qū)40的底部對齊。之后移除掩模層24與焊墊層22，如圖7所示。若掩模層24是由 氮化硅所形成，可通過使用熱H3P04的濕清潔工藝來將其移除，而若焊墊層22是由氧化硅所 形成，其可通過使用稀釋的HF來移除。在替代實施例中，在顯示于圖5的結(jié)構(gòu)形成后，首先 移除掩模層24與焊墊層22，接著于其之后為化學(xué)機械研磨。在此實施例中，半導(dǎo)體基底20 作為一化學(xué)機械研磨終止層。 圖8顯示高壓p阱(high-voltage piell， HVPW)44與n型雙重擴散區(qū)46與48 的形成?？赏ㄟ^分別注入P型與n型不純物來執(zhí)行高壓p阱44與n型雙重擴散區(qū)46與48 的形成。高壓P阱44的深度Tl大于雙重擴散區(qū)46與48的深度T2，以便雙重擴散區(qū)46與 48位于高壓p阱44之內(nèi)。需注意的是，由于開口 28J或者之后指凹口 28》，雙重擴散區(qū)48 可具有一部分48工其延伸進入半導(dǎo)體基底20更深于其他部分482。相似地，雙重擴散區(qū)46 與和/或高壓P阱44可具有部分其延伸進入半導(dǎo)體基底20更深于其他部分，若這些部分 直接位于開口 28工之下的話(未顯示于圖8，請參見圖11)。 圖9顯示柵極介電層52與柵極電極54的形成，其自開口 28工的外延伸進入開口 281。在一實施例中，柵極介電層52包括氧化硅。在其他實施例中，柵極介電層52可由介 電常數(shù)高于約3. 9的高介電常數(shù)材料所形成。于柵極介電層52中的較佳材料包括氧化硅、 氮化硅、氮氧化硅、金屬氧化物，例如Hf02、 HfZrOx、 HfSiOx、 HfTiOx、 HfA10,、上述的組合物與 上述的多層。 于柵極介電層52上形成柵極電極54。在一實施例中，柵極電極54包括多晶硅?；?者，柵極電極54包括其他一般使用的導(dǎo)電材料，例如金屬、金屬氮化物、金屬硅化物與其組 合物。形成柵極介電層52與柵極電極54的方法包括化學(xué)氣相沉積，例如低溫化學(xué)氣相沉積 (low temperature chemical vapord印osition， LTCVD)、低壓化學(xué)氣相沉禾只(low pressure chemical vapord印osition， LPCVD)、快速升溫化學(xué)氣相沉禾只(rapid thermal chemical v即ord印osition， RTCVD)、等離子體輔助化學(xué)氣相沉積與其他一般使用的方法，例如濺鍍 (sputtering)、物理氣相沉積與其類似方法。柵極電極54與柵極介電層52的形成包括形 成一柵極電極層與一柵極介電層，且之后圖案化上述柵極電極層與柵極介電層。柵極電極 54與柵極介電層52的各個包括至少一部分于開口 28工中，且可以或可以不直接延伸于雙重 擴散區(qū)46與48之上。柵極介電層較佳為高保角(highly conformal)。雙重擴散區(qū)46與 48的頂部表面可包括實質(zhì)上平坦部分51，其中柵極介電層52直接延伸于平坦部分51的部 分上。 圖10顯示高壓金屬氧化物半導(dǎo)體元件的剩余部分的形成，其包括源極區(qū)62、漏極 區(qū)64、源極硅化區(qū)66、漏極硅化區(qū)68、柵極硅化區(qū)70(若柵極54是由多晶硅形成)與柵極 間隙壁67。由于一區(qū)域為源極區(qū)或為漏極區(qū)通常與其如何被使用相關(guān)，在所有敘述中，源 極與漏極區(qū)的各個可替代稱為一源極/漏極區(qū)。以n型不純物重?fù)诫s源極區(qū)62與漏極區(qū) 64?？墒褂檬熘墓杌に噥硇纬晒杌瘏^(qū)66、68與70。源極區(qū)62、漏極區(qū)64與硅化區(qū)66、 68與70的形成細(xì)節(jié)為本技術(shù)領(lǐng)域所熟知，因此不在此進行贅述。 在如圖10所示所產(chǎn)生的結(jié)構(gòu)中，直接位于柵極電極54下的半導(dǎo)體基底20的一 部分的表面為凹陷的。此有利地將溝道(以箭號74表示)的一部分自水平方向轉(zhuǎn)至垂直 方向，且因此可達到一較長的溝道而不需增加高壓金屬氧化物半導(dǎo)體元件所占據(jù)的芯片面 積。換句話說，若要達成相同的功效，可減少高壓金屬氧化物半導(dǎo)體元件的芯片面積。更進一步而言，漂移區(qū)的有效寬度(箭號76的長度)也被增加。此導(dǎo)致于高壓金屬氧化物半導(dǎo) 體元件的漏極側(cè)上的電場縮小，且因此可增加擊穿電壓。更進一步而言，隨著凹口 (如圖3 所示開口 28》的形成，具有最高電場的位置自靠近半導(dǎo)體基底20的頂部表面被移至更深 入半導(dǎo)體基底20中。于電場分布中的此種改變，不但產(chǎn)生電場增加，且導(dǎo)致柵極引發(fā)漏極 漏電流(gate-induced drain leakage, GIDU減少。 圖11至圖12顯示本發(fā)明的一替代實施例。此實施例的起始步驟實質(zhì)上與圖2至 圖8所示相同。再來，如圖11所示，形成柵極介電層52與柵極電極54。較佳為，柵極介電 層52也為高保角的(highly conformal)，其在底部與開口 28J勺側(cè)壁上具有實質(zhì)上相同的 厚度。柵極電極54為高度非保角(highlynon-conformal)，且可被限制于開口 28!中。在 此實施例中，柵極電極54不包括任何部分直接位于雙重擴散區(qū)46與48上。換句話說，柵 極電極54沒有直接位于雙重擴散區(qū)46與48上的部分。 柵極間隙壁67不形成于柵極54的側(cè)壁上，而形成于開口 28工的側(cè)壁上。通過使
用柵極間隙壁67作為掩模以注入半導(dǎo)體基底20而形成源極區(qū)62與漏極區(qū)64。較佳為，通
過分別的雙重擴散區(qū)46與48來將源極區(qū)62和漏極區(qū)64與柵極電極54分開。 圖12顯示硅化區(qū)66、68與70、接觸插塞72與層間介電層
(inter-layerdielectric， ILD)74的形成。此形成方法為本技術(shù)領(lǐng)域所熟知，因此不在此
進行贅述。 需注意的是，圖11(與圖12)也顯示一不同的結(jié)構(gòu)其關(guān)于開口28J凹口)的位置。 在圖11中，開口 延伸進入雙重擴散區(qū)46與48這兩者，然而其也可只延伸進入雙重擴 散區(qū)48，與如圖IO所示的結(jié)構(gòu)相似。更進一步而言，可將顯示于圖IO與圖12中的柵極結(jié) 構(gòu)(包括柵極介電層52、柵極電極54與柵極間隙壁67)互相易位。 在上述的實施例中，示出高壓金屬氧化物半導(dǎo)體元件?？梢粤私獾氖牵ㄟ^反轉(zhuǎn)圖 10與圖12中的多個區(qū)域的導(dǎo)電形式，例如區(qū)域44、46、48、62與64，使用實質(zhì)上相同的工藝 步驟可形成高壓金屬氧化物半導(dǎo)體元件。 本發(fā)明實施例具有許多有益的特性。利用現(xiàn)行的逆OD形成步驟形成凹口 ，于其間
自有源區(qū)域蝕刻介電材料32的超出部分。因此不需要額外的掩模與額外的步驟。由于垂
直結(jié)構(gòu)，高壓金屬氧化物半導(dǎo)體元件可占據(jù)較少的芯片面積而不需犧牲擊穿電壓。 雖然本發(fā)明已以較佳實施例揭示如上，然其并非用以限定本發(fā)明，任何本領(lǐng)域普
通技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作些許的更動與潤飾，因此本發(fā)明的保
護范圍當(dāng)視所附的權(quán)利要求所界定的范圍為準(zhǔn)。
9
權(quán)利要求
一種集成電路結(jié)構(gòu)，包括一半導(dǎo)體基底；一高壓阱區(qū)于該半導(dǎo)體基底中；一第一雙重擴散區(qū)于該高壓阱區(qū)中；一第二雙重擴散區(qū)于該高壓阱區(qū)中，其中該第一雙重擴散區(qū)與該第二雙重擴散區(qū)通過該高壓阱區(qū)的一中間部分彼此互相分離；一凹口自該半導(dǎo)體基底的頂部表面延伸進入該高壓阱區(qū)的該中間部分與該第二雙重擴散區(qū)；一柵極介電層延伸進入該凹口且覆蓋該凹口的底部；一柵極電極于該柵極介電層上；一第一源/漏極區(qū)于該第一雙重擴散區(qū)中；以及一第二源/漏極區(qū)于該第二雙重擴散區(qū)中。
2. 如權(quán)利要求1所述的集成電路結(jié)構(gòu)，其中該第一雙重擴散區(qū)、該第二雙重擴散區(qū)、該 第一源/漏極區(qū)與該第二源/漏極區(qū)為一第一導(dǎo)電形式，而其中該高壓阱區(qū)為一第二導(dǎo)電 形式其相對于該第一導(dǎo)電形式。
3. 如權(quán)利要求1所述的集成電路結(jié)構(gòu)，其中該凹口的底部高于該第一雙重擴散區(qū)與該 第二雙重擴散區(qū)的底部表面。
4 如權(quán)利要求l所述的集成電路結(jié)構(gòu)，其中該凹口的底部低于該第一源/漏極區(qū)與該 第二源/漏極區(qū)的底部表面。
5. 如權(quán)利要求1所述的集成電路結(jié)構(gòu)，其中該凹口包括一第一邊緣與一第二邊緣其相 對于該第一邊緣，其中該第一邊緣于該第二雙重擴散區(qū)中，而該第二邊緣于該高壓阱區(qū)中。
6. 如權(quán)利要求1所述的集成電路結(jié)構(gòu)，其中該凹口包括一第一邊緣與一第二邊緣其相 對于該第一邊緣，其中該第一邊緣于該第二雙重擴散區(qū)中，而該第二邊緣于該第一雙重擴 散區(qū)中。
7. 如權(quán)利要求1所述的集成電路結(jié)構(gòu)，其中該第一雙重擴散區(qū)包括一第一頂部表面實 質(zhì)上為平坦的，該第二雙重擴散區(qū)包括一第二頂部表面實質(zhì)上為平坦的，且其中該柵極電 極包括一第一部分直接位于該第一雙重擴散區(qū)的該第一頂部表面上與一第二部分直接位 于該第二雙重擴散區(qū)的該第二頂部表面上。
8. 如權(quán)利要求1所述的集成電路結(jié)構(gòu)，其中該第一雙重擴散區(qū)包括一第一頂部表面實 質(zhì)上為平坦的，該第二雙重擴散區(qū)包括一第二頂部表面實質(zhì)上為平坦的，且其中柵極電極 不具有任何部分直接位于該第一雙重擴散區(qū)的該第一頂部表面與該第二雙重擴散區(qū)的該 第二頂部表面上。
9. 如權(quán)利要求1所述的集成電路結(jié)構(gòu)，還包括一淺溝槽隔離區(qū)于該半導(dǎo)體基底中，其 中該凹口的底部實質(zhì)上與該淺溝槽隔離區(qū)的底部對齊。
10. —種集成電路結(jié)構(gòu)，包括 一半導(dǎo)體基底；一高壓阱區(qū)為一第一導(dǎo)電形式于該半導(dǎo)體基底中；一第一雙重擴散區(qū)于該高壓阱區(qū)中，該第一雙重擴散區(qū)為一第二導(dǎo)電形式其相對于該 第一導(dǎo)電形式；一第二雙重擴散區(qū)為該第二導(dǎo)電形式于該高壓阱區(qū)中，其中該第一雙重擴散區(qū)與該第 二雙重擴散區(qū)為彼此互相分離；一柵極介電層于該高壓阱區(qū)上，其中該柵極介電層包括一第一部分低于該第一雙重擴 散區(qū)的一第一頂部表面與該第二雙重擴散區(qū)的一第二頂部表面，且其中該第一部分介于該 第一雙重擴散區(qū)與該第二雙重擴散區(qū)之間；一柵極電極于該柵極介電層上；一源極區(qū)于該第一雙重擴散區(qū)中；以及 一漏極區(qū)于該第二雙重擴散區(qū)中。
11. 如權(quán)利要求io所述的集成電路結(jié)構(gòu)，還包括一淺溝槽隔離區(qū)于該半導(dǎo)體基底中，其中該柵極介電層的該第一部分具有一底部實質(zhì)上與該淺溝槽隔離區(qū)的底部對齊。
12. 如權(quán)利要求IO所述的集成電路結(jié)構(gòu)，其中該柵極介電層還包括一第二部分直接位 于該第一雙重擴散區(qū)的該第一頂部表面上與一第三部分直接位于該第二雙重擴散區(qū)的該 第二頂部表面上。
13. 如權(quán)利要求IO所述的集成電路結(jié)構(gòu)，其中該柵極介電層不包括任何部分直接位于 該第一雙重擴散區(qū)的該第一頂部表面上或任何部分直接位于該第二雙重擴散區(qū)的該第二 頂部表面上。
14. 如權(quán)利要求13所述的集成電路結(jié)構(gòu)，其中該柵極電極的頂部表面低于該第一雙重 擴散區(qū)的該第一頂部表面與該第二雙重擴散區(qū)的該第二頂部表面，且其中該集成電路結(jié)構(gòu) 還包括一第一介電間隙壁于該第一雙重擴散區(qū)的一第一側(cè)壁上與一第二介電間隙壁于該 第二雙重擴散區(qū)的一第二側(cè)壁上。
15. 如權(quán)利要求IO所述的集成電路結(jié)構(gòu)，其中該第一頂部表面與該第二頂部表面實質(zhì) 上為平坦的。
全文摘要
一種集成電路結(jié)構(gòu)，包括一高壓阱區(qū)(high-voltage well，HVW)于一半導(dǎo)體基底中；一第一雙重擴散(double diffusion，DD)區(qū)于該高壓阱區(qū)中；以及一第二雙重擴散區(qū)于該高壓阱區(qū)中。該第一雙重擴散區(qū)與該第二雙重擴散區(qū)通過該高壓阱區(qū)的一中間部分互相分離。一凹口自該半導(dǎo)體基底的頂部表面延伸進入該高壓阱區(qū)的該中間部分與該第二雙重擴散區(qū)。一柵極介電層延伸進入該凹口且覆蓋該凹口的底部。一柵極于該柵極介電層上。一第一源/漏極區(qū)于該第一雙重擴散區(qū)中。一第二源/漏極區(qū)于該第二雙重擴散區(qū)中。本發(fā)明可減少高壓金屬氧化物半導(dǎo)體元件所占據(jù)的芯片面積與減少漏電流；且不需額外的掩模與工藝步驟。
文檔編號H01L29/06GK101752365SQ200910138200
公開日2010年6月23日 申請日期2009年5月8日 優(yōu)先權(quán)日2008年12月4日
發(fā)明者廖俊廷, 朱振樑, 陳斐筠, 黃宗義 申請人:臺灣積體電路制造股份有限公司