專利名稱：半導(dǎo)體裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明是有關(guān)于一種半導(dǎo)體裝置，特別是有關(guān)于一種將硅控整流器(silicon controlled rectifier, SCR)整合在橫向擴(kuò)散金屬氧化物半導(dǎo)體晶體管(lateral diffused metal-oxi de-semi conductor transistor, LDMOS)中白勺半導(dǎo)體裝置。
背景技術(shù)：
隨著半導(dǎo)體制造工藝微縮技術(shù)的不斷進(jìn)步，如何提升半導(dǎo)體裝置可靠度日趨重 要。然而，半導(dǎo)體裝置在生產(chǎn)制造、加工、組裝、運送、使用等過程中，整個流程都會遭受靜 電放電(electrostatic discharge，以下簡稱ESD)的威脅，若無適當(dāng)防護(hù)措施，半導(dǎo)體裝 置就會受到破壞而無法銷售。因此，靜電放電防護(hù)器件設(shè)計為任何半導(dǎo)體裝置所必須的技 術(shù)。目前，特別是在高壓(high voltage)器件產(chǎn)品中，ESD防護(hù)器件的耐受度的標(biāo)準(zhǔn)須高 達(dá)8kV。在已知技術(shù)中，為了增加ESD防護(hù)耐受度以及節(jié)省芯片面積，可應(yīng)用硅控整流器 (silicon controlled rectifier, SCR)來作為ESD防護(hù)器件。然而，如果硅控整流器的保 持電壓(holding voltage)過低，則會在發(fā)生ESD時，甚至在器件正常操作電壓下觸發(fā)硅控 整流器，發(fā)生拴鎖現(xiàn)象(latch-up)而損壞電路。在此技術(shù)領(lǐng)域中，有需要一種具有可調(diào)整保持電壓的ESD防護(hù)器件的半導(dǎo)體裝 置，以改善上述缺點。

發(fā)明內(nèi)容
有鑒于此，本發(fā)明的一實施例是提供一種半導(dǎo)體裝置，所述半導(dǎo)體裝置包括一基 板，其具有一第一導(dǎo)電類型；一柵極，設(shè)置于上述基板上；一源極摻雜區(qū)，形成于上述基板 中，且鄰近于上述柵極的一第一側(cè)邊，其中上述源極摻雜區(qū)具有相反于上述第一導(dǎo)電類型 的一第二導(dǎo)電類型；一漏極摻雜區(qū)，形成于上述基板中，且鄰近上述柵極的相對于上述第一 側(cè)邊的一第二側(cè)邊，其中上述漏極摻雜區(qū)由交錯設(shè)置的具有上述第一導(dǎo)電類型的多個第一 摻雜區(qū)和具有上述第二導(dǎo)電類型多個第二摻雜區(qū)構(gòu)成。本發(fā)明的另一實施例是提供一種橫向擴(kuò)散金屬氧化物半導(dǎo)體晶體管(LDM0S)，包 括一 p型基板；一柵極，設(shè)置于上述p型基板上；一源極摻雜區(qū)，形成于上述p型基板中，且 鄰近于上述柵極的一第一側(cè)邊；一漏極摻雜區(qū)，形成于上述P型基板中，且鄰近上述柵極的 相對于上述第一側(cè)邊的一第二側(cè)邊，其中上述漏極摻雜區(qū)由交錯設(shè)置的多個P型摻雜區(qū)和 多個n型摻雜區(qū)構(gòu)成。


圖1為本發(fā)明實施例的半導(dǎo)體裝置的俯視示意圖；圖2a為沿圖1的A-A，切線的剖面圖；圖2b為沿圖1的B-B，切線的剖面圖；圖3為本發(fā)明另一實施例的半導(dǎo)體裝置的俯視示意圖4為本發(fā)明實施例的半導(dǎo)體裝置的等效電路示意圖。附圖標(biāo)號200 基板；201 淺溝槽隔離物；202a,202b,202c 柵極；204a、204b 源極摻雜區(qū)；206 漏極摻雜區(qū)；208a 第一摻雜區(qū)；208b 第二摻雜區(qū)；210a、210b、210c 第三摻雜區(qū)；212 第四摻雜區(qū)；214 第一側(cè)邊；216 第二側(cè)邊；300 長軸方向；410 p型-n型-p型雙極型結(jié)晶體管；420 n型-p型-n型雙極型結(jié)晶體管；500a、500b 半導(dǎo)體裝置；600 硅控整流器；VDD 高電源端；GND 接地端；(！”屯 間距；W 寬度。
具體實施例方式以下以各實施例詳細(xì)說明并伴隨著

的范例，作為本發(fā)明的參考依據(jù)。在 附圖或說明書描述中，相似或相同的部分皆使用相同的圖號。且在附圖中，實施例的形狀或 是厚度可擴(kuò)大，并以簡化或是方便標(biāo)示。再者，附圖中各器件的部分將以分別描述說明，值 得注意的是，圖中未繪示或描述的器件，為本領(lǐng)域技術(shù)人員所知的形式，另外，特定的實施 例僅為揭示本發(fā)明使用的特定方式，其并非用以限定本發(fā)明。圖1為本發(fā)明實施例的半導(dǎo)體裝置500a的俯視示意圖。圖2a為沿圖1的A_A’切 線的剖面圖，而圖2b為沿圖1的B-B’切線的剖面圖。如圖1所示，本發(fā)明實施例中的半導(dǎo) 體裝置500a可包括兩個對稱且平行排列且共用漏極的例如橫向擴(kuò)散金屬氧化物半導(dǎo)體晶 體管(lateral diffused metal-oxide-semiconductor transistor，以下簡禾爾LDM0S)白勺晶 體管，但晶體管的數(shù)量依設(shè)計而定，其數(shù)量并無限制。半導(dǎo)體裝置500a的主要器件可包括 基板200、柵極202a和202b、源極摻雜區(qū)204a和204b以及共用的漏極摻雜區(qū)206，其中柵 極202a和202b、源極摻雜區(qū)204a和204b和漏極摻雜區(qū)206的形狀為長條形，且柵極202a 和202b、源極摻雜區(qū)204a和204b和漏極摻雜區(qū)206彼此平行。如第2a和2b圖所示，柵極 202a與源極摻雜區(qū)204a是通過淺溝槽隔離物201隔開，柵極202a與漏極摻雜區(qū)206是通 過淺溝槽隔離物201隔開。在本發(fā)明的一實施例中，漏極摻雜區(qū)206可耦接至一高電源端VDD,而源極摻雜區(qū)204a或204b可耦接至一接地端GND。在本發(fā)明實施例中，基板200可為硅基板。在其他實施例中，可利用鍺化硅 (SiGe)、塊狀半導(dǎo)體(bulk semiconductor)、應(yīng)變半導(dǎo)體(strained semiconductor)、化合 物半導(dǎo)體(compound semiconductor)、絕緣層上覆娃(silicon on insulator, S0I),或其 他常用的半導(dǎo)體基板?；?00可可植入p型或n型雜質(zhì)，以針對設(shè)計需要改變其導(dǎo)電類 型。在本發(fā)明實施例中，基板200可的導(dǎo)電類型例如為p型，而本發(fā)明實施例的半導(dǎo)體裝置 500a例如為n型LDM0S。如圖1所示，本發(fā)明實施例的半導(dǎo)體裝置500a的柵極202a和202b是設(shè)置于基 板200上。在本發(fā)明實施例中，柵極202a和202b可為一下層的柵極絕緣層和一上層的 柵極層所構(gòu)成，其中柵極絕緣層可包括例如氧化物(oxide)、氮化物(nitride)、氮氧化物 (oxynitride)、碳氧化物(oxycarbide)或其組合等常用的介電材料。柵極絕緣層224也可 包括氧化鋁(aluminum oxide ；A1203)、氧化鉿(hafnium oxide, Hf02)、氮氧化鉿(hafnium oxynitride,HfON)、娃酸鉿(hafnium silicate,HfSi04)、氧化錯(zirconium oxide,Zr02)、 氮氧化錯(zirconium oxynitride, ZrON)、娃酸錯(zirconium silicate, ZrSi04)、氧化 乙 (yttrium oxide, Y203)、氧化鑭(lanthalum oxide, La203)、氧化鋪(cerium oxide, Ce02)、 氧化鈦(titanium oxide, Ti02)、氧化鉭(tantalum oxide, Ta205)或其組合等高介電常數(shù) (high-k，介電常數(shù)大于8)的介電材料。而柵極層可包括硅或多晶硅(polysilicon)。柵極 層較佳為摻雜摻質(zhì)以降低其片電阻(sheet resistance) 0在其他實施例中，柵極層是包括 非晶娃(amorphous silicon)。如圖1所示，本發(fā)明實施例的源極摻雜區(qū)204a和204b是形成于基板200中，且分 別鄰近于柵極202a和202b的一側(cè)邊。舉例來說，源極摻雜區(qū)204a鄰近于柵極202a的側(cè)邊 214。在本發(fā)明實施例中，源極摻雜區(qū)204a和204b的導(dǎo)電類型與基板200相反，舉例來說， 如果基板200的導(dǎo)電類型為p型，源極摻雜區(qū)204a和204b的導(dǎo)電類型則為n型。另外，本 發(fā)明實施例的漏極摻雜區(qū)206是形成于基板200中，其可為兩個LDM0S的共用漏極區(qū)。如 圖1所示，漏極摻雜區(qū)206是鄰近柵極202a或202b的鄰近于源極摻雜區(qū)204a和204b的 側(cè)邊的相反側(cè)邊。舉例來說，漏極摻雜區(qū)206鄰近于柵極202a的側(cè)邊216，而側(cè)邊214和 側(cè)邊216互為相反側(cè)。在本發(fā)明實施例中，漏極摻雜區(qū)206是由沿漏極摻雜區(qū)206的一長 軸方向300交錯設(shè)置(alternatively)的多個第一摻雜區(qū)208a和多個第二摻雜區(qū)208b構(gòu) 成。如圖1所示，第一摻雜區(qū)208a與柵極202a的側(cè)邊216的間距屯和第二摻雜區(qū)208b與 柵極202a的側(cè)邊216的間距d2相等，且第一摻雜區(qū)208a與第二摻雜區(qū)208b具有相同的寬 度W。在本發(fā)明實施例中，第一摻雜區(qū)208a與第二摻雜區(qū)208b具有相反的導(dǎo)電類型。如果 第一摻雜區(qū)208a與基板200的導(dǎo)電類型同為p型，第二摻雜區(qū)208b的導(dǎo)電類型為n型時， 則第一摻雜區(qū)208a的總面積與漏極摻雜區(qū)206的總面積的比值大于0且小于1。如圖1、圖2a和圖2b所示，本發(fā)明實施例的半導(dǎo)體裝置500a可還包括第三摻雜 區(qū)210a和210b，形成于基板200中，并分別包圍柵極202a和202b以及源極摻雜區(qū)204a和 204b，其中第三摻雜區(qū)210a和210b與基板的導(dǎo)電類型可同為p型。在本發(fā)明實施例中，第 三摻雜區(qū)210a和210b可視為p型主體摻雜區(qū)(p-type body region) 210a和210b,以作 為半導(dǎo)體裝置500a的通道區(qū)(channel region)以及源極的一部分。本發(fā)明實施例的半導(dǎo) 體裝置500a可還包括第四摻雜區(qū)212，形成于基板200中，并包圍漏極摻雜區(qū)206。如果基板200的導(dǎo)電類型為p型，則第四摻雜區(qū)212的導(dǎo)電類型為n型。在本發(fā)明實施例中，第四 摻雜區(qū)212可視為n型漂移摻雜區(qū)(n-type drift region) 212，其是作為半導(dǎo)體裝置500a 的漏極的一部分。圖3為本發(fā)明另一實施例的半導(dǎo)體裝置500b的俯視示意圖。在本發(fā)明另一實施 例中，柵極202c的形狀為環(huán)形，源極摻雜區(qū)204a和204b以及漏極摻雜區(qū)206的形狀為長 條形，其中漏極摻雜區(qū)206被柵極202c包圍。另外，包圍源極摻雜區(qū)204a和204b以及柵 極202c的第三摻雜區(qū)210c的形狀也為環(huán)形。如圖3所示，第一摻雜區(qū)208a與與柵極202c 的側(cè)邊216的間距屯和第二摻雜區(qū)208b與柵極202c的側(cè)邊216的間距d2相等，且第一摻 雜區(qū)208a與第二摻雜區(qū)208b具有相同的寬度I圖4為本發(fā)明實施例的半導(dǎo)體裝置500a或500b的等效電路示意圖。半導(dǎo)體裝置 500a或500b的漏極摻雜區(qū)206是由具有相反導(dǎo)電類型的多個第一摻雜區(qū)208a和多個第二 摻雜區(qū)208b沿著漏極摻雜區(qū)206的長軸方向交錯設(shè)置構(gòu)成。在本發(fā)明的一實施例中，漏極 摻雜區(qū)206的第一摻雜區(qū)208a和第二摻雜區(qū)208b可耦接至一高電源端VDD，而源極摻雜區(qū) 204a可耦接至一接地端GND。在本發(fā)明的一實施例中，如圖4所示，如果基板200的導(dǎo)電類 型為P型，在半導(dǎo)體裝置500a的例如為n型漂移摻雜區(qū)的第四摻雜區(qū)212中的p型第一摻 雜區(qū)208a和n型第二摻雜區(qū)208b與例如為p型主體摻雜區(qū)(p_type body region)的第 三摻雜區(qū)210a是構(gòu)成一寄生的p型-n型-p型雙極型結(jié)晶體管410 (PNP bipolar junction transistor，以下簡稱PNP BJT)。其中p型第一摻雜區(qū)208a可視為上述寄生的PNP BJT 410的發(fā)射極(emitter)，n型第二摻雜區(qū)208b和例如為n型漂移摻雜區(qū)(n_type drift region)的第四摻雜區(qū)212可視為上述寄生的PNP BJT 410的基極(base)，而例如為p型 主體摻雜區(qū)(p-type body region)的第三摻雜區(qū)210a可視為上述寄生的PNP BJT 410的 集電極(collector)。另外，例如為n型漂移摻雜區(qū)(n-type drift region)的第四摻雜 區(qū)212、例如為p型主體摻雜區(qū)(p-type body region)的第三摻雜區(qū)210a和n型的源極 摻雜區(qū)204a是構(gòu)成一寄生的n型-p型-n型雙極型結(jié)晶體管420 (NPN bipolar junction transistor，以下簡稱NPN BJT)。其中例如為n型漂移摻雜區(qū)(n-type drift region)的 第四摻雜區(qū)212可視為上述寄生的NPN BJT 420的發(fā)射極(emitter)，例如為p型主體摻 雜區(qū)(p-type body region)的第三摻雜區(qū)210a可視為上述寄生的NPN BJT 420的基極 (base)，而n型的源極摻雜區(qū)204a可視為上述寄生的NPN BJT 420的集電極(collector)。 上述PNP BJT 410和NPN BJT 420可構(gòu)成一寄生的硅控整流器600 (silicon controlled rectifier，以下簡稱SCR)。當(dāng)遭受ESD或來自高電源端VDD的轟擊(zapping)時，上述寄 生的SCR 600會被觸發(fā)，會形成從高電源端VDD至接地端GND的通路。因此，大量的空穴會 由P型第一摻雜區(qū)208a經(jīng)由例如為n型漂移摻雜區(qū)(n-type drift region)的第四摻雜 區(qū)212注入于p型基板200中，再經(jīng)由例如為p型主體摻雜區(qū)(p-type body region)的第 三摻雜區(qū)210a中的n型源極摻雜區(qū)204a將空穴導(dǎo)至接地端GND。由此可知，硅控整流器 600可以傳導(dǎo)大量的ESD暫態(tài)電流，而不會破壞半導(dǎo)體裝置500a或500b。另外，可經(jīng)由調(diào) 整第一摻雜區(qū)208a和第二摻雜區(qū)208b的面積比例，來調(diào)整SCR 600的保持電壓(holding voltage)，避免在發(fā)生ESD時，甚至在器件正常操作電壓下觸發(fā)SCR 600，發(fā)生拴鎖現(xiàn)象 (latch-up)而損壞電路。因此，本發(fā)明實施例的半導(dǎo)體裝置500a或500b可將例如硅控整 流器的ESD防護(hù)器件整合在橫向擴(kuò)散金屬氧化物半導(dǎo)體晶體管(LDM0S)的漏極摻雜區(qū)中，因而可不須額外的掩膜、制造工藝和芯片面積來制作ESD防護(hù)器件。表1依據(jù)本發(fā)明實施例制成的具有不同面積的ρ型第一摻雜區(qū)的η型LDMOS器 件(起始電壓(Vt) = 200V，通道長度(L) = 0.9 μ m，通道寬度(W) = 500 μ m)與已知不具 P型第一摻雜區(qū)的η型LDMOS器件(起始電壓(Vt) = 200V,通道長度(L) = 0. 9 μ m，通道 寬度(W) = 500 μ m)，在ESD人體放電模式(human body mode，HBM)(其中漏極摻雜區(qū)接收 ESD電流，源極摻雜區(qū)接地，柵極浮置)的耐受電壓測試結(jié)果比較表。
ρ型第一摻雜區(qū)總面積和漏極摻δI 0.1 I 0.15 10.25
雜區(qū)總面積的比值(不具P型第一摻雜區(qū))
耐受電壓(kV)0Λ2~928l~9.0由表1可知，已知不具P型第一摻雜區(qū)的η型LDMOS器件，不具有ESD防護(hù)功能， 在ESD人體放電模式(HBM)的耐受電壓僅為0. 12kV。依據(jù)本發(fā)明實施例制成的具有不同 面積的P型第一摻雜區(qū)的η型LDMOS器件，在ESD人體放電模式(HBM)的耐受電壓均大于 8kV，均可通過ESD人體放電模式(HBM)的標(biāo)準(zhǔn)。本發(fā)明實施例的半導(dǎo)體裝置500a和500b是具有以下優(yōu)點。本發(fā)明實施例的半導(dǎo) 體裝置500a和500b漏極摻雜區(qū)206是由具有相反導(dǎo)電類型的多個第一摻雜區(qū)208a和多 個第二摻雜區(qū)208b沿著漏極摻雜區(qū)206的長軸方向交錯設(shè)置構(gòu)成。可將例如硅控整流器 (SCR)的ESD防護(hù)器件整合在橫向擴(kuò)散金屬氧化物半導(dǎo)體晶體管(LDMOS)的漏極摻雜區(qū)中。 因而，本發(fā)明實施例的半導(dǎo)體裝置500a和500b為同時具有ESD防護(hù)功能和橫向擴(kuò)散金屬 氧化物半導(dǎo)體晶體管(LDMOS)功能的半導(dǎo)體裝置，可不須額外的掩膜、制造工藝和芯片面 積來制作ESD防護(hù)器件。另外，可經(jīng)由調(diào)整第一摻雜區(qū)208a和第二摻雜區(qū)208b的面積比 例，來調(diào)整例如硅控整流器(SCR)的ESD防護(hù)器件的保持電壓(holding voltage)，避免發(fā) 生ESD時，甚至在器件正常操作電壓下觸發(fā)硅控整流器(SCR)，發(fā)生拴鎖現(xiàn)象(latch-up)而 損壞電路。雖然本發(fā)明已以實施例揭露如上，然其并非用以限定本發(fā)明，任何本領(lǐng)域技術(shù)人 員，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作些許的更動與潤飾，因此本發(fā)明的保護(hù)范圍當(dāng) 視前附的權(quán)利要求書范圍所界定為準(zhǔn)。
權(quán)利要求
一種半導(dǎo)體裝置，其特征在于，所述半導(dǎo)體裝置包括一基板，其具有一第一導(dǎo)電類型；一柵極，設(shè)置于所述基板上；一源極摻雜區(qū)，形成于所述基板中，且鄰近于所述柵極的一第一側(cè)邊，其中所述源極摻雜區(qū)具有相反于所述第一導(dǎo)電類型的一第二導(dǎo)電類型；以及一漏極摻雜區(qū)，形成于所述基板中，且鄰近所述柵極的相對于所述第一側(cè)邊的一第二側(cè)邊，其中所述漏極摻雜區(qū)由交錯設(shè)置的具有所述第一導(dǎo)電類型的多個第一摻雜區(qū)和具有所述第二導(dǎo)電類型多個第二摻雜區(qū)構(gòu)成。
2.如權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于，所述柵極、所述源極摻雜區(qū)和所述漏 極摻雜區(qū)的形狀為長條形。
3.如權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于，所述柵極的形狀為環(huán)形，所述源極摻 雜區(qū)和所述漏極摻雜區(qū)的形狀為長條形，其中所述漏極摻雜區(qū)被所述柵極包圍。
4.如權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于，所述柵極、所述源極摻雜區(qū)和所述漏 極摻雜區(qū)彼此平行。
5.如權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于，多個所述第一摻雜區(qū)和多個所述第 二摻雜區(qū)是沿所述漏極摻雜區(qū)的的一長軸方向交錯設(shè)置，且多個所述第一摻雜區(qū)和多個所 述第二摻雜區(qū)具有相同的寬度。
6.如權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于，多個所述第一摻雜區(qū)和多個所述第 二摻雜區(qū)與所述柵極的所述第二側(cè)邊的間距相等。
7.如權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于，所述半導(dǎo)體裝置還包括一第三摻雜區(qū)，形成于所述基板中，并包圍所述柵極和所述源極摻雜區(qū)，其中所述第三 摻雜區(qū)具有所述第一導(dǎo)電類型；以及一第四摻雜區(qū)，形成于所述基板中，并包圍所述漏極摻雜區(qū)，其中所述第四摻雜區(qū)具有 所述第二導(dǎo)電類型。
8.如權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于，所述第一導(dǎo)電類型為P型，所述第二 導(dǎo)電類型為n型。
9.如權(quán)利要求8所述的半導(dǎo)體裝置，其特征在于，所述第一摻雜區(qū)的總面積與所述漏 極摻雜區(qū)的總面積的比值大于0且小于1。
10.如權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于，所述柵極與所述源極摻雜區(qū)是通過 一淺溝槽隔離物隔開。
11.如權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于，所述柵極與所述漏極摻雜區(qū)是通過 一淺溝槽隔離物隔開。
12.如權(quán)利要求7所述的半導(dǎo)體裝置，其特征在于，所述第一摻雜區(qū)、相鄰的所述第二 摻雜區(qū)與所述第三摻雜區(qū)是構(gòu)成一第一雙極型晶體管。
13.如權(quán)利要求7所述的半導(dǎo)體裝置，其特征在于，所述第四摻雜區(qū)、所述第三摻雜區(qū) 與所述源極摻雜區(qū)是構(gòu)成一第二雙極型晶體管。
14.如權(quán)利要求12或13所述的半導(dǎo)體裝置，其特征在于，所述第一雙極型晶體管和所 述第二雙極型晶體管構(gòu)成一硅控整流器。
全文摘要
本發(fā)明提供一種半導(dǎo)體裝置，所述半導(dǎo)體裝置包括一基板，其具有一第一導(dǎo)電類型；一柵極，設(shè)置于所述基板上；一源極摻雜區(qū)，形成于所述基板中，且鄰近于所述柵極的一第一側(cè)邊，其中所述源極摻雜區(qū)具有相反于所述第一導(dǎo)電類型的一第二導(dǎo)電類型；一漏極摻雜區(qū)，形成于所述基板中，且鄰近所述柵極的相對于所述第一側(cè)邊的一第二側(cè)邊，其中所述漏極摻雜區(qū)由交錯設(shè)置的具有所述第一導(dǎo)電類型的多個第一摻雜區(qū)和具有所述第二導(dǎo)電類型多個第二摻雜區(qū)構(gòu)成。
文檔編號H01L29/10GK101859795SQ20091013483
公開日2010年10月13日 申請日期2009年4月13日 優(yōu)先權(quán)日2009年4月13日
發(fā)明者杜尚暉, 林靖民, 蕭銘宏 申請人:世界先進(jìn)積體電路股份有限公司