專利名稱：半導體器件及其制造方法
技術領域：
本發(fā)明涉及半導體領域，尤其涉及半導體器件及其制造方法，更具體地，涉及 一種用于替代柵的雙接觸孔形成方法以及利用所述方法制造出的半導體器件。
背景技術：
隨著半導體器件的尺寸越來越小，層間觸點和接觸孔(CA)也越來越小，且相互 間的距離也隨之減小。利用傳統(tǒng)工藝制造較小的觸點和接觸孔存在以下一些問題(1) 由于柵上的刻蝕深度與源/漏區(qū)中的刻蝕深度不同，容易造成接觸孔與柵之間的短路；由于源/漏區(qū)中的刻蝕深度較深且開口較小(即，具有較小的寬高比)，可能會引起 無法完全刻通、插頭填充金屬中出現(xiàn)空洞等多種工藝缺陷，從而限制了工藝的選擇性， 而且導致了寄生電阻的增大。以下，將結合圖1，對傳統(tǒng)工藝所引起的問題進行詳細描述。圖1是示出了根 據(jù)傳統(tǒng)工藝制造的半導體器件的示意圖。如圖1所示，根據(jù)傳統(tǒng)工藝制造的半導體器件 主要包括Si襯底100、層間介電層180、硅化物區(qū)域110、金屬柵120、源/漏區(qū)接觸孔 140和柵區(qū)接觸孔130，其中金屬柵120形成在高k介電層170上，高k介電層170沉積 在Si襯底100上，在高k介電層170和金屬柵120周圍形成有側壁160;層間介電層180 沉積在Si襯底100上；硅化物區(qū)域110形成在Si襯底100上，嵌入在Si襯底100中；源 /漏區(qū)接觸孔140和柵區(qū)接觸孔130形成在層間介電層180中，源/漏區(qū)接觸孔140分別 與硅化物區(qū)域110相接觸，柵區(qū)接觸孔130與金屬柵120相接觸。源/漏區(qū)接觸孔140 和柵區(qū)接觸孔130分別包括襯里125和填充在其中的導電金屬。如圖1所示，為了形成 柵區(qū)接觸孔130而執(zhí)行的刻蝕工藝的刻蝕深度HCa_gate與為了形成源/漏區(qū)接觸孔140而 執(zhí)行的刻蝕工藝的刻蝕深度Hca_Sd不同，源/漏區(qū)接觸孔140具有更小的寬高比，因此 在源/漏區(qū)接觸孔140的形成過程中，更容易產(chǎn)生無法完全刻通、插頭填充金屬中出現(xiàn)空 洞等多種工藝缺陷。而且，由于源/漏區(qū)接觸孔140的刻蝕工藝要求較高，極有可能導 致源/漏區(qū)接觸孔140與金屬柵120之間的短路(圖1中的虛線所示)。
發(fā)明內容
考慮到傳統(tǒng)工藝的上述缺陷，本發(fā)明提出了一種用于替代柵的雙接觸孔形成方 法，從而在源/漏區(qū)和柵區(qū)上形成具有相同刻蝕深度的源/漏區(qū)接觸孔和柵區(qū)接觸孔，在 避免了源/漏區(qū)接觸孔與柵之間的短路的同時，防止了工藝缺陷的形成；此外，本發(fā)明 與替代柵工藝兼容。根據(jù)本發(fā)明的第一方案，提出了一種雙接觸孔形成方法，包括以下步驟在半 導體襯底上形成源極/漏極區(qū)域和替代柵結構，所述替代柵結構包括多晶硅柵；沉積第 一層間介電層；對第一層間介電層進行平坦化處理，以暴露出所述替代柵結構中的多晶 硅柵；采用替代柵工藝，去除多晶硅柵，并沉積形成金屬柵；采用光刻工藝，在第一層 間介電層中刻蝕出第一源/漏區(qū)接觸孔開口，在第一源/漏區(qū)接觸孔開口的底部，暴露出形成在半導體襯底上的源極/漏極區(qū)域；在第一源/漏區(qū)接觸孔開口中順序沉積襯里和填 充導電金屬，以形成第一源/漏區(qū)接觸孔；在形成有第一源/漏區(qū)接觸孔的第一層間介電 層上沉積第二層間介電層；采用光刻工藝，在第二層間介電層中刻蝕出第二源/漏區(qū)接 觸孔開口和柵區(qū)接觸孔開口，在第二源/漏區(qū)接觸孔開口的底部，暴露出第一源/漏區(qū)接 觸孔，以及在柵區(qū)接觸孔開口的底部，暴露出金屬柵；以及在第二源/漏區(qū)接觸孔開口 和柵區(qū)接觸孔開口中順序沉積襯里和填充導電金屬，以形成第二源/漏區(qū)接觸孔和柵區(qū) 接觸孔。優(yōu)選地，所述第一源/漏區(qū)接觸孔比所述第二源/漏區(qū)接觸孔和所述柵區(qū)接觸孔 窄。更優(yōu)選地，所述第一源/漏區(qū)接觸孔的寬度為15 lOOnm，所述第二源/漏區(qū)接觸 孔的寬度為20 150nm，以及所述柵區(qū)接觸孔的寬度為20 150nm。 優(yōu)選地，填充在所述第二源/漏區(qū)接觸孔和所述柵區(qū)接觸孔中的導電金屬具有 比填充在所述第一源/漏區(qū)接觸孔中的導電金屬小的電阻率。優(yōu)選地，所述第一層間介電層由從以下材料組中選擇的至少一種材料構成未 摻雜的氧化硅(SiO2)、摻雜的氧化硅(如硼硅玻璃、硼磷硅玻璃等)和氮化硅(Si3N4), 以及所述第二層間介電層由從以下材料組中選擇的至少一種材料構成未摻雜的氧化硅 (SiO2)、各種摻雜的氧化硅(如硼硅玻璃、硼磷硅玻璃等)和氮化硅(Si3N4)。優(yōu)選地，所述雙接觸孔形成方法還包括以下步驟在沉積第一層間介電層之 前，在形成有源極/漏極區(qū)域和替代柵結構的半導體襯底上，整體形成阻擋襯里。其 中，所述阻擋襯里由Si3N4構成，且厚度為10 50nm。優(yōu)選地，所述雙接觸孔形成方法還包括以下步驟在沉積第二層間介電層之 前，在形成有第一源/漏區(qū)接觸孔的第一層間介電層上，整體形成阻擋層。其中，所述 阻擋層由Si3N4構成，且厚度為10 50nm。優(yōu)選地，所述襯里由從以下材料組中選擇的至少一種材料構成TiN、TaN、Ta 和Ti，以及所述導電金屬由從以下材料組中選擇的至少一種材料構成Ti、Al、TiAL Cu 禾口 W。優(yōu)選地，所述第一層間介電層的厚度為15 50nm，以及所述第二層間介電層的 厚度為25 90nm。根據(jù)本發(fā)明的第二方案，提出了一種半導體器件，包括半導體襯底，具有形 成在其上的源極/漏極區(qū)域和柵結構，所述柵結構包括金屬柵；第一層間介電層，沉積 在所述半導體襯底上，具有形成在其中的第一源/漏區(qū)接觸孔，所述第一源/漏區(qū)接觸孔 與所述源極/漏極區(qū)域相接觸；以及第二層間介電層，沉積在所述第一層間介電層上， 具有形成在其中的第二源/漏區(qū)接觸孔和柵區(qū)接觸孔，所述第二源/漏區(qū)接觸孔與所述第 一源/漏區(qū)接觸孔相接觸，以及所述柵區(qū)接觸孔與所述金屬柵相接觸。優(yōu)選地，所述第二源/漏區(qū)接觸孔與所述柵區(qū)接觸孔具有相同的深度。優(yōu)選地，所述第一源/漏區(qū)接觸孔、所述第二源/漏區(qū)接觸孔和所述柵區(qū)接觸 孔分別包括襯里和填充在其中的導電金屬。更優(yōu)選地，填充在所述第二源/漏區(qū)接觸 孔和所述柵區(qū)接觸孔中的導電金屬具有比填充在所述第一源/漏區(qū)接觸孔中的導電金屬 小的電阻率。更優(yōu)選地，所述襯里由從以下材料組中選擇的至少一種材料構成TiN、 TaN、Ta和Ti，以及所述導電金屬由從以下材料組中選擇的至少一種材料構成Ti、Al、TiAL Cu 和 W。優(yōu)選地，所述第一源/漏區(qū)接觸孔比所述第二源/漏區(qū)接觸孔和所述柵區(qū)接觸孔 窄。更優(yōu)選地，所述第一源/漏區(qū)接觸孔的寬度為15 lOOnm，所述第二源/漏區(qū)接觸 孔的寬度為20 150nm，以及所述柵區(qū)接觸孔的寬度為20 150nm。優(yōu)選地，所述第一層間介電層由從以下材料組中選擇的至少一種材料構成 未摻雜的氧化硅(SiO2)、各種摻雜的氧化硅(如硼硅玻璃、硼磷硅玻璃等)和氮化硅 (Si3N4),以及所述第二層間介電層由從以下材料組中選擇的至少一種材料構成未摻雜 的氧化硅(SiO2)、各種摻雜的氧化硅(如硼硅玻璃、硼磷硅玻璃等)和氮化硅(Si3N4)。優(yōu)選地，所述半導體器件還包括阻擋襯里，形成在所述第一層間介電層和所述半導體襯底之間。其中，所述阻擋襯里由Si3N4構成，且厚度為10 50nm。優(yōu)選地，所述半導體器件還包括阻擋層，形成在所述第一層間介電層和所述 第二層間介電層之間。其中，所述阻擋層由Si3N4構成，且厚度為10 50nm。優(yōu)選地，所述第一層間介電層的厚度為15 50nm，以及所述第二層間介電層的 厚度為25 90nm。根據(jù)本發(fā)明，第二源/漏區(qū)接觸孔和柵區(qū)接觸孔具有相同的刻蝕深度，因而， 能夠有效地降低接觸孔與柵之間發(fā)生短路的可能性，而且刻蝕寬高比較為接近，因而， 降低了對刻蝕工藝和接觸孔填充的要求，同時，也減小了發(fā)生工藝缺陷的可能性。此 夕卜，本發(fā)明利用替代柵工藝，與典型的替代柵流程兼容。
通過下面結合
本發(fā)明的優(yōu)選實施例，將使本發(fā)明的上述及其它目的、 特征和優(yōu)點更加清楚，其中圖1是示出了根據(jù)傳統(tǒng)工藝制造的半導體器件的示意圖；以及圖2 14是示出了本發(fā)明所提出的半導體器件制造方法的各個步驟的示意圖， 其中圖14示出了根據(jù)本發(fā)明所提出的半導體器件制造方法制造完成的半導體器件。應當注意的是，本說明書附圖并非按照比例繪制，而僅為示意性的目的，因 此，不應被理解為對本發(fā)明范圍的任何限制和約束。在附圖中，相似的組成部分以相似 的附圖標號標識。
具體實施例方式下面參照附圖對本發(fā)明的優(yōu)選實施例進行詳細說明，在描述過程中省略了對于 本發(fā)明來說是不必要的細節(jié)和功能，以防止對本發(fā)明的理解造成混淆。首先，參考圖14，對根據(jù)本發(fā)明所提出的工藝制造的半導體器件進行詳細描 述。圖14是示出了根據(jù)本發(fā)明所提出的半導體器件制造方法制造完成的半導體器件的示 意圖。如圖14所示，根據(jù)本發(fā)明所提出的工藝制造的半導體器件主要包括Si襯 底200、第一層間介電層280 (厚度為15 50nm)、第二層間介電層380 (厚度為25 90nm)、硅化物區(qū)域210、金屬柵220、第一源/漏區(qū)接觸孔240 (寬度為15 IOOnm)、第 二源/漏區(qū)接觸孔340 (寬度為20 150nm)和柵區(qū)接觸孔330 (寬度為20 150nm)，其中金屬柵220形成在高k介電層270 (厚度為1 3nm)上，高k介電層270沉積在Si襯底 200上，在高k介電層270和金屬柵220周圍形成有SiN側壁260 (寬度為10 40nm)； 第一層間介電層280沉積在Si襯底200上；第二層間介電層380沉積在第一層間介電層 280上；硅化物區(qū)域210形成在Si襯底200上，嵌入在Si襯底200中；第一源/漏區(qū)接 觸孔240形成在第一層間介電層280中，且分別與硅化物區(qū)域210相接觸；第二源/漏區(qū) 接觸孔340和柵區(qū)接觸孔330形成在第二層間介電層380中，第二源/漏區(qū)接觸孔340分 別與第一源/漏區(qū)接觸孔240相接觸，柵區(qū)接觸孔330與金屬柵220相接觸。第一源/ 漏區(qū)接觸孔240分別包括襯里225(厚度為2 15nm)和填充在其中的導電金屬，以及第 二源/漏區(qū)接觸孔340和柵區(qū)接觸孔330分別包括襯里325 (厚度為2 15nm)和填充在 其中的導電金屬。根據(jù)本發(fā)明，第二源/漏區(qū)接觸孔340和柵區(qū)接觸孔330具有相同的刻蝕深度， 因而，能夠有效地降低接觸孔與柵之間發(fā)生短路的可能性，而且刻蝕寬高比較為接近， 因而，降低了對刻蝕工藝和接觸孔填充的要求，同時，也減小了發(fā)生工藝缺陷的可能性。接下來，將結合圖2 14，對根據(jù)本發(fā)明的半導體器件制造方法的各個步驟進 行詳細描述。首先，如圖2所示，在Si襯底200上形成硅化物區(qū)域210和替代柵結構(高k介 電層270、多晶硅柵320、圍繞和覆蓋高k介電層270和多晶硅柵320的SiN側壁260和 SiN蓋層)。作為本發(fā)明的示例，高k介電層270的厚度為1 3nm，多晶硅柵320的厚 度為20 70nm，SiN側壁260在圖示水平方向上的寬度為10 40nm，SiN蓋層的厚度 為15 40nm。這一步驟同樣是傳統(tǒng)工藝的一部分，這里形成了多晶硅柵320以作為替 代金屬柵的替代柵。在形成了圖2所示的結構之后，執(zhí)行圖3所示的步驟之前，可以在圖2所示的結 構上整體形成一阻擋襯里(例如，可由Si3N4構成)(未示出)，阻擋襯里的厚度為10 5 Onm ο然后，如圖3所示，在已形成硅化物區(qū)域210和替代柵結構的Si襯底200上沉 積第一層間介電層(Inter Layer Dielectric layer) 280。例如，未摻雜的氧化硅(SiO2)、各種
摻雜的氧化硅(如硼硅玻璃、硼磷硅玻璃等)和氮化硅(Si3N4)等可以作為第一層間介電 層280的構成材料。接下來，如圖4所示，對第一層間介電層280進行化學機械平坦化(CMP)處
理，從而暴露出替代柵結構的SiN蓋層。然后，如圖5所示，執(zhí)行另外的CMP處理或針對SiN的反應離子刻蝕(RIE)處 理，去除SiN蓋層，暴露出替代柵結構的多晶硅柵320。之后，如圖6所示，采用濕法刻蝕或 干法刻蝕，去除多晶硅柵320。接下來，如圖7所示，采用典型的替代柵工藝，沉積形成金屬柵220。在完成這 一步驟之后，作為替代柵的多晶硅柵320已經(jīng)完全被金屬柵220所取代。然后，如圖8和9所示，采用光刻工藝，形成光刻膠掩模(圖8)，并執(zhí)行光刻、 去膠工藝，在第一層間介電層280中的預定位置，形成接觸孔開口，在接觸孔開口的底 部，暴露出位于Si襯底200上的硅化物區(qū)域210 (圖9)。在包含阻擋襯里(未示出)的情況下，需要刻蝕 穿透位于接觸孔開口的底部、硅化物區(qū)域210上的阻擋襯里，以暴露 出硅化物區(qū)域210。之后，如圖10所示，在接觸孔開口中沉積形成金屬插頭，從而形成第一源/漏 區(qū)接觸孔240，使得第一源/漏區(qū)接觸孔240分別與其下方相應位置的硅化物區(qū)域210相 接觸。在這一步驟中，首先沉積襯里225 (例如，TiN、TaN、Ta或Ti，典型地，厚度在大 約2nm到大約15nm之間)，然后再沉積導電金屬(例如，Ti、Al、TiAL Cu、W等)， 最后再執(zhí)行金屬的CMP工藝。第一源/漏區(qū)接觸孔240的形成工藝與傳統(tǒng)工藝相同或類 似。根據(jù)本發(fā)明，第一源/漏區(qū)接觸孔240的寬度(圖示水平寬度)為15 lOOnm。在形成了圖10所示的結構之后，執(zhí)行圖11所示的步驟之前，可以在圖10所示 的結構上整體形成一阻擋層(例如，可由Si3N4構成)(未示出)，阻擋層的厚度為10 5 Onm ο接下來，如圖11所示，在已形成第一源/漏區(qū)接觸孔240和金屬柵220的第一 層間介電層280上沉積第二層間介電層380。例如，未摻雜的氧化硅(SiO2)、各種摻雜的 氧化硅(如硼硅玻璃、硼磷硅玻璃等)和氮化硅(Si3N4)等可以作為第二層間介電層380 的構成材料。由于之前(圖10)中所執(zhí)行的CMP工藝，第二層間介電層380具有平坦的
上表面。然后，如圖12和13所示，采用光刻工藝，形成光刻膠掩模(圖12)，并執(zhí)行光 亥|J、去膠工藝，在第二層間介電層380中的預定位置，形成接觸孔開口，在接觸孔開口 的底部，暴露出位于第一層間介電層280中的第一源/漏區(qū)接觸孔240和金屬柵220 (圖 13)。在包含阻擋層(未示出)的情況下，需要刻蝕穿透位于接觸孔開口的底部、第一源 /漏區(qū)接觸孔240和金屬柵220上的阻擋襯里，以暴露出第一源/漏區(qū)接觸孔240和金屬 柵 220。最后，如圖14所示，在接觸孔開口中沉積形成金屬插頭，從而形成第二源/漏 區(qū)接觸孔340和柵區(qū)接觸孔330，使得第二源/漏區(qū)接觸孔340分別與其下方相應位置的 第一源/漏區(qū)接觸孔240相接觸，以及使得柵區(qū)接觸孔330與金屬柵220相接觸。在這 一步驟中，首先沉積襯里325 (例如，TiN、TaN、Ta或Ti，典型地，厚度在大約2nm到 大約15nm之間)，然后再沉積導電金屬(例如，Ti、Al、TiAL Cu、W等)，最后再執(zhí) 行金屬的CMP工藝。第二源/漏區(qū)接觸孔340和柵區(qū)接觸孔330的形成工藝與傳統(tǒng)工 藝相同或類似。根據(jù)本發(fā)明，第二源/漏區(qū)接觸孔340的寬度(圖示水平寬度)為20 150nm ；柵區(qū)接觸孔330的寬度(圖示水平寬度)為20 150nm。此外，根據(jù)本發(fā)明，可以對導電金屬進行選擇，從而使填充在第二源/漏區(qū)接 觸孔340和柵區(qū)接觸孔330中的導電金屬具有比填充在第一源/漏區(qū)接觸孔240中的導電 金屬小的電阻率。例如，填充在第二源/漏區(qū)接觸孔340和柵區(qū)接觸孔330中的導電金 屬可以選擇為Cu，而填充在第一源/漏區(qū)接觸孔240中的導電金屬可以選擇為Al;或者 填充在第二源/漏區(qū)接觸孔340和柵區(qū)接觸孔330中的導電金屬可以選擇為Al，而填充在 第一源/漏區(qū)接觸孔240中的導電金屬可以選擇為Ti。由此，可以得到根據(jù)本發(fā)明的半導體器件。如前所述，第二源/漏區(qū)接觸孔 340和柵區(qū)接觸孔330具有相同的刻蝕深度，因而，能夠有效地降低接觸孔與柵之間發(fā)生 短路的可能性，而且刻蝕寬高比較為接近，因而，降低了對刻蝕工藝和接觸孔填充的要求，同時，也減小了 發(fā)生工藝缺陷的可能性。此外，根據(jù)本發(fā)明，第一源/漏區(qū)接觸孔240與柵結構具有相同的高度，這樣的 結構使得形成第一源/漏區(qū)接觸孔240的工藝過程更為容易，在這種情況下，完全是在平 坦的表面上來執(zhí)行光刻工藝。而且，這樣的結構使得本發(fā)明與標準的替代柵工藝完全兼容。至此已經(jīng)結合優(yōu)選實施例對本發(fā)明進行了描述。應該理解，本領域技術人員在 不脫離本發(fā)明的精神和范圍的情況下，可以進行各種其它的改變、替換和添加。因此， 本發(fā)明的范圍不局限于上述特定實施例，而應由所附權利要求所限定。
權利要求
1.一種雙接觸孔形成方法，包括以下步驟在半導體襯底上形成源極/漏極區(qū)域和替代柵結構，所述替代柵結構包括多晶硅柵；沉積第一層間介電層；對第一層間介電層進行平坦化處理，以暴露出所述替代柵結構中的多晶硅柵； 采用替代柵工藝，去除多晶硅柵，并沉積形成金屬柵；采用光刻工藝，在第一層間介電層中刻蝕出第一源/漏區(qū)接觸孔開口，在第一源/漏 區(qū)接觸孔開口的底部，暴露出形成在半導體襯底上的源極/漏極區(qū)域；在第一源/漏區(qū)接觸孔開口中順序沉積襯里和填充導電金屬，以形成第一源/漏區(qū)接 觸孔；在形成有第一源/漏區(qū)接觸孔的第一層間介電層上沉積第二層間介電層； 采用光刻工藝，在第二層間介電層中刻蝕出第二源/漏區(qū)接觸孔開口和柵區(qū)接觸孔 開口，在第二源/漏區(qū)接觸孔開口的底部，暴露出第一源/漏區(qū)接觸孔，以及在柵區(qū)接觸 孔開口的底部，暴露出金屬柵；以及在第二源/漏區(qū)接觸孔開口和柵區(qū)接觸孔開口中順序沉積襯里和填充導電金屬，以 形成第二源/漏區(qū)接觸孔和柵區(qū)接觸孔。
2.根據(jù)權利要求1所述的雙接觸孔形成方法，其中所述第一源/漏區(qū)接觸孔比所述第二源/漏區(qū)接觸孔和所述柵區(qū)接觸孔窄。
3.根據(jù)權利要求2所述的雙接觸孔形成方法，其中 所述第一源/漏區(qū)接觸孔的寬度為15 lOOnm， 所述第二源/漏區(qū)接觸孔的寬度為20 150nm，以及 所述柵區(qū)接觸孔的寬度為20 150nm。
4.根據(jù)權利要求1所述的雙接觸孔形成方法，其中填充在所述第二源/漏區(qū)接觸孔和所述柵區(qū)接觸孔中的導電金屬具有比填充在所述 第一源/漏區(qū)接觸孔中的導電金屬小的電阻率。
5.根據(jù)權利要求1所述的雙接觸孔形成方法，其中所述第一層間介電層由從以下材料組中選擇的至少一種材料構成未摻雜的氧化硅 SiO2>摻雜的氧化硅和氮化硅Si3N4，以及所述第二層間介電層由從以下材料組中選擇的至少一種材料構成未摻雜的氧化硅 SiO2、摻雜的氧化硅和氮化硅Si3N4。
6.根據(jù)權利要求5所述的雙接觸孔形成方法，其中 摻雜的氧化硅是硼硅玻璃或硼硅磷玻璃。
7.根據(jù)權利要求1所述的雙接觸孔形成方法，還包括以下步驟在沉積第一層間介電層之前，在形成有源極/漏極區(qū)域和替代柵結構的半導體襯底 上，整體形成阻擋襯里。
8.根據(jù)權利要求7所述的雙接觸孔形成方法，其中 所述阻擋襯里由Si3N4構成，且厚度為10 50nm。
9.根據(jù)權利要求1所述的雙接觸孔形成方法，還包括以下步驟在沉積第二層間介電層之前，在形成有第一源/漏區(qū)接觸孔的第一層間介電層上，整體形成阻擋層。
10.根據(jù)權利要求9所述的雙接觸孔形成方法，其中 所述阻擋層由Si3N4構成，且厚度為10 50nm。
11.根據(jù)權利要求1或4所述的雙接觸孔形成方法，其中所述襯里由從以下材料組中選擇的至少一種材料構成TiN、TaN、Ta和Ti，以及 所述導電金屬由從以下材料組中選擇的至少一種材料構成Ti、Al、TiAL Cu和W。
12.根據(jù)權利要求1所述的雙接觸孔形成方法，其中 所述第一層間介電層的厚度為15 50nm，以及所述第二層間介電層的厚度為25 90nm。
13.—種半導體器件，包括半導體襯底，具有形成在其上的源極/漏極區(qū)域和柵結構，所述柵結構包括金屬柵；第一層間介電層，沉積在所述半導體襯底上，具有形成在其中的第一源/漏區(qū)接觸 孔，所述第一源/漏區(qū)接觸孔與所述源極/漏極區(qū)域相接觸；以及第二層間介電層，沉積在所述第一層間介電層上，具有形成在其中的第二源/漏區(qū) 接觸孔和柵區(qū)接觸孔，所述第二源/漏區(qū)接觸孔與所述第一源/漏區(qū)接觸孔相接觸，以及 所述柵區(qū)接觸孔與所述金屬柵相接觸。
14.根據(jù)權利要求13所述的半導體器件，其中所述第二源/漏區(qū)接觸孔與所述柵區(qū)接 觸孔具有相同的深度。
15.根據(jù)權利要求13或14所述的半導體器件，其中所述第一源/漏區(qū)接觸孔、所述第二源/漏區(qū)接觸孔和所述柵區(qū)接觸孔分別包括襯里 和填充在其中的導電金屬。
16.根據(jù)權利要求15所述的半導體器件，其中填充在所述第二源/漏區(qū)接觸孔和所述柵區(qū)接觸孔中的導電金屬具有比填充在所述 第一源/漏區(qū)接觸孔中的導電金屬小的電阻率。
17.根據(jù)權利要求15或16所述的半導體器件，其中所述襯里由從以下材料組中選擇的至少一種材料構成TiN、TaN、Ta和Ti，以及 所述導電金屬由從以下材料組中選擇的至少一種材料構成Ti、Al、TiAL Cu和W。
18.根據(jù)權利要求13或14所述的半導體器件，其中所述第一源/漏區(qū)接觸孔比所述第二源/漏區(qū)接觸孔和所述柵區(qū)接觸孔窄。
19.根據(jù)權利要求18所述的半導體器件，其中 所述第一源/漏區(qū)接觸孔的寬度為15 lOOnm， 所述第二源/漏區(qū)接觸孔的寬度為20 150nm，以及 所述柵區(qū)接觸孔的寬度為20 150nm。
20.根據(jù)權利要求13或14所述的半導體器件，其中所述第一層間介電層由從以下材料組中選擇的至少一種材料構成未摻雜的氧化硅 SiO2>摻雜的氧化硅和氮化硅Si3N4，以及所述第二層間介電層由從以下材料組中選擇的至少一種材料構成未摻雜的氧化硅 SiO2、摻雜的氧化硅和氮化硅Si3N4。
21.根據(jù)權利要求20所述的半導體器件，其中 摻雜的氧化硅是硼硅玻璃或硼硅磷玻璃。
22.根據(jù)權利要求13或14所述的半導體器件，還包括阻擋襯里，形成在所述第一層間介電層和所述半導體襯底之間。
23.根據(jù)權利要求22所述的半導體器件，其中所述阻擋襯里由Si3N4構成，且厚度為10 50nm。
24.根據(jù)權利要求13或14所述的半導體器件，還包括阻擋層，形成在所述第一層間介電層和所述第二層間介電層之間。
25.根據(jù)權利要求24所述的半導體器件，其中 所述阻擋層由Si3N4構成，且厚度為10 50nm。
26.根據(jù)權利要求13或14所述的半導體器件，其中 所述第一層間介電層的厚度為15 50nm，以及所述第二層間介電層的厚度為25 90nm。
全文摘要
本發(fā)明提出了一種雙接觸孔形成方法，包括以下步驟在半導體襯底上形成源極/漏極區(qū)域和替代柵結構，替代柵結構包括多晶硅柵；沉積第一層間介電層；對第一層間介電層進行平坦化處理，以暴露出替代柵結構中的多晶硅柵；去除多晶硅柵，并沉積形成金屬柵；在第一層間介電層中刻蝕出第一源/漏區(qū)接觸孔開口；在第一源/漏區(qū)接觸孔開口中順序沉積襯里和填充導電金屬，以形成第一源/漏區(qū)接觸孔；在第一層間介電層上沉積第二層間介電層；在第二層間介電層中刻蝕出第二源/漏區(qū)接觸孔開口和柵區(qū)接觸孔開口；以及在第二源/漏區(qū)接觸孔開口和柵區(qū)接觸孔開口中順序沉積襯里和填充導電金屬，以形成第二源/漏區(qū)接觸孔和柵區(qū)接觸孔。本發(fā)明還提出了一種通過上述工藝制造的半導體器件。
文檔編號H01L21/768GK102024744SQ20091009251
公開日2011年4月20日 申請日期2009年9月16日 優(yōu)先權日2009年9月16日
發(fā)明者尹海洲, 朱慧瓏, 駱志炯 申請人:中國科學院微電子研究所