專利名稱：提高cmos晶體管抗輻照的方法、cmos晶體管及集成電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明是關(guān)于集成電路制備技術(shù)，具體涉及一種用于CMOS晶體管抗輻照加固的方法 及CMOS集成電路。
背景技術(shù)：
以大規(guī)模和超大規(guī)模集成電路技術(shù)為基礎(chǔ)、以計(jì)算機(jī)為核心的信息技術(shù)帶來了新的世 紀(jì)性產(chǎn)業(yè)革命。深亞微米器件以其高速、低功耗、大規(guī)模集成、低價(jià)格和高成品率被廣泛 地應(yīng)用在各個(gè)領(lǐng)域。目前我國航天技術(shù)發(fā)展迅速，衛(wèi)星和宇宙飛船的某些關(guān)鍵核心集成電 路仍依賴進(jìn)口的抗輻照加固器件，且價(jià)格昂貴，由于禁運(yùn)，很多甚至只能采用非加固器件。 神舟六號(hào)發(fā)射成功后這種情況更加嚴(yán)重，航天事業(yè)的發(fā)展和宇宙探索的進(jìn)步對(duì)于先進(jìn)集成 電路在空間自然輻射環(huán)境下抗輻照技術(shù)的研究需求十分迫切。此外，隨著放射性醫(yī)學(xué)的進(jìn) 步與核技術(shù)應(yīng)用的推廣，微電子技術(shù)在這些環(huán)境中的應(yīng)用也越來越廣泛。因此，不僅是航 天和軍事領(lǐng)域，微電子技術(shù)的民用領(lǐng)域也要求提高半導(dǎo)體器件及集成電路的抗輻照能力。
半導(dǎo)體器件是組成集成電路的基本元件，x射線、質(zhì)子、中子、重粒子等輻照源在器 件中引起的效應(yīng)直接影響著電路的可靠性。在傳統(tǒng)器件受輻照后，主要考慮輻照效應(yīng)對(duì)器 件柵氧化層和隔離區(qū)的影響，在氧化層中產(chǎn)生電荷、界面處產(chǎn)生界面態(tài)等，例如引起閾值 漂移、跨導(dǎo)下降、亞閾擺幅增加、泄漏電流增加等等，高能粒子也會(huì)引起永久損傷如柵擊 穿等等。而相對(duì)于柵氧化層和隔離區(qū)，輻照對(duì)側(cè)墻的影響可以忽略不計(jì)。隨著器件尺寸的 縮小，特征尺寸進(jìn)入超深亞微米時(shí)代，也帶來了與可靠性有關(guān)的各種小尺寸效應(yīng)和可靠性 問題，輻照效應(yīng)的影響會(huì)發(fā)生變化，增加了輻照損傷效應(yīng)的復(fù)雜性。其中之一的問題，器 件的側(cè)墻都是利用同一種材料，輻照對(duì)器件側(cè)墻的影響已經(jīng)凸顯出來。當(dāng)高能粒子或射線 輻照半導(dǎo)體器件，與之作用產(chǎn)生電子空穴對(duì)，側(cè)墻中的介質(zhì)會(huì)俘獲電荷，這些電荷會(huì)直接 影響器件溝道的局部反型層的形成，從而影響了器件的開啟電壓，造成了閾值漂移，這就 嚴(yán)重地影響了器件以及電路的在空間輻照環(huán)境下的可靠性。

發(fā)明內(nèi)容
針對(duì)上述超深亞微米器件中側(cè)墻受輻照后引起閾值漂移的問題，為了保證基于超深亞 微米制造工藝的集成電路在輻射環(huán)境中的安全運(yùn)行，本發(fā)明從側(cè)墻設(shè)計(jì)進(jìn)行創(chuàng)新，提出了
3一種提高CMOS晶體管抗輻照的方法及CMOS晶體管，進(jìn)一步提高半導(dǎo)體器件和集成電 路的抗輻照性能。
本發(fā)明的技術(shù)方案是
一種提高CMOS晶體管抗輻照的方法，其特征在于，在輻照環(huán)境下，通過CMOS晶體 管結(jié)構(gòu)中的N型MOS晶體管側(cè)墻表現(xiàn)為不俘獲電子，通過P型MOS場效應(yīng)晶體管側(cè)墻 表現(xiàn)為不俘獲空穴，使N型MOS場效應(yīng)晶體管和P型MOS場效應(yīng)晶體管的閾值保持不 變，從而提高CMOS晶體管的抗輻照性能。
一種CMOS晶體管，其特征在于，N型晶體管和P型晶體管的側(cè)墻所選用的材料不同， 具體為N型MOS場效應(yīng)晶體管的側(cè)墻選用輻照后表現(xiàn)為不俘獲電子的介質(zhì)材料，而P 型MOS場效應(yīng)晶體管的側(cè)墻則選用表現(xiàn)為不俘獲空穴的介質(zhì)材料。
一種CMOS集成電路，包括若干個(gè)N型晶體管和P型晶體管，其特征在于，N型晶 體管和P型晶體管的側(cè)墻所選用的材料不同，具體為N型MOS場效應(yīng)晶體管的側(cè)墻選 用輻照后表現(xiàn)為不俘獲電子的介質(zhì)材料，而P型MOS場效應(yīng)晶體管的側(cè)墻則選用輻照后 表現(xiàn)為不俘獲空穴的介質(zhì)材料。
所述N型晶體管和P型晶體管的隔離區(qū)所選用的材料也不同，具體為N型MOS場 效應(yīng)晶體管的隔離區(qū)選用輻照后表現(xiàn)為不俘獲空穴的介質(zhì)材料，而P型MOS場效應(yīng)晶體 管的隔離區(qū)則選用輻照后表現(xiàn)為不俘獲電子的介質(zhì)材料。
上述在輻照環(huán)境下，表現(xiàn)為不俘獲電子的介質(zhì)材料是二氧化硅或氧化鉿。
上述在輻照環(huán)境下，表現(xiàn)為不俘獲空穴的介質(zhì)材料是氮化硅或氮氧硅。 常規(guī)CMOS集成電路中基本半導(dǎo)體器件制備側(cè)墻工藝中所用的材料都是相同的、單一 的，比如說是二氧化硅材料或氮化物材料等。當(dāng)在輔射環(huán)境下，輻照引起二氧化硅介質(zhì)的 退化，主要原因是存在中性陷阱以及輻照產(chǎn)生的新生陷阱對(duì)空穴的俘獲，由于原始的電子 陷阱俘獲截面小3個(gè)數(shù)量級(jí)， 一般情況下電子俘獲可以忽略；但對(duì)氮化物的情況并非如此， 因?yàn)樯L過程中形成的電子陷阱密度高，而且由于輻照引入新生的中性電子陷阱俘獲電 子，所以俘獲的空穴可以忽略。因此可以看成，輻照對(duì)二氧化硅介質(zhì)表現(xiàn)為凈的空穴俘獲， 而氮化物表現(xiàn)為凈的電子俘獲。當(dāng)器件特征尺寸進(jìn)入超深亞微米級(jí)，側(cè)墻俘獲的電荷的影 響已經(jīng)變得非常嚴(yán)重。如常規(guī)CMOS器件側(cè)墻所用的材料如果是二氧化硅，當(dāng)半導(dǎo)體器件 受到輻照之后，會(huì)在側(cè)墻二氧化硅中俘獲大量空穴，這些空穴形成的電場會(huì)影響靠近源漏 延伸區(qū)附近的溝道反型層的形成。對(duì)于N管，這些被俘獲的空穴會(huì)使延伸區(qū)附近溝道的電 子的濃度增大，源漏延伸區(qū)附近首先形成反型溝道(閾值電壓小于輻照之前的)，隨著所加?xùn)艍旱脑龃?，溝道中間其它的部分反型，整個(gè)溝道反型層也就形成了。所以器件整個(gè)溝 道反型層決定于中間溝道的反型層的形成，對(duì)于N管最終的閾值電壓輻照前后沒有變化， 也就是不受輻照的影響，相當(dāng)于是抗輻照的。而對(duì)P型晶體管，側(cè)墻俘獲的空穴使源漏延 伸區(qū)附近的溝道的空穴濃度降低，不易形成反型層(閾值電壓大于輻照之前的)，中間溝 道其它部分的反型層的形成不受影響，整個(gè)管子的開啟決定于靠近源漏附近的溝道反型層 的形成，所以晶體管的最終的閾值電壓相對(duì)于輻照前變大了。因此，所用側(cè)墻柵材料為二 氧化硅，輻照后對(duì)于N型晶體管不受影響，而對(duì)P型晶體管會(huì)引起閾值漂移。相當(dāng)于如果 側(cè)墻材料用二氧化硅，對(duì)N型晶體管是抗輻照的。
同理，如果側(cè)墻材料是氮化物，輻照后主要是俘獲電子，會(huì)對(duì)N型晶體管造成閾值漂 移，而對(duì)P型晶體管相當(dāng)于是抗輻照的。
綜上所述，如果N型晶體管側(cè)墻所用的材料譬如二氧化硅、氧化鉿，P型晶體管側(cè)墻 所用材料譬如氮化物(氮化硅、氮氧硅)，器件的閾值沒有變化，相當(dāng)于是輻照加固的。
本發(fā)明具有如下優(yōu)點(diǎn)
1、 與常規(guī)CMOS工藝兼容；
2、 所用的側(cè)墻材料都是CMOS工藝常用的材料；
3、 與現(xiàn)有技術(shù)相比，沒有降低器件的其它性能；可提高抗輻照的同時(shí)不增加額外的 花費(fèi)。


圖l(a)—(f)為本發(fā)明的一種CMOS場效應(yīng)晶體管隔離區(qū)制備方法的工藝流程及各步所 對(duì)應(yīng)的剖面示意圖。
101…有源區(qū)；102—淀積的二氧化硅；103…二氧化硅介質(zhì)的溝槽隔離區(qū)；104—光刻 膠；105…淀積的氮化物層；106—氮化物隔離區(qū)；107—p阱有源區(qū)；108…n阱有源區(qū)。
圖2(a)—(f)為本發(fā)明的一種CM0S場效應(yīng)晶體管側(cè)墻制備方法的工藝流程及各步所對(duì)
應(yīng)的剖面示意圖。
201…P+多晶硅柵；202—淀積的二氧化硅；203—P+管柵氧化層；204…N+管柵氧化 層；205…N+多晶硅柵；206—光刻膠；207…淀積的氮化硅層；208—氮化硅側(cè)墻；209—
二氧化硅側(cè)墻。
具體實(shí)施例方式
下面結(jié)合附圖對(duì)本發(fā)明CMOS晶體管作進(jìn)一步詳細(xì)描述
以一個(gè)CMOS反相器為例，參考圖l、圖2，本發(fā)明CMOS場效應(yīng)晶體管的制備步驟
為
1) 在p型體硅襯底上，采用雙阱工藝來定義nMOS和pMOS晶體管的有源區(qū)；
2) 淺槽隔離工藝STI槽刻蝕，
A. LPCVD淀積一層二氧化硅，如圖l (a);
B. CMP化學(xué)機(jī)械拋光，如圖1 (b);光刻，HF濕法腐蝕，形成溝槽，如圖1 (c);
C. LPCVD淀積氮化物層，如圖l (d) ; CMP化學(xué)機(jī)械拋光，形成不同介質(zhì)的溝
槽區(qū)，如圖1 (e);俯視圖，如圖1 (f);
3) 多晶硅柵結(jié)構(gòu)的工藝熱生長一薄層的二氧化硅，LPCVD淀積多晶硅層，反應(yīng)離 子刻蝕，形成多晶硅柵條；
4) 輕摻雜漏(LDD)注入工藝；
5) 側(cè)墻的形成
A. LPCVD淀積一層二氧化硅層，如圖2 (a);
B. 然后進(jìn)行光刻和反應(yīng)離子刻蝕二氧化硅，如圖2 (b);
C. 去膠，淀積氮化硅層，如圖2 (C);
D. 氮化硅反刻，在P+多晶硅柵的側(cè)墻上留下一層氮化硅，如圖2 (d);
E. 光刻，如圖2 (e);
F. 二氧化硅反刻，在N+多晶硅柵的側(cè)墻上留下一層二氧化硅，如圖2 (f)。
6) 源漏注入工藝
7) 淀積低溫氧化層，刻蝕引線孔，淀積金屬，光刻、刻蝕形成金屬線，合金，鈍化。
器件的側(cè)墻設(shè)計(jì)不限于體硅器件，還適用于SOI器件、功率器件、存儲(chǔ)器件等推廣到 所有器件側(cè)墻問題。
同時(shí)，在集成電路中為了避免CMOS器件的寄生晶體管開啟(或增大寄生晶體管的開 啟電壓)，降低關(guān)態(tài)電流，增強(qiáng)抗輻照效果，本發(fā)明器件的隔離區(qū)(STI)所選用的材料 也不同，具體是N型MOS場效應(yīng)晶體管的隔離區(qū)選用輻照后表現(xiàn)為不俘獲空穴的材料， 而P型MOS場效應(yīng)晶體管的側(cè)墻則選用輻照后表現(xiàn)為不俘獲電子的材料。比如N型晶體管的隔離區(qū)用氮化物，而P型晶體管的隔離區(qū)用二氧化硅材料等。
因此，本發(fā)明所提出的提高CMOS晶體管抗輻照的方法，可以用于半導(dǎo)體器件和集成電路抗輻照設(shè)計(jì)，在提高集成電路的抗輻照能力、降低加固費(fèi)用的應(yīng)用中，有著明顯的優(yōu)勢(shì)和廣泛的前景。
以上通過詳細(xì)實(shí)施例描述了本發(fā)明所提供的CMOS晶體管，本領(lǐng)域的技術(shù)人員應(yīng)當(dāng)理
解，在不脫離本發(fā)明實(shí)質(zhì)的范圍內(nèi)，可以對(duì)本發(fā)明做一定的變形或修改；不限于實(shí)施例中
所公開的內(nèi)容。
權(quán)利要求
1、一種提高CMOS晶體管抗輻照的方法，其特征在于，在輻照環(huán)境下，通過CMOS晶體管結(jié)構(gòu)中的N型MOS晶體管側(cè)墻表現(xiàn)為不俘獲電子，通過P型MOS場效應(yīng)晶體管側(cè)墻表現(xiàn)為不俘獲空穴，使N型MOS場效應(yīng)晶體管和P型MOS場效應(yīng)晶體管的閾值保持不變。
2、 一種CMOS晶體管，其特征在于，N型MOS場效應(yīng)晶體管的側(cè)墻選用輻照后表現(xiàn) 為不俘獲電子的介質(zhì)材料，而P型MOS場效應(yīng)晶體管的側(cè)墻則選用輻照后表現(xiàn)為不俘獲 空穴的介質(zhì)材料。
3、 如權(quán)利要求2所述的CMOS晶體管，其特征在于，N型MOS場效應(yīng)晶體管的隔離 區(qū)選用輻照后表現(xiàn)為不俘獲空穴的介質(zhì)材料，而P型MOS場效應(yīng)晶體管的隔離區(qū)則選用 輻照后表現(xiàn)為不俘獲電子的介質(zhì)材料。
4、 如權(quán)利要求2或3所述的CMOS晶體管，其特征在于，上述輻照后表現(xiàn)為不俘獲 電子的介質(zhì)材料是二氧化硅或氧化鉿。
5、 如權(quán)利要求2或3所述的CMOS晶體管，其特征在于，上述輻照后表現(xiàn)為不俘獲 空穴的介質(zhì)材料是氮化硅或氮氧硅。
6、 一種CMOS集成電路，包括若干個(gè)N型晶體管和P型晶體管，其特征在于，N型 MOS場效應(yīng)晶體管的側(cè)墻選用輻照后表現(xiàn)為不俘獲電子的介質(zhì)材料，而P型MOS場效應(yīng) 晶體管的側(cè)墻則選用輻照后表現(xiàn)為不俘獲空穴的介質(zhì)材料。
7、 如權(quán)利要求6所述的CMOS集成電路，其特征在于，N型MOS場效應(yīng)晶體管的隔 離區(qū)選用輻照后表現(xiàn)為不俘獲空穴的介質(zhì)材料，而P型MOS場效應(yīng)晶體管的隔離區(qū)則選 用輻照后表現(xiàn)為不俘獲電子的介質(zhì)材料。
8、 如權(quán)利要求6或7所述的CMOS集成電路，其特征在于，上述輻照后表現(xiàn)為不俘 獲電子的介質(zhì)材料是二氧化硅或氧化鉿。
9、 如權(quán)利要求6或7所述的CMOS集成電路，其特征在于，上述輻照后表現(xiàn)為不俘 獲空穴的介質(zhì)材料是氮化硅或氮氧硅。
全文摘要
本發(fā)明公開了一種提高CMOS晶體管抗輻照的方法、CMOS晶體管及集成電路，屬于集成電路制備技術(shù)領(lǐng)域。本發(fā)明CMOS晶體管的N型晶體管和P型晶體管的側(cè)墻所選用的材料不同，具體為N型MOS場效應(yīng)晶體管的側(cè)墻選用輻照后表現(xiàn)為不俘獲電子的介質(zhì)材料，而P型MOS場效應(yīng)晶體管的側(cè)墻則選用輻照后表現(xiàn)為不俘獲空穴的介質(zhì)材料。本發(fā)明CMOS晶體管及集成電路的制備與常規(guī)CMOS工藝兼容，可有效提高抗輻照特性，且不增加額外的費(fèi)用。
文檔編號(hào)H01L21/70GK101630660SQ20091008844
公開日2010年1月20日 申請(qǐng)日期2009年7月7日 優(yōu)先權(quán)日2009年7月7日
發(fā)明者興 張, 薛守斌, 如 黃 申請(qǐng)人:北京大學(xué)