專利名稱：半導(dǎo)體器件、液晶顯示板、電子設(shè)備及制造器件的方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種具有多個晶體管的半導(dǎo)體器件、 一種液晶顯示板 和一種具有所述半導(dǎo)體器件的電子設(shè)備、以及一種制造半導(dǎo)體器件的 方法。
背景技術(shù)：
傳統(tǒng)上，通過用于在硅晶片的表面上形成精細晶體管的公知工藝 (此后，稱為LSI工藝)，來制造包括存儲器、CPU (中央處理單元) 等的LSI (大規(guī)模集成電路)。
在LSI中，為了促進存儲器容量的增加以及CPU速度的增加和功 率消耗的降低，與已有技術(shù)相比，將晶體管制造得更小，且降低其工 作電壓。
另一方面，近來，為了提供具有更大屏幕、更高分辨率和更低功 率消耗的液晶顯示板，對薄膜晶體管進行了積極的開發(fā)。在液晶顯示 板中，通常，在形成了基底的絕緣襯底上形成半導(dǎo)體層，并將半導(dǎo)體 層用作薄膜晶體管的有源層。
將非晶硅氫化物作為有源層或?qū)⒍嗑Щ?多晶硅)用作有源層 的薄膜晶體管已經(jīng)投入使用。
使用多晶硅作為有源層的薄膜晶體管包括高溫多晶硅薄膜晶體 管和低溫多晶硅薄膜晶體管。高溫多晶硅薄膜晶體管使用石英作為基 底，并通過大約100(TC的熱處理工藝(類似于上述LSI工藝)來制造。此外，作為高溫多晶硅薄膜晶體管，還存在一種疊壓在硅晶片上的多
晶硅薄膜晶體管，類似于TFT (薄膜晶體管)加載型SRAM (靜態(tài)隨機 存取存儲器)。
另一方面，低溫多晶硅薄膜晶體管使用低熔點且不含堿金屬的玻 璃作為基底，并通過大約50(TC的熱處理工藝來制造。例如，如日本 專利申請未審公開No. 9-116159和10-242471中所公開，低溫多晶硅 薄膜晶體管具有形成在絕緣襯底上的源極/漏極電極、作為溝道的多晶 硅層、柵極絕緣膜和柵極電極。
在制造低溫多晶硅薄膜晶體管時，執(zhí)行用于激活源極/漏極區(qū)中 的雜質(zhì)的大約50(TC的激活處理、用于氫鈍化的大約30(TC的氫等離子 體處理、以及用于修復(fù)在干法刻蝕處理等中引起的等離子體損傷的從 20(TC到30(TC的熱處理。這種低溫多晶硅薄膜晶體管實際上還用作液 晶顯示板的驅(qū)動器件。
但是，在上述現(xiàn)有技術(shù)中存在以下問題。
在低溫多晶硅薄膜晶體管中，已知的是傾向于發(fā)生目前尚未理解 的現(xiàn)象，例如，已知的是與通過傳統(tǒng)LSI工藝制造的晶體管相比，當 低溫多晶硅薄膜晶體管工作較長的時間段時，其特性退化。
究其原因，可以考慮低溫多晶硅薄膜晶體管與通過LSI工藝制造 的晶體管在確定了元件特性的MOS (金屬氧化物半導(dǎo)體)界面(尤其 是OS (氧化物半導(dǎo)體)界面)上的差異。
通過LSI工藝制造的晶體管在OS界面上具有單晶硅且質(zhì)量較好 的熱氧化物膜。另一方面，低溫多晶硅薄膜晶體管在0S界面上具有其 朝向隨機的多晶硅和包括較多水(尤其是0H基)的二氧化硅膜。
多晶硅比單晶硅包括更多的非鍵合(懸空鍵)Si原子，而懸空鍵 表現(xiàn)為載流子的收集器(trap for carrier)。
為了減少這種載流子收集器，在制造低溫多晶硅薄膜晶體管時， 采用以氫端接懸空鍵的等離子體氫處理。但是，通過等離子體氫處理 形成的氫-硅鍵并不總是穩(wěn)定的，當施加電場時，有時會發(fā)生離解或重 組。
另一方面，因為0H基的存在，二氧化硅膜引起了固定電荷密度
5的增加。同樣，當施加電場時，有時會發(fā)生Si-OH組合的離解或重組。 因此，低溫多晶硅薄膜晶體管的問題在于當施加電場時，其os 界面傾向于發(fā)生退化。因此，當包括低溫多晶硅薄膜晶體管在內(nèi)的電 路工作較長的時間段時，則存在低溫薄膜晶體管的特性偏離初始特性 并且電路操作變得不穩(wěn)定的可能性。

發(fā)明內(nèi)容
因此，本發(fā)明的目的是提供一種半導(dǎo)體器件，即使工作較長的時
間段，仍然穩(wěn)定地進行操作； 一種具有所述半導(dǎo)體器件的液晶顯示板； 以及一種制造半導(dǎo)體器件的方法。
為了獲得上述目的，在電路設(shè)計所要求的閾值相等的多個晶體管 中，將初始閾值為所需閾值的可接受范圍內(nèi)的下限的晶體管設(shè)置在隨 著晶體管的操作、閾值電壓的絕對值增加的電路位置處，以及將初始 閾值為所需閾值的可接受范圍內(nèi)的上限的晶體管設(shè)置在隨著晶體管的 操作、閾值電壓的絕對值減小的電路位置處。
在所述半導(dǎo)體器件中，如上所述，由于即使半導(dǎo)體器件工作較長 時間段，每個晶體管的閾值按照補償初始閾值的差異的方向變化，因 此不存在每個晶體管的閾值的差異變大超過電路操作的保證范圍的情 況。因此，能夠獲得即使工作較長時間段仍穩(wěn)定操作而不會誤操作的 半導(dǎo)體器件。因此，當使用這種半導(dǎo)體器件時，可以獲得具有較長工 作壽命的液晶顯示板和電子設(shè)備。
通過以下結(jié)合示出了本發(fā)明的示例的附圖的描述，本發(fā)明的上述 和其他目的、特征和優(yōu)點將變得更加顯而易見。


圖1是示出了根據(jù)本發(fā)明第一實施例的半導(dǎo)體器件的結(jié)構(gòu)的方框
圖2是示出了圖1所示的移位寄存器的結(jié)構(gòu)的電路圖； 圖3是示出了圖2所示的晶體管的結(jié)構(gòu)的側(cè)面橫截面圖； 圖4是示出了圖2所示的移位寄存器SR1的操作的時序圖；圖5A是示出了圖2所示的晶體管T5的靜態(tài)特性的時間變化的曲 線圖5B是示出了圖2所示的晶體管T6的靜態(tài)特性的時間變化的曲 線圖6A是示出了將本發(fā)明應(yīng)用于圖2所示的晶體管T5和T6的情 況下的靜態(tài)特性的時間變化的曲線圖6B是示出了未將本發(fā)明應(yīng)用于圖2所示的晶體管T5和T6的 情況下的靜態(tài)特性的時間變化的曲線圖7是示出了根據(jù)本發(fā)明第二實施例的半導(dǎo)體器件的結(jié)構(gòu)的側(cè)面 橫截面圖8是示出了根據(jù)本發(fā)明第三實施例的半導(dǎo)體器件的結(jié)構(gòu)的側(cè)面 橫截面圖9是示出了根據(jù)本發(fā)明第四實施例的半導(dǎo)體器件的結(jié)構(gòu)的側(cè)面 橫截面圖10A到IOH是示出了制造根據(jù)第一實施例的半導(dǎo)體器件的方法 的過程的側(cè)面橫截面圖11是示出了通過如圖10A到IOH所示的制造方法制造的晶體 管的靜態(tài)特性示例的曲線圖12是示出了根據(jù)第六實施例制造的晶體管的靜態(tài)特性示例的 曲線圖13是示出了根據(jù)第七實施例制造的晶體管的靜態(tài)特性示例的 曲線圖14A到14F是示出了制造根據(jù)第四實施例的半導(dǎo)體器件的方法 的過程的側(cè)面橫截面圖15是示出了在形成像素電路中的晶體管時、制造方法的過程 的側(cè)面橫截面圖16是示出了液晶顯示板的結(jié)構(gòu)示例的透視分解圖；以及
圖17是示出了根據(jù)本發(fā)明的電子設(shè)備的結(jié)構(gòu)示例的透視分解圖。
具體實施方式
(第一實施例)
根據(jù)第一實施例的半導(dǎo)體器件是用于驅(qū)動液晶顯示板的驅(qū)動器電路，包括P溝道晶體管。此后，將驅(qū)動器電路稱為掃描電路1。
如圖1所示，掃描電路1形成在玻璃襯底2 (參見圖3)上。掃
描電路l具有串聯(lián)連接的多個移位寄存器(SR1、 SR2、 SR3、 SR4、…)。將開始脈沖ST輸入第一級處的移位寄存器SR1，以及將前一移位寄存器的輸出信號輸入第二和后續(xù)級的移位寄存器。
將三個時鐘信號Cl到C3中的兩個時鐘信號輸入每個移位寄存器。換句話說，當k是大于等于O的整數(shù)時，將時鐘信號C3和C1輸入第(3k+l)級的移位寄存器，將時鐘信號C1和C2輸入第(3k+2)級的移位寄存器，以及將時鐘信號C2和C3輸入第(3k+3)級的移位寄存器。
此外，將電源電壓VDD提供給每個移位寄存器。
移位寄存器SR1輸出信號0UT1，從而將開始脈沖ST的相位移位時鐘信號C1。移位寄存器SR2輸出信號0UT2，從而將從移位寄存器SR1輸出的信號0UT1的相位移位時鐘信號C2。移位寄存器SRn (n是大于等于2的整數(shù))輸出信號0UTn，從而對從移位寄存器SR(n-l)輸出的信號0UT(n-l)的相位進行移位。按照這種方式，與時鐘信號同步地，順序移位開始脈沖ST的相位。
如圖2所示，移位寄存器SR1具有六個晶體管T1到T6。晶體管Tl到T6是形成在玻璃襯底2 (參見圖3)上的薄膜晶體管，而且是P溝道晶體管，每一個均具有相同的電流驅(qū)動性。
在晶體管T1中，將電源電壓VDD施加到源極或漏極，源極和漏極中的另一個與晶體管T2的源極或漏極相連。在晶體管T3中，將電源電壓VDD施加到源極或漏極，源極和漏極中的另一個與晶體管T4的源極或漏極相連。在晶體管T5中，將電源電壓VDD施加到源極或漏極，源極和漏極中的另一個與晶體管T6的源極或漏極相連。
將開始脈沖ST輸入晶體管T2的源極和漏極中的另一個。將時鐘C3輸入晶體管T4的源極和漏極中的另一個。將時鐘Cl輸入晶體管T6的源極和漏極中的另一個。
8此外，將開始脈沖ST輸入晶體管T2和T3的柵極。將時鐘C3輸入晶體管T4的柵極。晶體管T6的柵極與用于連接晶體管Tl和晶體管T2的節(jié)點Nl相連。晶體管Tl和T5的柵極與用于連接晶體管T3和晶體管T4的節(jié)點N2相連。
輸出用于連接晶體管T5和晶體管T6的節(jié)點處的電位，作為信號0UT1。
接下來，將對每個晶體管的功能進行解釋。
當開始脈沖ST處于低電平時，晶體管T2處于導(dǎo)通狀態(tài)，并向節(jié)點N1提供比開始脈沖ST的低電平高閾值(Vt)的電位。
當時鐘信號C3處于低電平時，晶體管T4處于導(dǎo)通狀態(tài)，并向節(jié)點N2提供比時鐘信號C3的低電平高閾值(VO的電位。
當節(jié)點N2的電位為(低電平+Vt)時，晶體管T5處于導(dǎo)通狀態(tài)，并輸出高電平，作為信號0UT1。
當節(jié)點Nl處于低電位(低電平+Vt或低于低電平)時，晶體管T6處于導(dǎo)通狀態(tài)，并將時鐘信號Cl的電位提供給輸出0UT1。
當開始脈沖ST處于低電平時，晶體管T3處于導(dǎo)通狀態(tài)，并向節(jié)點N2提供高電平。
當節(jié)點N2的電位是(低電平+Vt)時，晶體管T1處于導(dǎo)通狀態(tài)，并向節(jié)點N1提供高電平。
第二或后續(xù)級的移位寄存器SRn (n是大于等于2的整數(shù))類似于移位寄存器SR1。但是，要輸入的信號是不同的。換句話說，將從前一級的移位寄存器SR(n-l)輸出的信號OUT(n-l)輸入移位寄存器SRn。
附帶地，當k是大于等于O的整數(shù)時，將時鐘信號C3和C1輸入移位寄存器SR(3k+l)，將時鐘信號Cl和C2輸入移位寄存器SR(3k+2)，以及將時鐘信號C2和C3輸入移位寄存器SR(3k+3)。
圖3示出了圖2所示的晶體管T5和T6的結(jié)構(gòu)。
如圖3所示，在玻璃襯底2上形成掃描電路1。
在玻璃襯底2上形成作為襯底保護膜的氧化硅膜3，并在其上設(shè)置島形的多晶硅膜4。多晶硅膜4是晶體管的有源層。
9多晶硅膜4的兩個端部是晶體管T5和T6的源極/漏極區(qū)5。而且，多晶硅膜4的中央部分是晶體管T5和T6的溝道區(qū)6。此外，源極/漏極區(qū)5與溝道區(qū)6之間的邊界部分是LDD (輕摻雜漏極)區(qū)7。
例如，將劑量為lX10'2cm—2的磷注入到晶體管T5的溝道區(qū)6中，以及將劑量為3X10"cm—2的磷注入到晶體管T6的溝道區(qū)6中。因此，晶體管T5和晶體管T6的溝道區(qū)6具有不同的摻雜濃度。利用此結(jié)構(gòu)，將剛剛制造出來的晶體管T5的初始閾值電壓的絕對值(初始閾值)設(shè)置為小于晶體管T6的初始閾值。而且，將晶體管T5的初始閾值設(shè)置為電路所需的可接受范圍內(nèi)的下限，并將晶體管T6的初始閾值設(shè)置為電路所需的可接受范圍內(nèi)的上限。
此外，在氧化硅膜3上形成由諸如氧化硅等制成的柵極絕緣膜8，從而覆蓋多晶硅膜4，以及在柵極絕緣膜8上直接位于溝道區(qū)域6上方的區(qū)域上形成由諸如多晶硅等制成的柵極電極9。
此外，在柵極絕緣層8上形成由諸如氧化硅等制成的層間絕緣膜10，從而覆蓋柵極電極9。在層間絕緣膜10中、在源極/漏極區(qū)5上形成接觸孔11，并將要與源極/漏極區(qū)5相連的導(dǎo)線12設(shè)置在接觸孔11中和層間絕緣膜10上。
接下來，將對根據(jù)第一實施例的半導(dǎo)體器件的操作進行解釋。
如圖4所示，假設(shè)在初始狀態(tài)下，時鐘信號Cl處于高電平，時鐘信號C2處于高電平，時鐘信號C3處于低電平，以及開始脈沖ST處于高電平。附帶地，假設(shè)時鐘信號Cl到C3和開始脈沖ST的高電平電位為電源電壓VDD，以及低電平電位為VSS。
此時，由于時鐘信號C3處于低電平，移位寄存器SR1的晶體管T4處于導(dǎo)通狀態(tài)，而且由于開始脈沖ST處于高電平，移位寄存器SR1的晶體管T2和T3處于非導(dǎo)通狀態(tài)。因此，節(jié)點N2處于比低電平高閾值電壓(Vt)的電位(VSS+Vt)。
因此，晶體管T1和T5處于導(dǎo)通狀態(tài)，節(jié)點N1的電位為高電平(電源電壓VDD)，以及晶體管T6處于非導(dǎo)通狀態(tài)。結(jié)果，由于晶體管T5處于導(dǎo)通狀態(tài)，而晶體管T6處于非導(dǎo)通狀態(tài)，信號0UT1處于高電平。然后，在如圖4所示的時間段P1期間，當開始脈沖ST處于低電
平，而時鐘信號C3處于高電平時，晶體管T2、 T3處于導(dǎo)通狀態(tài)。
此時，節(jié)點N1的電位變化為比開始脈沖ST的低電平高閾值電壓Vt的電位(VSS+Vt)。同樣，由于晶體管T4處于非導(dǎo)通狀態(tài)，節(jié)點N2處于高電平，且晶體管T1和T5處于非導(dǎo)通狀態(tài)。
因此，晶體管T6處于導(dǎo)通狀態(tài)，但是，因為時鐘信號C1處于高電平，信號0UT1保持在高電平。
隨后，在時間段P2期間，開始脈沖ST處于高電平，晶體管T2處于非導(dǎo)通狀態(tài)，以及節(jié)點N1處的電位由晶體管T6的柵極電容保持。
當時鐘信號Cl變?yōu)榈碗娖綍r，晶體管T6的柵極和漏極之間以及柵極和源極之間的電容退出，因此由于這些電容的自舉效應(yīng)(bootstrap effect),節(jié)點N1從電位(VSS+Vt)下降到比低電平低的電壓。因此，大于閾值電壓的電壓被施加到晶體管T6的柵極和源極之間，晶體管T6保持導(dǎo)通，并輸出時鐘信號C1的低電平，作為信號0UT1。
隨后，在時間段P3，當時鐘信號C3變?yōu)榈碗娖綍r，晶體管T4處于導(dǎo)通狀態(tài)，并且節(jié)點N2的電位從高電平變?yōu)楸鹊碗娖礁唛撝惦妷篤t的電位(VSS+Vt)。因此，晶體管T1和T5處于導(dǎo)通狀態(tài)，節(jié)點N1和信號0UT1變?yōu)楦唠娖?。此時，由于晶體管T6的柵極和源極之間的電位差為零，晶體管T6處于非導(dǎo)通狀態(tài)。
在時間段P3和隨后的時間段期間，由于將時鐘信號C3的低電平以恒定的時間間隔輸入晶體管T4，節(jié)點N2保持在電位(VSS+VO。因此，晶體管Tl和T5保持導(dǎo)通。 一直保持此狀態(tài)，直到開始脈沖ST變?yōu)榈碗娖綖橹埂?br> 如上所述，己經(jīng)對移位寄存器SR1的操作進行了解釋，在所有移位寄存器中，執(zhí)行與時間段P1到P3相同的操作，除了輸入信號在其他移位寄存器中有所不同以外。利用此操作，來自掃描電路l的輸出順序地變?yōu)榈碗娖健?br> 將來自移位寄存器SRn的輸出信號用在其上安裝了掃描電路l的
液晶板中。現(xiàn)在，當長時間操作晶體管T5和T6時，靜態(tài)特性沿恒定方向變
化。圖5A和5B示出了在8(TC的溫度下、以預(yù)定驅(qū)動條件執(zhí)行操作測試時、靜態(tài)特性的測量結(jié)果。附帶地，圖5A和5B中的實線表示操作測試之前的靜態(tài)特性(0小時)，以及虛線表示500小時之后的靜態(tài)特性。
如圖5A所示，晶體管T5的靜態(tài)特性沿負方向變化，即在晶體管T5長時間操作之后、閾值電壓的絕對值增加的方向。同樣，如圖5B所示，晶體管T6的靜態(tài)特性沿正方向變化，即在晶體管T6長時間操作之后、閾值電壓的絕對值減小的方向。
附帶地，此操作測試的溫度環(huán)境(8(TC)并不總是與實際工作條件相一致。由于在高溫環(huán)境下執(zhí)行此測試，也可以用作用于評估可靠性的加速測試。因此，在8(TC的溫度下進行500小時的操作測試之后測量靜態(tài)特性的變化是估計半導(dǎo)體器件的工作壽命的有效手段。
在第一實施例中，晶體管T5的初始閾值的絕對值小于晶體管T6的初始閾值的絕對值。而且，在電路設(shè)計所要求的閾值相等的多個晶體管中，將初始閾值為所需閾值的可接受范圍內(nèi)的下限的晶體管T5設(shè)置在隨著操作、閾值電壓的絕對值增加的電路位置處，以及將初始閾值為所需閾值的可接受范圍內(nèi)的上限的晶體管T6設(shè)置在隨著操作、
閾值電壓的絕對值減小的電路位置處。附帶地，在晶體管T1到T5的電路設(shè)計中，所需閾值是相等的。
在根據(jù)第一實施例的半導(dǎo)體器件中，如圖6A所示，晶體管T5和T6的靜態(tài)特性隨著時間沿相反方向變化。換句話說，晶體管T5的靜態(tài)特性沿負方向(閾值電壓的絕對值增加的方向)變化，而晶體管T6的靜態(tài)特性沿正方向(閾值電壓的絕對值減小的方向)變化。因此，由于兩個晶體管T5、T6的閾值沿著補償初始閾值之間的差異的方向變化，兩個晶體管T5、 T6的閾值之間的差異不會增加到超過保證范圍。因此，即使掃描電路長時間工作，掃描電路仍能穩(wěn)定地操作，而不會發(fā)生誤操作。
另一方面，在未應(yīng)用本發(fā)明的一般掃描電路中，將晶體管T5和T6的初始靜態(tài)特性設(shè)置為盡可能相等。因此，當此掃描電路操作較長
12時間時，如圖6B所示，晶體管T5和T6的靜態(tài)特性沿著彼此相反的方向變化，并且在所需閾值的可接受范圍內(nèi)，即電路操作的保證范圍內(nèi)。結(jié)果，掃描電路的操作變得不穩(wěn)定。
接下來，將對第一實施例的效果進行解釋。發(fā)明人進行了測試和研究，以便解決上述薄膜晶體管(尤其是低溫多晶硅薄膜晶體管)的操作隨著時間變得不穩(wěn)定的問題。因此，包括一組均勻地形成的晶體管的半導(dǎo)體電路指定驅(qū)動條件下長時間工作，而且發(fā)明人發(fā)現(xiàn)各個晶體管在退化條件和閾值電壓的變化方向上有所不同。具體地，發(fā)明人發(fā)現(xiàn)在一個晶體管中，閾值的絕對值較大，而在另一個晶體管中，閾值的絕對值較小。
這種現(xiàn)象表明當包括一組制造用于提供恒定特性的晶體管的半
導(dǎo)體器件長時間工作時，多個晶體管的閾值電壓(初始相等)沿彼此分離的方向變化。這種現(xiàn)象在工作電壓較高且閾值電壓的可接受范圍較寬時沒有任何問題。但是，當針對高速操作和小型化設(shè)計降低電源電壓時，或者當為了降低功率消耗而降低電源電壓時，將成為主要問題，這是因為工作電壓的可接受范圍較窄。
因此，發(fā)明人完成本發(fā)明，通過按照各個晶體管的閾值電壓的變化不超過恒定范圍的方式，根據(jù)每個晶體管的預(yù)期閾值電壓變化方向，來設(shè)置每個晶體管的初始閾值電壓，以開發(fā)防止誤操作的技術(shù)。
例如，根據(jù)第一實施例，將晶體管T5的初始閾值的絕對值設(shè)置為小于晶體管T6的初始閾值的絕對值。利用此結(jié)構(gòu)，即使掃描電路l長時間工作，兩個晶體管的特性沿著補償初始閾值的差異的方向變化，因而不會發(fā)生兩個晶體管的閾值差異超過電路操作的保證范圍的情況。因此，能夠獲得即使長時間工作仍能穩(wěn)定操作的半導(dǎo)體器件。
當為了提供高速、小型化設(shè)計或低功率消耗的半導(dǎo)體器件的目的，降低半導(dǎo)體器件的電源電壓，而使得工作電壓的可接受范圍較窄時，第一實施例的效果將得到進一步的增強。根據(jù)第一實施例的半導(dǎo)體器件，即使工作電壓的可接受范圍較窄，仍然可以減少由于晶體管的閾值電壓的變化而引起的誤操作，并能夠防止半導(dǎo)體器件工作壽命的縮短。在第一實施例中，提及了掃描電路1包括P溝道晶體管的示例，但是，掃描電路1可以包括N溝道晶體管。而且，將液晶顯示板中的掃描電路l用作半導(dǎo)體器件的示例，但是，本發(fā)明并不局限于此，也可以應(yīng)用于其他半導(dǎo)體器件。
附帶地，例如，可以通過開發(fā)要設(shè)計的原型電路并測量晶體管在加速測試前后的閾值，來確定設(shè)置在電路中任何位置處的晶體管的閾值的絕對值在長時間操作電路之后是增加還是減小。
(第二實施例)接下來，將對本發(fā)明第二實施例進行解釋。
如圖7所示，在根據(jù)第二實施例的半導(dǎo)體器件中，晶體管T6中的溝道區(qū)6和柵極電極9比晶體管T5長。例如，假設(shè)晶體管T6中的溝道區(qū)6和柵極電極9的長度是3,，而晶體管T5中的溝道區(qū)6和柵極電極9的長度是lfam。假設(shè)晶體管T5和T6中的溝道區(qū)6的摻雜濃度相等。利用此結(jié)構(gòu)，將晶體管T6的初始閾值的絕對值設(shè)置為所需閾值的可接受范圍內(nèi)的上限，而將晶體管T5的初始閾值的絕對值設(shè)置為
所需閾值的可接受范圍內(nèi)的下限。因此，同樣，在根據(jù)第二實施例的半導(dǎo)體器件中，晶體管T6的初始閾值的絕對值大于晶體管T5的初始
閾值的絕對值。
除了上述內(nèi)容以外，第二實施例在結(jié)構(gòu)、操作和效果上類似于第一實施例。
在根據(jù)第二實施例的半導(dǎo)體器件中，按照各個晶體管的閾值電壓的變化不超過指定范圍的方式，根據(jù)每個晶體管所需的閾值電壓的變化方向，來設(shè)置每個晶體管的初始閾值電壓，從而能夠減少由于晶體管的閾值電壓的變化而引起的誤操作，并能夠防止半導(dǎo)體器件工作壽命的縮短，類似于第一實施例。
(第三實施例)
接下來，將對根據(jù)本發(fā)明第三實施例的半導(dǎo)體器件進行解釋。如圖8所示，根據(jù)第三實施例的半導(dǎo)體器件具有位于晶體管T6和玻璃襯底2之間的氮化硅膜14。僅在形成了晶體管T6的區(qū)域中， 在氧化硅膜3和玻璃襯底2之間設(shè)置氮化硅膜14。
同樣，根據(jù)第三實施例，形成晶體管T6的多晶硅膜4的晶粒小 于晶體管T5的多晶硅膜4的晶粒。利用此結(jié)構(gòu)，將晶體管T6的初始 閾值的絕對值設(shè)置為所需閾值的可接受范圍內(nèi)的上限，而將晶體管T5 的初始閾值的絕對值設(shè)置為所需閾值的可接受范圍內(nèi)的下限。因此， 同樣，在根據(jù)第三實施例的半導(dǎo)體器件中，晶體管T6的初始閾值的絕 對值大于晶體管T5的初始閾值的絕對值。
除了上述內(nèi)容以外，第三實施例在結(jié)構(gòu)、操作和效果上類似于第 一實施例。
在根據(jù)第三實施例的半導(dǎo)體器件中，按照各個晶體管的閾值電壓 的變化不超過指定范圍的方式，根據(jù)每個晶體管所需的閾值電壓的變 化方向，來設(shè)置每個晶體管的初始閾值電壓，從而能夠減少由于晶體 管的閾值電壓的變化而引起的誤操作，并能夠防止半導(dǎo)體器件工作壽 命的縮短，類似于第一實施例。
(第四實施例)
接下來，將對根據(jù)本發(fā)明第四實施例的半導(dǎo)體器件進行解釋。 根據(jù)第四實施例的半導(dǎo)體器件是由CMOS電路制成掃描電路的示例。
如圖9所示，在根據(jù)第四實施例的半導(dǎo)體器件中，為了形成CM0S 電路，在玻璃襯底2上形成P溝道晶體管16和N溝道晶體管17。
在根據(jù)第四實施例的半導(dǎo)體器件中，在成對形成CMOS電路的P 溝道晶體管16和N溝道晶體管17之間，或者在類似的導(dǎo)電晶體管之 間，根據(jù)每一個晶體管中時變閾值電壓的變化方向，將初始閾值電壓 設(shè)置為不同的數(shù)值。
除了上述內(nèi)容以外，第四實施例在結(jié)構(gòu)、操作和效果上類似于第 一實施例。
在根據(jù)第四實施例的半導(dǎo)體器件中，按照各個晶體管的閾值電壓 的變化不超過指定范圍的方式，根據(jù)每個晶體管所需的閾值電壓的變
15化方向，來設(shè)置每個晶體管的初始閾值電壓，從而能夠減少由于晶體 管的閾值電壓的變化而引起的誤操作，并能夠防止半導(dǎo)體器件工作壽 命的縮短，類似于第一實施例。
(第五實施例)
接下來，將對根據(jù)本發(fā)明第五實施例的半導(dǎo)體器件進行解釋。 在第五實施例中，將解釋制造如第一實施例所述的半導(dǎo)體器件的 方法。
如圖10所示，首先，在玻璃襯底2上形成將作為襯底保護膜的 氧化硅膜3，并在氧化硅膜3上形成非晶硅膜。
隨后，為了將晶體管的閾值設(shè)置為所需值，利用離子注入機，將 要摻雜的雜質(zhì)離子注入到多晶硅膜上、將成為晶體管的溝道區(qū)的部分 中。此時，傳統(tǒng)上，以相等的濃度對晶體管T1到T6 (參見圖2)的每 個溝道區(qū)進行摻雜。
另一方面，根據(jù)第五實施例，為了將晶體管T5的閾值和晶體管 T6的閾值設(shè)置為不同的數(shù)值，以不同的濃度，將要摻雜的雜質(zhì)離子注 入到晶體管T5的溝道區(qū)和晶體管T6的溝道區(qū)中。例如，在將晶體管 T6的閾值電壓的絕對值設(shè)置為比晶體管T5的閾值電壓的絕對值高 1.5V時，將劑量為lX10'2cm—2的磷注入到晶體管T5的溝道區(qū)中，以 及將劑量為3X1012cm—2的磷注入到晶體管T6的溝道區(qū)中。
由于要摻雜的注入離子量與作為后續(xù)處理的激光晶體化處理和 等離子體氫化處理(稍后進行描述)緊密相關(guān)，考慮到這些處理來確 定注入離子量。
在注入了要摻雜的離子之后，以激光照射非晶硅膜，使非晶硅膜 晶體化。利用此操作，形成多晶硅膜4。
接下來，如圖IOB所示，通過公知的光刻方法和干法刻蝕方法， 將多晶硅膜4形成為島形的圖案。之后，適當?shù)貓?zhí)行清洗處理。
然后，如圖10C所示，在氧化硅膜3上形成柵極絕緣膜8，從而 覆蓋多晶硅膜4。此外，在柵極絕緣膜8上形成導(dǎo)電膜，并按照形成 柵極電極9所需的形狀，使導(dǎo)電膜形成圖案。柵極電極9形成在晶體管的溝道區(qū)上，即直接位于多晶硅膜4的上方的部分。
然后，如圖10D所示，利用光刻技術(shù)，暴露多晶硅膜4要作為源
極和漏極的區(qū)域，形成光刻膠(未示出)以覆蓋其余區(qū)域，并利用光
刻膠作為掩膜，注入硼。此時，所注入的硼的濃度高于為了形成LDD 區(qū)而注入的硼的濃度，稍后將進行描述。
例如，利用其中對硼離子進行了質(zhì)量分離的離子注入機或者利用 加速并注入離子而無需質(zhì)量分離的離子摻雜設(shè)備，來執(zhí)行此注入處理。 利用此操作，形成源極/漏極區(qū)5。
然后，如圖10E所示，剝離光刻膠，并利用柵極電極9作為掩膜， 注入硼，以形成LDD區(qū)。在這種情況下，由于需要控制硼的濃度以使 其低于形成源極/漏極區(qū)5的處理中的硼濃度，優(yōu)選地使用離子注入 法，而不是離子摻雜法。
利用此操作，可以自對準地形成LDD區(qū)7。此時，多晶硅膜4中、 LDD區(qū)7之間的部分成為溝道區(qū)6。之后，執(zhí)行雜質(zhì)的激活處理。
此外，由于將形成LDD區(qū)7的硼注入處理應(yīng)用于整個襯底，要注 入到LDD區(qū)7中的硼的濃度在每個晶體管中是相等的。因此，在每個 晶體管中，在LDD區(qū)7的電阻值上產(chǎn)生差異，這是由于在圖10A所示 的步驟中注入到溝道區(qū)中的磷的濃度的差異而引起的。具體地，由于 注入到晶體管T6的溝道區(qū)中的磷的濃度高于注入到晶體管T5的溝道 區(qū)中的磷的濃度，與P型雜質(zhì)(硼)組合的N型雜質(zhì)(磷)的數(shù)量較 大，LDD區(qū)7的電阻值變高。
為了消除晶體管LDD區(qū)7的電阻值的差異，可以有選擇地只將磷 注入到溝道區(qū)中，或者可以在如圖IOE所示的、用于形成LDD區(qū)7的 硼注入步驟中，改變硼的濃度，以滿足磷濃度的差異。
然后，如圖10F所示，在柵極絕緣膜8上形成層間絕緣膜10,從 而覆蓋柵極電極9。隨后，執(zhí)行等離子體氫化處理，以氫端接多晶硅 膜4中的硅的剩余懸空鍵，從而使剩余的懸空鍵變得不活躍。
接下來，如圖10G所示，在晶體管的源極/漏極區(qū)5上方的層間 絕緣膜10中形成接觸孔11。然后，在層間絕緣膜10上形成通過接觸 孔ll與源極/漏極區(qū)5相連的導(dǎo)電層，并使導(dǎo)電層形成圖案，以形成導(dǎo)線12。利用此操作，根據(jù)如圖1和2所示的電路，連接晶體管Tl 到T6。因此，完成了如圖1和3所示的掃描電路1。
此外，除了掃描電路l之外，還在液晶顯示板的TFT襯底上形成 多種電路。例如，將用于驅(qū)動像素的晶體管設(shè)置在TFT襯底的顯示區(qū) 中，從而對應(yīng)于多個像素。
當形成用于驅(qū)動像素的晶體管時，在如圖IOA到IOG所示的步驟 之后，如圖IOH所示，在層間絕緣膜IO上形成也用作保護膜的平面化 (planarization)膜13，從而覆蓋導(dǎo)線12，并在平面化膜13中形成 接觸孔18。形成接觸孔18,從而到達與源極或漏極相連的導(dǎo)線12 (與 每個晶體管的源極/漏極區(qū)5相連的導(dǎo)線12)。
隨后，在平面化膜13上形成通過接觸孔18與導(dǎo)線12相連的透 明電極19。利用此結(jié)構(gòu)，完成TFT襯底。
最后，將TFT襯底和公知的相對襯底通過提供了空間的密封材料 平行地連接在一起，并將液晶密封在TFT襯底和相對襯底之間，以形 成液晶層。利用此結(jié)構(gòu)，完成液晶顯示板。
在根據(jù)第五實施例的制造半導(dǎo)體器件的方法中，在如圖IOA所示 的步驟中，不同地設(shè)置要注入到晶體管T5和T6的溝道區(qū)的形成區(qū)中 的磷的量，從而將晶體管T5和T6的溝道區(qū)的摻雜濃度設(shè)置為不同的 數(shù)值。利用此結(jié)構(gòu)，如圖11所示，可以將晶體管T5的閾值電壓的絕 對值設(shè)置為比晶體管T6的閾值電壓的絕對值小大約1.5V。附帶地， 圖11和圖12和13 (稍后將進行描述)中縱軸的極性與圖5A、 5B、 6A 和6B相反。
第五實施例描述了其中將掃描電路中的P溝道晶體管的閾值電壓 設(shè)置為不同值的示例，但是，當掃描電路包括N溝道晶體管時，也可 以通過適當?shù)剡x擇要注入到溝道區(qū)中的雜質(zhì)的種類和濃度，獲得相同 的效果。
(第六實施例)
接下來，將對根據(jù)本發(fā)明第六實施例的半導(dǎo)體器件進行解釋。 在第六實施例中，將解釋制造如第二實施例所述的半導(dǎo)體器件的方法。
附帶地，第六實施例中所描述的制造半導(dǎo)體器件的方法類似于第
五實施例中所描述的制造半導(dǎo)體器件的方法。因此，下面將參照圖10A 到IOH，對根據(jù)第六實施例的制造半導(dǎo)體器件的方法進行解釋，類似 于第五實施例。
在第六實施例中，如圖10所示，首先，在玻璃襯底2上形成將 作為襯底保護膜的氧化硅膜3，并在氧化硅膜3上形成非晶硅膜。
隨后，為了將晶體管的閾值設(shè)置為所需值，利用離子注入機，將 要摻雜的雜質(zhì)離子注入到多晶硅膜上、將成為晶體管的溝道區(qū)的部分 中。此時，在第五實施例中，將要摻雜的雜質(zhì)離子以不同的濃度注入 到晶體管T5的溝道區(qū)和晶體管T6的溝道區(qū)中。在第六實施例中，將
要摻雜的雜質(zhì)離子以相等的濃度注入到每個晶體管的溝道區(qū)中，類似 于傳統(tǒng)的半導(dǎo)體器件。
在注入了要慘雜的離子之后，以激光照射非晶硅膜，使非晶硅膜 晶體化。利用此操作，形成多晶硅膜4。
接下來，如圖10B所示，通過公知的光刻工藝和干法刻蝕工藝， 將多晶硅膜4形成為島形的圖案。之后，適當?shù)貓?zhí)行清洗處理。
然后，如圖10C所示，在氧化硅膜3上形成柵極絕緣膜8 (例如， 厚度為50nm)，從而覆蓋多晶硅膜4。此外，在柵極絕緣膜8上形成導(dǎo) 電膜，并使導(dǎo)電膜形成圖案，以形成柵極電極9。此時，在第五實施 例中，每個晶體管的柵極電極9的長度是相等的，但是，在第六實施 例中，如圖7所示，形成晶體管T6的柵極電極9，使其比晶體管T5 的柵極電極9長。例如，晶體管T6的柵極電極9的長度是3(am，而晶 體管T5的柵極電極9的長度是lpm。
隨后，利用柵極電極9作為掩膜，將硼注入到多晶硅膜4中，以 形成自對準的源極/漏極區(qū)5。此時，多晶硅膜4中、源極/漏極區(qū)5 之間的區(qū)域是溝道區(qū)6。
在根據(jù)第六實施例的制造半導(dǎo)體器件的方法中，由于晶體管T5 和T6的柵極電極9的長度不同，利用柵極電極9作為掩膜形成的溝道 區(qū)6的長度也不同。具體地，晶體管T6的長度是3|_im，而晶體管T5的溝道區(qū)6的長度是lpm。
后續(xù)步驟類似于第五實施例。利用此結(jié)構(gòu)，完成了如圖7所示的
半導(dǎo)體器件。
根據(jù)第六實施例，由于晶體管T5和T6的溝道區(qū)在長度上不同， 如圖12所示，可以使晶體管T5的閾值電壓的絕對值比晶體管T6的閾 值電壓的絕對值小，例如，小1.0V。
在根據(jù)第六實施例的制造半導(dǎo)體器件的方法中，不需要如第五實 施例中那樣，執(zhí)行注入要摻雜的離子的步驟兩次以改變每個晶體管的 溝道區(qū)的慘雜濃度。因此，可以將每個晶體管的閾值電壓設(shè)置為不同 數(shù)值，而無需增加步驟的個數(shù)。
附帶地，可以通過優(yōu)化設(shè)計用在形成柵極電極圖案的步驟中的曝 光掩膜，將晶體管的溝道區(qū)6的長度設(shè)置為不同數(shù)值。具體地，可以 根據(jù)晶體管，將設(shè)置在曝光掩膜中的柵極電極的孔徑長度設(shè)置為不同 數(shù)值。
(第七實施例)
接下來，將對根據(jù)本發(fā)明第七實施例的半導(dǎo)體器件進行解釋。 在第七實施例中，將解釋制造如第三實施例所述的半導(dǎo)體器件的 方法。
在第七實施例中，如圖8所示，在玻璃襯底2上形成晶體管T6 的區(qū)域中，形成厚度為100nm的氮化硅膜14。
隨后，在玻璃襯底2上形成氧化硅膜3，從而覆蓋氮化硅膜14， 然后形成非晶硅膜。
然后，將要摻雜的雜質(zhì)離子以相等的濃度注入到將成為每個晶體 管的溝道區(qū)的部分中，類似于第六實施例。之后，以激光照射非晶硅 膜，使非晶硅膜晶體化。利用此操作，形成多晶硅膜4。后續(xù)步驟類 似于第五實施例。利用此結(jié)構(gòu)，完成了如圖8所示的半導(dǎo)體器件。
根據(jù)第七實施例，在晶體管T6的形成區(qū)域中，在玻璃襯底2和 氧化硅膜3之間形成氮化硅膜14。利用此結(jié)構(gòu)，直接位于晶體管T6 下方的區(qū)域中的襯底保護膜的結(jié)構(gòu)不同于直接位于晶體管T5下方的
20區(qū)域中的襯底保護膜的結(jié)構(gòu)。換句話說，在直接位于晶體管T6下方的 區(qū)域中設(shè)置由單層構(gòu)成的氧化膜3，作為襯底保護膜，而在直接位于
晶體管T5下方的區(qū)域中設(shè)置包括氮化硅膜14和氧化硅膜3的雙層膜， 作為襯底保護膜。由于氮化硅膜的熱傳導(dǎo)性高于氧化硅膜，在以激光 照射要晶體化的非晶硅膜時，改善了冷卻性。因此，晶體管T6的多晶 硅膜4中的晶粒小于晶體管T5的多晶硅膜4中的晶粒。
結(jié)果，如圖13所示，使晶體管T6的閾值的絕對值比晶體管T5 的閾值的絕對值大大約0. 5V。
如上所述，在第七實施例中，使晶體管的襯底保護膜不同，以改 變非晶硅膜的晶體化行為。附帶地，可以通過有選擇地控制激光照射 強度來改變非晶硅膜的晶體化行為。
(第八實施例)
接下來，將對根據(jù)本發(fā)明第八實施例的半導(dǎo)體器件進行解釋。 在第八實施例中，將解釋制造如第四實施例所述的半導(dǎo)體器件的 方法。
如圖14所示，首先，在玻璃襯底2上形成將作為襯底保護膜的 氧化硅膜3，并在氧化硅膜3上形成非晶硅膜。
隨后，為了將晶體管的閾值設(shè)置為所需值，將要摻雜的雜質(zhì)離子 注入到多晶硅膜上、將成為晶體管的溝道區(qū)的區(qū)域中。
例如，將劑量為5Xl(y2cnf2的硼注入到形成N溝道晶體管的區(qū)域 中，以及將劑量為3X10'2cnf2的磷注入到形成P溝道晶體管的區(qū)域中。 可以適當調(diào)整雜質(zhì)的種類和數(shù)量，以滿足設(shè)計值。
附帶地，為了縮短步驟，例如，在將磷注入到整個表面中之后， 可以將另一種摻雜作為相反物質(zhì)僅注入到形成N溝道晶體管的區(qū)域 中。作為注入雜質(zhì)的方法，提到了離子注入法和離子摻雜法。同樣， 在將磷注入到整個表面中時，如上所述，可以在形成非晶硅膜的同時， 以氣相注入雜質(zhì)元素。在注入雜質(zhì)之后，以激光照射非晶硅膜，使非 晶硅膜晶體化。利用此操作，形成多晶硅膜4。
接下來，如圖14B所示，通過公知的光刻工藝和干法刻蝕工藝，將多晶硅膜4形成為島形的圖案。此時，多晶硅膜4中注入了硼的部
分成為多晶硅膜4n和N溝道晶體管的有源層。另一方面，多晶硅膜4 中注入了磷的部分成為多晶硅膜4p和P溝道晶體管的有源層。之后， 適當?shù)貓?zhí)行清洗處理。
然后，如圖14C所示，在氧化硅膜3上形成柵極絕緣膜8，從而 覆蓋多晶硅膜4n、 4p。此外，在柵極絕緣膜8上形成導(dǎo)電膜，并按照 形成柵極電極9所需的形狀，使導(dǎo)電膜形成圖案。柵極電極9形成在 晶體管的溝道區(qū)上，即直接位于多晶硅膜4的上方的部分。
然后，如圖14D所示，利用光刻技術(shù)，暴露多晶硅膜4n要作為 源極和漏極的區(qū)域，形成光刻膠(未示出)以覆蓋其余區(qū)域，并利用 光刻膠作為掩膜，注入磷，例如，劑量為lX1015cm—2。利用此結(jié)構(gòu)， 形成了 N溝道晶體管的源極/漏極區(qū)5n。之后，剝離光刻膠，并利用 柵極電極9作為掩膜，注入磷，例如，劑量為lX1013cnf2，以形成LDD 區(qū)7n。多晶硅膜4n中LDD區(qū)7n之間的部分是溝道區(qū)6n。
然后，如圖14E所示，利用柵極電極9作為掩膜，將硼注入到多 晶硅膜4p中，例如，劑量為2X1015cm—2。利用此操作，在多晶硅膜 4p中形成P溝道晶體管的源極/漏極區(qū)5p。此時，多晶硅膜4p中源極 /漏極區(qū)5p之間的部分是溝道區(qū)6p。
如上所述，根據(jù)第八實施例，將N溝道晶體管17形成為LDD型， 以及將P溝道晶體管16形成為自對準型。這里，可以通過其中進行質(zhì) 量分離的離子注入設(shè)備或用于加速和注入離子而無需質(zhì)量分離的離子 摻雜設(shè)備來注入要摻雜的雜質(zhì)離子。附帶地，當形成LDD區(qū)時，需要 以低于源極/漏極區(qū)的濃度來控制注入量，因此優(yōu)選地使用離子注入 法，而不是離子摻雜法。
然后，如圖14F所示，在柵極絕緣膜8上形成層間絕緣膜10，從 而覆蓋柵極電極9。然后，例如，將其保持在45(TC的溫度下一小時， 以激活雜質(zhì)。隨后，執(zhí)行等離子體氫化處理，以使多晶硅膜4中的剩 余硅懸空鍵去活。
最后，如圖9所示，在層間絕緣膜10中形成到達源極/漏極區(qū)的 接觸孔11。然后，在層間絕緣膜10中和接觸孔11的內(nèi)部形成導(dǎo)電層，
22并使導(dǎo)電層形成圖案，以形成導(dǎo)線12。利用此操作，形成了 CMOS電 路。
此外，當形成像素電路的晶體管時，如圖15所示，在層間絕緣 膜10上形成也用作保護膜的平面化膜13，從而覆蓋導(dǎo)線12，并形成 接觸孔18，穿透平面化膜13。然后，在平面化膜13上形成通過接觸 孔18與導(dǎo)線12相連的透明電極19。
在第八實施例中，在成對形成CMOS電路的P溝道晶體管16和N 溝道晶體管17之間，或者在類似的導(dǎo)電晶體管之間，根據(jù)每個晶體管 中時變閾值電壓的變化方向，將初始閾值電壓設(shè)置為不同的數(shù)值。
作為將閾值電壓設(shè)置為不同數(shù)值的方式，存在使要在如圖14A所 示的步驟中注入到溝道區(qū)中的雜質(zhì)的量不同的方法(類似于第五實施 例)、通過在如圖14C所示的步驟中將柵極電極設(shè)置為不同的長度使溝 道區(qū)的長度不同的方法(類似于第六實施例)、以及在如圖14A所示的 步驟中在玻璃襯底2和氧化硅膜3之間設(shè)置氮化硅膜的方法(類似于 第七實施例)?？梢允褂眠@些方法之一，或者可以組合兩種或多種方法。 其他制造方法類似于第五實施例。
(第九實施例)
接下來，將對根據(jù)本發(fā)明第九實施例的半導(dǎo)體器件進行解釋。
第九實施例是將本發(fā)明應(yīng)用于液晶顯示板的示例。
如圖16所示，根據(jù)第九實施例的液晶顯示板21具有TFT襯底22
和相對襯底23，彼此平行設(shè)置，以提供共有空間。將液晶層24設(shè)置
在TFT襯底22和相對襯底23之間。
TFT襯底22具有玻璃襯底2。在玻璃襯底2面向相對襯底23的
表面上形成如第一到第四實施例所述的掃描電路1、數(shù)據(jù)電路25和像
素電路26。附帶地，數(shù)據(jù)電路25和像素電路26是通過與掃描電路1
相同的步驟制造的。
在第九實施例中，由于將如第一到第四實施例所述的掃描電路設(shè)
置在玻璃襯底2上，每個晶體管的閾值電壓在長時間操作之后變化很
小，并穩(wěn)定操作。因此，可以獲得具有長工作壽命的液晶顯示板21。(第十實施例)
接下來，將對根據(jù)本發(fā)明第十實施例的半導(dǎo)體器件進行解釋。 第十實施例是將本發(fā)明應(yīng)用于電子設(shè)備(移動電話中的液晶顯示 板)的示例。
如圖17所示，移動電話31具有作為主體的外殼32和設(shè)置在外 殼32內(nèi)部的顯示部分。將如第九實施例所述的液晶顯示板21用作顯 示部分。
根據(jù)第十實施例，即使移動電話31長時間操作，也不會發(fā)生液 晶顯示板21操作不穩(wěn)定的情況。附帶地，與通常的電子設(shè)備相比，移 動電話通常用在不利的工作環(huán)境中，如戶外等。因此，可以根據(jù)其工 作環(huán)境(用在嚴寒環(huán)境中的移動電話或用在溫暖環(huán)境中的移動電話)， 針對每種產(chǎn)品，設(shè)置晶體管的閾值。
此外，在第十實施例中，作為電子設(shè)備的示例，描述了移動電話， 但是，本發(fā)明并不局限于移動電話，也可以應(yīng)用于如PDA (個人數(shù)字 助理)、個人計算機和數(shù)字錄像機等電子設(shè)備。
盡管已經(jīng)使用特定的術(shù)語對本發(fā)明的優(yōu)選實施例進行了描述，這 些描述只是用于示例性的目的，而且應(yīng)當理解的是，在不偏離所附權(quán) 利要求的精神或范圍的前提下，可以進行改變和變化。
權(quán)利要求
1. 一種半導(dǎo)體器件，包括在操作過程中閾值電壓變化的多個薄膜晶體管，所述半導(dǎo)體器件包括第一薄膜晶體管，所述第一薄膜晶體管的閾值電壓的變化方向是正向；以及第二薄膜晶體管，所述第二薄膜晶體管的閾值電壓的變化方向是負向；其中，預(yù)先設(shè)置所述第一薄膜晶體管的初始閾值電壓Vth1和所述第二薄膜晶體管的初始閾值電壓Vth2，以便在規(guī)定可接受的范圍內(nèi)滿足關(guān)系Vth1<Vth2。
2. —種半導(dǎo)體器件，包括在初始狀態(tài)中具有均勻特性的一組晶 體管，其特征在于當在規(guī)定驅(qū)動條件下所述晶體管長時間操作時，所 述晶體管的退化狀態(tài)不同，并且所述晶體管的閾值電壓的變化方向不 同，所述半導(dǎo)體器件包括第一薄膜晶體管，所述第一薄膜晶體管的閾值電壓的變化方向是正向；以及第二薄膜晶體管，所述第二薄膜晶體管的閾值電壓的變化方向是 負向；其中，預(yù)先設(shè)置所述第一薄膜晶體管的初始閾值電壓Vthl和所 述第二薄膜晶體管的初始閾值電壓Vth2，以便在規(guī)定可接受的范圍內(nèi) 滿足關(guān)系Vthl 〈 Vth2，以及設(shè)計所述第一薄膜晶體管和所述第二薄膜晶體管，從而在電路操 作的保證范圍內(nèi)，閾值電壓之間的差值不會變大。
3. 根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其特征在于所述第一薄 膜晶體管中的摻雜濃度溝道區(qū)不同于所述第二薄膜晶體管中的摻雜濃 度溝道區(qū)。
4. 根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其特征在于所述第一薄 膜晶體管的溝道長度不同于所述第二薄膜晶體管的溝道長度。
5. 根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其特征在于所述第一薄 膜晶體管中襯底上的層結(jié)構(gòu)不同于所述第二薄膜晶體管中襯底上的層 結(jié)構(gòu)；以及所述第二薄膜晶體管的多晶硅膜的晶粒小于所述第一薄膜晶體 管的多晶硅膜的晶粒。
6. —種制造半導(dǎo)體器件的方法，所述半導(dǎo)體器件包括在操作過程中閾值電壓變化的多個薄膜晶體管，所述半導(dǎo)體器件具有第一薄 膜晶體管，所述第一薄膜晶體管的閾值電壓的變化方向是正向；以及 第二薄膜晶體管，所述第二薄膜晶體管的閾值電壓的變化方向是負向； 其中，選擇性地將雜質(zhì)離子注入到所述第一薄膜晶體管的有源層 或第二薄膜晶體管的有源層，以便在規(guī)定可接受的范圍內(nèi)，所述第一 薄膜晶體管的初始閾值電壓Vthl和所述第二薄膜晶體管的初始閾值 電壓Vth2滿足關(guān)系Vthl 〈 Vth2。
7. —種制造半導(dǎo)體器件的方法，所述半導(dǎo)體器件包括在操作過 程中閾值電壓變化的多個薄膜晶體管，所述半導(dǎo)體器件具有第一薄 膜晶體管，所述第一薄膜晶體管的閾值電壓的變化方向是正向；以及第二薄膜晶體管，所述第二薄膜晶體管的閾值電壓的變化方向是負向；其中，選擇性地設(shè)置所述第一薄膜晶體管的溝道長度或第二薄膜 晶體管的溝道長度，以便在規(guī)定可接受的范圍內(nèi)，所述第一薄膜晶體管的初始閾值電壓Vthl和所述第二薄膜晶體管的初始閾值電壓Vth2 滿足關(guān)系Vthl < Vth2。
8. —種制造半導(dǎo)體器件的方法，所述半導(dǎo)體器件包括在操作過程中閾值電壓變化的多個薄膜晶體管，所述半導(dǎo)體器件具有第一薄 膜晶體管，所述第一薄膜晶體管的閾值電壓的變化方向是正向；以及第二薄膜晶體管，所述第二薄膜晶體管的閾值電壓的變化方向是負向；其中，所述第一薄膜晶體管中襯底上的層構(gòu)造不同于所述第二薄 膜晶體管中襯底上的層構(gòu)造，以及所述第二薄膜晶體管的多晶硅膜的 晶粒小于所述第一薄膜晶體管的多晶硅膜的晶粒，從而在規(guī)定可接受的范圍內(nèi)，所述第一薄膜晶體管的初始閾值電壓Vthl和所述第二薄膜 晶體管的初始閾值電壓Vth2滿足關(guān)系Vthl 〈 Vth2。
全文摘要
在電路設(shè)計所要求的閾值相等的多個晶體管中，將初始閾值為所需閾值的可接受范圍的下限的晶體管設(shè)置在隨著操作、閾值電壓的絕對值增加的電路位置處，以及將初始閾值為所需閾值的可接受范圍的上限的晶體管設(shè)置在隨著操作、閾值電壓的絕對值減小的電路位置處。
文檔編號H01L27/088GK101477985SQ200910006140
公開日2009年7月8日 申請日期2006年5月22日 優(yōu)先權(quán)日2005年5月23日
發(fā)明者對田俊二, 田邊浩 申請人:日本電氣株式會社