專利名稱：Cmos半導(dǎo)體裝置及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種CMOS半導(dǎo)體裝置及其制造方法，尤其涉及將high-k材料用于柵 極電極的CMOS半導(dǎo)體裝置及其制造方法。
背景技術(shù)：
近年來，在CMOS半導(dǎo)體裝置中，伴隨著微細(xì)化，由SiON或SiO2構(gòu)成的柵極絕緣層 薄膜化，因隧道現(xiàn)象穿過柵極絕緣層的漏電流成為問題。相對(duì)于此，將鉿等high-k材料(高介電常數(shù)材料)用于柵極絕緣層，使柵極絕緣 層為固定的膜厚，防止發(fā)生漏電流。另外，在將high-k材料用于柵極電極的情況下，在與硅 柵極電極的界面發(fā)生費(fèi)米能級(jí)的釘扎效應(yīng)(Pinning)，因此，作為柵極電極材料，取代多晶 硅而使用鎳硅化物等金屬。例如，在將high-k材料用于柵極絕緣層的情況下，作為ρ溝道MOSFET的金屬柵極 電極使用NiSi，作為η溝道MOSFET的金屬柵極電極使用Ni2Si。專利文獻(xiàn)1 日本特開2002-359295號(hào)公報(bào)

發(fā)明內(nèi)容
發(fā)明所要解決的課題在CMOS半導(dǎo)體裝置中，為了控制ρ溝道MOSFET和η溝道MOSFET的閾值電壓，需 要以高精度控制柵極長度Lg。例如，在柵極長度Lg為20nm的情況下，所允許的柵極長度的 波動(dòng)LWR(Line WidthRoughness 線寬度粗糙度)為5%左右，約為lnm。但是，不可能通過同一蝕刻工序、即通過使用一種蝕刻氣體的一次蝕刻工序?qū)θ?NiSi和M2Si那樣材料不同的柵極電極進(jìn)行高精度加工，通常，電極的側(cè)壁有時(shí)成為錐狀。另一方面，在通過分別不同的蝕刻工序?qū)Σ牧喜煌膬蓚€(gè)柵極電極進(jìn)行加工的情 況下，在柵極長度Lg為20nm那樣的微細(xì)結(jié)構(gòu)中，不可能實(shí)現(xiàn)蝕刻掩模的掩模對(duì)準(zhǔn)。因此，本發(fā)明的目的在于提供一種以高精度控制柵極長度的使用high-k材料的 CMOS半導(dǎo)體裝置及其制造方法。 因此，本發(fā)明的CMOS半導(dǎo)體裝置，包括η型MOSFET和ρ型M0SFET，其特征在于，η 型MOSFET的柵極電極具有由high-k材料構(gòu)成的第一絕緣層和設(shè)置在第一絕緣層上并由金 屬材料構(gòu)成的第一金屬層，P型MOSFET的柵極電極具有由high-k材料構(gòu)成的第二絕緣層 和設(shè)置在第二絕緣層上并由金屬材料構(gòu)成的第二金屬層，第一絕緣層和第二絕緣層由不同 的high-k材料構(gòu)成，第一金屬層和第二金屬層由相同的金屬材料構(gòu)成。
另外，本發(fā)明提供一種CMOS半導(dǎo)體裝置的制造方法，該CMOS半導(dǎo)體裝置包括η型 MOSFET和ρ型M0SFET，其特征在于，該制造方法包括準(zhǔn)備規(guī)定了 η型MOSFET形成區(qū)域和ρ 型MOSFET形成區(qū)域的半導(dǎo)體基板的工序；在半導(dǎo)體基板上依次形成high-k材料層、第一蓋 層、以及第一金屬層的工序；將P型MOSFET形成區(qū)域以外的第一蓋層以及第一金屬層除去 的工序；在半導(dǎo)體基板上依次形成第二蓋層以及第二金屬層的工序；將η型MOSFET形成區(qū)域以外的第二金屬層除去的工序；將第一金屬層和第二金屬層用作掩模，除去η型MOSFET 形成區(qū)域和P型MOSFET形成區(qū)域之間的第二蓋層的工序；除去第一金屬層和第二金屬層的 工序；在半導(dǎo)體基板上形成柵極金屬材料層的工序；在同一蝕刻工序中對(duì)柵極金屬材料層 進(jìn)行蝕刻，形成η型MOSFET和ρ型MOSFET的各柵極電極的柵極金屬層的工序。在本發(fā)明的CMOS半導(dǎo)體裝置中，能夠以高精度對(duì)閾值電壓進(jìn)行控制。另外，在本發(fā)明的CMOS半導(dǎo)體裝置的制造方法中，由于在同一蝕刻工序中形成η 型MOSFET和ρ型MOSFET的各柵極電極的柵極金屬層，因此，能夠以高精度對(duì)柵極電極進(jìn)行 加工。


圖1是本發(fā)明的實(shí)施方式1的CMOS半導(dǎo)體裝置的剖視圖。
圖IA是本發(fā)明的實(shí)施方式1的CMOS半導(dǎo)體裝置的制造工序的剖視圖。
圖IB是本發(fā)明的實(shí)施方式1的CMOS半導(dǎo)體裝置的制造工序的剖視圖。
圖IC是本發(fā)明的實(shí)施方式1的CMOS半導(dǎo)體裝置的制造工序的剖視圖。
圖ID是本發(fā)明的實(shí)施方式1的CMOS半導(dǎo)體裝置的制造工序的剖視圖。
圖IE是本發(fā)明的實(shí)施方式1的CMOS半導(dǎo)體裝置的制造工序的剖視圖。
圖IF是本發(fā)明的實(shí)施方式1的CMOS半導(dǎo)體裝置的制造工序的剖視圖。
圖IG是本發(fā)明的實(shí)施方式1的CMOS半導(dǎo)體裝置的制造工序的剖視圖。
圖IH是本發(fā)明的實(shí)施方式1的CMOS半導(dǎo)體裝置的制造工序的剖視圖。
圖II是本發(fā)明的實(shí)施方式1的CMOS半導(dǎo)體裝置的制造工序的剖視圖。
圖IJ是本發(fā)明的實(shí)施方式1的CMOS半導(dǎo)體裝置的制造工序的剖視圖。
圖IK是本發(fā)明的實(shí)施方式1的CMOS半導(dǎo)體裝置的制造工序的剖視圖。
圖2A是本發(fā)明的實(shí)施方式2的CMOS半導(dǎo)體裝置的制造工序的剖視圖。
圖2B是本發(fā)明的實(shí)施方式2的CMOS半導(dǎo)體裝置的制造工序的剖視圖。
圖2C是本發(fā)明的實(shí)施方式2的CMOS半導(dǎo)體裝置的制造工序的剖視圖。
圖3A是本發(fā)明的實(shí)施方式3的CMOS半導(dǎo)體裝置的制造工序的剖視圖。
圖3B是本發(fā)明的實(shí)施方式3的CMOS半導(dǎo)體裝置的制造工序的剖視圖。
圖3C是本發(fā)明的實(shí)施方式3的CMOS半導(dǎo)體裝置的制造工序的剖視圖。
圖3D是本發(fā)明的實(shí)施方式3的CMOS半導(dǎo)體裝置的制造工序的剖視圖。
圖3E是本發(fā)明的實(shí)施方式3的CMOS半導(dǎo)體裝置的制造工序的剖視圖。
圖3F是本發(fā)明的實(shí)施方式3的CMOS半導(dǎo)體裝置的制造工序的剖視圖。
圖3G是本發(fā)明的實(shí)施方式3的CMOS半導(dǎo)體裝置的制造工序的剖視圖。
圖3H是本發(fā)明的實(shí)施方式3的CMOS半導(dǎo)體裝置的制造工序的剖視圖。
圖4A是本發(fā)明的實(shí)施方式4的CMOS半導(dǎo)體裝置的制造工序的剖視圖。
圖4B是本發(fā)明的實(shí)施方式4的CMOS半導(dǎo)體裝置的制造工序的剖視圖。
圖4C是本發(fā)明的實(shí)施方式4的CMOS半導(dǎo)體裝置的制造工序的剖視圖。
圖4D是本發(fā)明的實(shí)施方式4的CMOS半導(dǎo)體裝置的制造工序的剖視圖。
圖4E是本發(fā)明的實(shí)施方式4的CMOS半導(dǎo)體裝置的制造工序的剖視圖。
圖4F是本發(fā)明的實(shí)施方式4的CMOS半導(dǎo)體裝置的制造工序的剖視圖。
圖4G是本發(fā)明的實(shí)施方式4的CMOS半導(dǎo)體裝置的制造工序的剖視圖。圖4H是本發(fā)明的實(shí)施方式4的CMOS半導(dǎo)體裝置的制造工序的剖視圖。圖5A是本發(fā)明的實(shí)施方式4的其他CMOS半導(dǎo)體裝置的制造工序的剖視圖。圖5B是本發(fā)明的實(shí)施方式4的其他CMOS半導(dǎo)體裝置的制造工序的剖視圖。圖5C是本發(fā)明的實(shí)施方式4的其他CMOS半導(dǎo)體裝置的制造工序的剖視圖。圖6A是本發(fā)明的實(shí)施方式5的CMOS半導(dǎo)體裝置的制造工序的剖視圖。圖6B是本發(fā)明的實(shí)施方式5的CMOS半導(dǎo)體裝置的制造工序的剖視圖。圖6C是本發(fā)明的實(shí)施方式5的CMOS半導(dǎo)體裝置的制造工序的剖視圖。圖6D是本發(fā)明的實(shí)施方式5的CMOS半導(dǎo)體裝置的制造工序的剖視圖。圖6E是本發(fā)明的實(shí)施方式5的CMOS半導(dǎo)體裝置的制造工序的剖視圖。圖6F是本發(fā)明的實(shí)施方式5的CMOS半導(dǎo)體裝置的制造工序的剖視圖。圖6G是本發(fā)明的實(shí)施方式5的CMOS半導(dǎo)體裝置的制造工序的剖視圖。圖6H是本發(fā)明的實(shí)施方式5的CMOS半導(dǎo)體裝置的制造工序的剖視圖。圖7A是本發(fā)明的實(shí)施方式6的CMOS半導(dǎo)體裝置的制造工序的剖視圖。圖7B是本發(fā)明的實(shí)施方式6的CMOS半導(dǎo)體裝置的制造工序的剖視圖。圖7C是本發(fā)明的實(shí)施方式6的CMOS半導(dǎo)體裝置的制造工序的剖視圖。圖7D是本發(fā)明的實(shí)施方式6的CMOS半導(dǎo)體裝置的制造工序的剖視圖。圖7E是本發(fā)明的實(shí)施方式6的CMOS半導(dǎo)體裝置的制造工序的剖視圖。圖7F是本發(fā)明的實(shí)施方式6的CMOS半導(dǎo)體裝置的制造工序的剖視圖。圖8是本實(shí)施方式7的CMOS半導(dǎo)體裝置的柵極電極的結(jié)構(gòu)圖。圖9是在本實(shí)施方式1 6中所說明的CMOS半導(dǎo)體裝置的柵極電極的結(jié)構(gòu)圖。圖10A是本實(shí)施方式8的CMOS半導(dǎo)體裝置的制造工序的概略圖。圖10B是本實(shí)施方式8的CMOS半導(dǎo)體裝置的制造工序的概略圖。圖11是本實(shí)施方式9的CMOS半導(dǎo)體裝置的柵極電極的結(jié)構(gòu)圖。其中，附圖標(biāo)記說明如下1、11、21 絕緣層、12、22 蓋層、13、14、23、24 金屬層、10、20 柵極電極、100CM0S 半導(dǎo) 體裝置、IOln型M0SFET、102p型M0SFET、105半導(dǎo)體基板、IlOn阱區(qū)域、120p阱區(qū)域、111、 121柵極/源極區(qū)域、130元件隔離層。
具體實(shí)施例方式下面，參照附圖對(duì)本發(fā)明的優(yōu)選實(shí)施方式進(jìn)行說明。此外，在下面的說明中，適當(dāng) 使用“上”、“下”、“左”、“右”以及包含這些用語的名稱，但是，這些方向是為了使參照了附圖 的發(fā)明的理解變得容易而使用的，將實(shí)施方式上下反轉(zhuǎn)、或者向任意的方向旋轉(zhuǎn)后的方式 當(dāng)然也包含在本申請(qǐng)發(fā)明的技術(shù)范圍內(nèi)。實(shí)施方式1圖1是用100表示整體的本實(shí)施方式1的CMOS半導(dǎo)體裝置(互補(bǔ)型半導(dǎo)體裝置) 的剖視圖。CMOS 半導(dǎo)體裝置 100 包括 η 型 M0SFET101 和 ρ 型 M0SFET102。CMOS半導(dǎo)體裝置100包括由例如硅構(gòu)成的半導(dǎo)體基板105。在半導(dǎo)體基板100上設(shè)置有η型阱區(qū)域110和ρ型阱區(qū)域120。η型阱區(qū)域110和ρ型阱區(qū)域120之間被例如 由氧化硅構(gòu)成的層間絕緣層130絕緣。在η型阱區(qū)域110設(shè)置有源極/漏極區(qū)域111。在被源極/漏極區(qū)域111夾持 的溝道區(qū)域上設(shè)置有柵極電極10。柵極電極10包括柵極絕緣層11、蓋層12、在其上設(shè) 置的柵極金屬層13、14。柵極絕緣層11例如由如HfLaO或HfMgO那樣的High-k材料構(gòu) 成，蓋層12例如由MgO或LaO構(gòu)成。另外，柵極金屬層13由耐熱性高的中間帶隙材料 (mid-gapmaterial)、例如 TiN, TaN, TaSiN, NiSi、PtSi、或者 CoSi2 構(gòu)成，柵極金屬層 14 例 如由低電阻材料的W構(gòu)成。另一方面，在ρ型阱區(qū)域120設(shè)置有源極/漏極區(qū)域121。在被源極/漏極區(qū)域 121夾持的溝道區(qū)域上設(shè)置有柵極電極20。柵極電極20包括柵極絕緣層21、蓋層22、在其 上設(shè)置的柵極金屬層23、24。柵極絕緣層21例如由如HfAlO那樣的High_k材料構(gòu)成，蓋層 22例如由AlO構(gòu)成。另外，柵極金屬層23、24由與η型M0SFET101的柵極金屬層13、14相 同的金屬材料構(gòu)成。在這樣的CMOS半導(dǎo)體裝置100中，能夠以高精度對(duì)柵極電極進(jìn)行加工，并且，能夠 容易且正確地對(duì)閾值電壓進(jìn)行控制。柵極長度Lg的波動(dòng)LWR能夠?yàn)?%以下。作為CMOS半導(dǎo)體裝置100的具體的柵極結(jié)構(gòu)，例如為，η 型 MOSFET :W/TiN/MgO (或 LaO) /HfSiON/Si 基板；ρ 型 MOSFET :W/TiN/A10/HfSi0N/Si 基板。參照?qǐng)DIA 圖1K，對(duì)本實(shí)施方式1的CMOS半導(dǎo)體裝置100的制造方法進(jìn)行說明。 圖中，與圖1相同的附圖標(biāo)記表示相同或者相當(dāng)?shù)牟糠?，該制造方法包括下面的工? 工序9。工序1 如圖IA所示，準(zhǔn)備由硅構(gòu)成的半導(dǎo)體基板105。如圖IA所記載那樣，左側(cè) 為η型M0SFET101的形成區(qū)域，右側(cè)為ρ型M0SFET102的形成區(qū)域。此外，在圖IB以后的 圖中，省略半導(dǎo)體基板105。接著，在半導(dǎo)體基板105上形成膜厚為Inm以下的硅氧化膜(未圖示)，然后，在其 上形成絕緣層1。絕緣層1例如由如HfSiON那樣的High-k(高介電常數(shù))材料構(gòu)成。絕緣 層1通過ALD法、MOCVD法、或者濺射法形成。根據(jù)需要，也可以在形成工序的途中或者最 后進(jìn)行氮化處理或熱處理。在絕緣層1上形成由Al2O3構(gòu)成的蓋層22。蓋層22的膜厚約為lnm，通過ALD法、 MOCVD法、濺射法等制作。根據(jù)需要也可以進(jìn)行熱處理工序。在蓋層22上形成膜厚為IOnm左右的第一 TiN層31，接著，形成膜厚為IOnm左右 的SiN層33。這些的形成使用例如濺射法或CVD法進(jìn)行。工序2 如圖IB所示，通過例如將光致抗蝕劑(未圖示)用作蝕刻掩模的干蝕刻， 除去nMOSFET形成區(qū)域的SiN層33。接著，除去抗蝕劑掩模，將SiN層33用作蝕刻掩模，通 過使用了 H2O2的濕蝕刻除去第一 TiN層31、蓋層22。在該工序中絕緣層1幾乎沒有受到損 傷。接著，使用例如ALD法、MOCVD法、濺射法形成由MgO或者LaO構(gòu)成的蓋層12。蓋 層12的膜厚為Inm左右，但是，不一定需要是與pMOSFET形成區(qū)域的蓋層22相同的膜厚。此外，在蓋層12、22上也可以進(jìn)一步形成HfO層。在該情況下，在η型MOSFET中，柵極絕緣層為HfO/MgO/HfSiON，在ρ型MOSFET中，柵極絕緣層為Hf0/A10/HfSi0N。工序3 如圖IC所示，例如使用濺射法或CVD法，形成膜厚為IOnm左右的第二 TiN
層32ο此外，第一、第二 TiN層31、32是在制造工序中所需的、但在最終產(chǎn)品中不殘留的 層。因此，優(yōu)選是能夠容易形成、選擇比高且容易除去的材料。例如，除了 TiN之外，也可以 使用多晶Si。工序4 如圖ID所示，通過例如濺射法或CVD法形成膜厚為IOnm左右的SiN層34。 接著，在nMOSFET形成區(qū)域形成抗蝕劑掩模36。工序5 如圖IE所示，將抗蝕劑掩模36用作蝕刻掩模，有選擇地對(duì)SiN層34進(jìn)行 蝕刻。蝕刻在第二 TiN層32上停止。工序6 如圖IF所示，通過等離子體灰化等有選擇地除去抗蝕劑掩模36。工序7 如圖IG所示，將SiN層34用作蝕刻掩模，有選擇地除去第二 TiN層32。工序8 如圖IH所示，使用濕蝕刻除去SiN層33、34、以及露出的蓋層12。工序9 如圖II所示，通過例如使用了 H2O2的濕蝕刻有選擇地除去第一、第二 TiN 層 31、32 ο工序10 如圖IJ所示，使用例如濺射法形成由耐熱性高的中間帶隙材料構(gòu)成的膜 厚為30nm以下的TaN層3。作為中間帶隙材料，也可以取代TaN而使用TiN。接著，在TaN層3上使用例如濺射法形成低電阻的鎢層4。膜厚為例如50nm。工序11 最后，如圖IK所示，將由例如SiN構(gòu)成的硬掩模(未圖示)用作蝕刻掩 模，對(duì)鎢層4、TiN層3、蓋層12、22、以及絕緣層1進(jìn)行蝕刻，形成η型MOSFET的柵極電極 10、ρ型MOSFET的柵極電極20。通過上面的工序，形成如圖IK所示那樣的CMOS半導(dǎo)體裝置100。此外，雖然在此沒有言及，但是，阱區(qū)域、層間絕緣層、源極/漏極區(qū)域的形成以與 以往的CMOS半導(dǎo)體裝置的制造工序同樣的工序來進(jìn)行。如以上所述，在本實(shí)施方式1的CMOS半導(dǎo)體裝置100的制造工序中，nMOSFET和 pMOSFET的柵極電極的金屬層(在此為鎢層4和TaN層)由同一材料形成，因此，能夠以相 同的蝕刻工序(在此為工序11)進(jìn)行蝕刻。因此，例如柵極長度為20nm左右的微細(xì)的柵極 電極的蝕刻也能夠高精度地進(jìn)行。S卩，在本實(shí)施方式1的制造方法中，η型MOSFET和ρ型MOSFET用的柵極金屬層的 材料相同，相比同時(shí)蝕刻不同的材料，控制性提高。例如，當(dāng)柵極金屬層的材料相互不同時(shí)，蝕刻形狀不同或者與下層的絕緣層 (High-k材料)的選擇比變低。當(dāng)蝕刻形狀不同時(shí)，在η型MOSFET和ρ型MOSFET之間，柵 極長度或溝道長度不同。另外，當(dāng)選擇比變低時(shí)，半導(dǎo)體基板1也被蝕刻。另外，由于將最終形成柵極電極的金屬直接形成在HfSiON等High-k材料(絕緣 層)上，所以，在蝕刻工序中，不存在STI等元件隔離區(qū)域的一部分被蝕刻的情況。因此，能 夠得到良好的元件隔離特性。實(shí)施方式2在圖2A 圖2C中示出本實(shí)施方式2的CMOS半導(dǎo)體裝置的制造方法。在該制造方法中，進(jìn)行與實(shí)施方式1所示的圖IA 圖IF同樣的工序，得到圖2A的結(jié)構(gòu)。接著，如圖2B所示，通過將SiN層34用作蝕刻掩模的選擇蝕刻，對(duì)第二 TiN層32 和蓋層12進(jìn)行蝕刻。接著，使用例如CVD法或?yàn)R射法，在整個(gè)面上形成鎢層4。接著，如圖2C所示，將例如由SiN構(gòu)成的硬掩模(未圖示)用作蝕刻掩模，對(duì)鎢層 4、TiN層31、33進(jìn)行蝕刻，形成η型MOSFET以及ρ型MOSFET的柵極電極。在以上的工序中，形成如圖2C所示那樣的CMOS半導(dǎo)體裝置150。實(shí)施方式3圖3A 圖3H中示出本實(shí)施方式3的CMOS半導(dǎo)體裝置的制造方法。該制造方法 包括下面的工序1 8。本制造方法為在實(shí)施方式1的圖IA IK所示的制造方法中沒有 形成SiN層33、34的方法。圖中，與圖IA IK相同的附圖標(biāo)記表示相同或者相當(dāng)?shù)牟糠?。工? 如圖3A所示，在半導(dǎo)體基板105(圖3B以后的圖中省略)上制作由例如 HfSiON構(gòu)成的絕緣層1、蓋層12、22、TiN層31、32。在這些層的制作中，除了 SiN層33的 形成工序之外，以與圖IA IC記載的工序大致相同的工序制作。工序2 如圖3B所示，在nMOSFET形成區(qū)域形成光致抗蝕劑的抗蝕劑掩模36。工序3 如圖3C所示，將抗蝕劑掩模36用作蝕刻掩模，通過使用了例如H2O2的濕 蝕刻，有選擇地除去TiN層32。工序4 如圖3D所示，通過灰化法除去抗蝕劑掩模36。在該工序中，蓋層12的表 面暴露在灰化環(huán)境中。工序5 如圖3E所示，使用將TiN層31、32作為蝕刻掩模的濕蝕刻，除去絕緣層1 之上的蓋層12。工序6 如圖3F所示，有選擇地除去TiN層31、32。工序7 如圖3G所示，使用例如濺射法形成膜厚為30nm以下的TaN層3。也可以 取代TaN而使用TiN。接著，在TaN層3上，使用例如濺射法形成低電阻的鎢層4。膜厚例 如為50nm。工序8 最后，如圖3H所示，將例如由SiN構(gòu)成的硬掩模(未圖示)用作蝕刻掩模， 對(duì)鎢層4、TaN層3、蓋層12、22進(jìn)行蝕刻，形成η型MOSFET的柵極電極10、ρ型MOSFET的 柵極電極20。在該制造方法中，由于沒有形成SiN層，所以，能夠使制造工序簡化。另一方面，在 工序4(圖3D)中，蓋層12的表面被暴露在灰化環(huán)境中。因此，該制造方法優(yōu)選在灰化工序 不對(duì)器件特性造成影響的情況下使用。實(shí)施方式4圖4Α 圖4Η中示出本實(shí)施方式4的CMOS半導(dǎo)體裝置的制造方法。該制造方法 包括以下的工序1 8。圖中，與圖IA IK相同的附圖標(biāo)記表示相同或者相當(dāng)?shù)牟糠帧９ば? 如圖4A所示，在半導(dǎo)體基板(未圖示)上形成例如由HfSiON構(gòu)成的絕緣 層1后，通過CVD法等形成非晶硅層40。工序2:如圖4B所示，在η型MOSFET形成區(qū)域形成光致抗蝕劑層51。接著，通過 將光致抗蝕劑層51用作注入掩模的離子注入，在ρ型MOSFET形成區(qū)域的非晶硅層40中注 AAl離子41。
工序3 如圖4C所示，除去光致抗蝕劑層51后，取而代之，在ρ型MOSFET形成區(qū) 域形成光致抗蝕劑層52。接著，通過將光致抗蝕劑層52用作注入掩模的離子注入，在η型 MOSFET形成區(qū)域的非晶硅層40中注入Mg離子42。工序4 如圖4D所示，除去光致抗蝕劑層52。在非晶硅層40的η型MOSFET形成 區(qū)域中注入Mg離子，另一方面，在ρ型MOSFET形成區(qū)域中注入Al離子。工序5 如圖4Ε所示，進(jìn)行熱處理，使Mg以及Al偏析到非晶硅層40的上部以及 下部。使用例如RTA法，在處理溫度為600°C、處理時(shí)間為30秒的條件下進(jìn)行熱處理。其結(jié) 果是，如圖4E所示，在η型MOSFET形成區(qū)域的非晶硅層40的上下形成Mg偏析層45、46，在 P型MOSFET形成區(qū)域的非晶硅層40的上下形成Al偏析層43、44。工序6 如圖4F所示，通過使用了例如KOH水溶液的濕蝕刻，除去Mg偏析層46、Al 偏析層44、以及非晶硅層40。工序7 如圖4G所示，通過使用了氧等離子體的等離子體氧化，對(duì)Mg偏析層45、Α1 偏析層43進(jìn)行氧化，形成由MgO構(gòu)成的蓋層12、由AlO構(gòu)成的蓋層22。工序8 如圖4Η所示，依次形成TiN層3、鎢層4。最后，以與實(shí)施方式1的工序11 (圖1Κ)同樣的工序，對(duì)TiN層3、鎢層4同時(shí)進(jìn)行 蝕刻，進(jìn)而，對(duì)蓋層12、22、絕緣層1進(jìn)行蝕刻，形成柵極電極。圖5Α 圖5C是本實(shí)施方式4的其他CMOS半導(dǎo)體裝置的制造方法。在該制造方法中，在進(jìn)行上述工序5(圖4E)后，僅對(duì)非晶硅層40之上的Mg偏析 層46以及Al偏析層44進(jìn)行蝕刻，使非晶硅層40殘留。接著，如圖5B所示，例如使用抗蝕劑掩模(未圖示)同時(shí)對(duì)η型MOSFET形成區(qū)域 以及ρ型MOSFET形成區(qū)域的非晶硅層40進(jìn)行蝕刻。進(jìn)而，對(duì)Mg偏析層44、Al偏析層43 以及絕緣層1進(jìn)行蝕刻，形成柵極電極。最后，使用FUSI柵極制作工序，使非晶硅和鎳進(jìn)行反應(yīng)，形成由NiSi構(gòu)成的柵極 金屬48。這樣，在本實(shí)施方式4的制造方法中，對(duì)非晶硅層進(jìn)行蝕刻，將η型MOSFET形成區(qū) 域和ρ型MOSFET形成區(qū)域的柵極電極同時(shí)形成，所以，能夠進(jìn)行高精度的加工。實(shí)施方式5圖6Α 圖6Η示出本實(shí)施方式5的CMOS半導(dǎo)體裝置的制造方法。該制造方法包 括下面的工序1 8。圖中，與圖IA IK相同的附圖標(biāo)記表示相同或相當(dāng)?shù)牟糠?。工? 如圖6A所示，在半導(dǎo)體基板(未圖示)上形成例如由HfSiON構(gòu)成的絕緣 層1后，通過CVD法等形成非晶硅層60。工序2 如圖6B所示，在η型MOSFET形成區(qū)域形成TEOS(或SiN)層55。接著，通 過濺射法或CVD法，形成Al層43、非晶硅層61。工序3 如圖6C所示，進(jìn)行熱處理，使Al擴(kuò)散，在多晶硅層63的表面以及絕緣層1 之上形成Al層43。此外，在熱處理工序中，非晶硅層61成為多晶硅層63。工序4 如圖6D所示，除去多晶硅層63、Al層43，僅在ρ型MOSFET形成區(qū)域的絕 緣層1之上殘留Al層43。工序5:如圖6Ε所示，除去TEOS層55。接著，在ρ型MOSFET形成區(qū)域形成TEOS 層56。接著，通過濺射法或CVD法，形成Mg層44、非晶硅層64。
工序6 如圖6F所示，進(jìn)行熱處理，使Mg擴(kuò)散，在多晶硅層65的表面以及絕緣層1 之上形成Mg層44。此外，在熱處理工序中，非晶硅層64成為多晶硅層65。工序7:如圖6G所示，除去多晶硅62之上的所有的層。由此，絕緣層1、在絕緣層 1的η型MOSFET形成區(qū)域所形成的Mg層44、在絕緣層1的ρ型MOSFET形成區(qū)域所形成的 Al層43殘留。進(jìn)而，進(jìn)行使用了氧等離子體的等離子體氧化，形成由MgO構(gòu)成的蓋層12、 由AlO構(gòu)成的蓋層22。工序8 如圖6Η所示，依次形成TiN層3、鎢層4。最后，以與實(shí)施方式1的工序11 (圖1Κ)同樣的工序，同時(shí)蝕刻TiN層3、鎢層4， 進(jìn)而，對(duì)蓋層12、22、絕緣層1進(jìn)行蝕刻，形成柵極電極。 這樣，在本實(shí)施方式5的制造方法中，同時(shí)形成η型MOSFET形成區(qū)域和ρ型MOSFET 形成區(qū)域的柵極電極，因此能夠進(jìn)行高精度的加工。實(shí)施方式6在圖7Α 圖7F中示出本實(shí)施方式6的CMOS半導(dǎo)體裝置的制造方法。該制造方 法包括下面的工序1 6。圖中，與圖IA IK相同的附圖標(biāo)記表示相同或者相當(dāng)?shù)牟糠?。工? 如圖7A所示，在例如由硅構(gòu)成的半導(dǎo)體基板(未圖示)上層疊HfSiON等 電介質(zhì)、多晶硅。接著，同時(shí)對(duì)這些進(jìn)行蝕刻，在η型MOSFET形成區(qū)域和ρ型MOSFET形成 區(qū)域分別制作由絕緣層1和多晶硅層70構(gòu)成的柵極電極。由于雙方的柵極電極的柵極金屬都由多晶硅70構(gòu)成，所以，能夠通過一次蝕刻進(jìn) 行高精度的加工。例如，柵極電極的柵極長度為20 μ m左右。工序2 如圖7B所示，使用例如CVD法在整個(gè)面上形成氧化硅層。接著，使用CMP 法使上表面平坦化，形成層間絕緣層71。工序3 如圖7C所示，在ρ型MOSFET形成區(qū)域形成掩模72 (在圖7C中未示出)， 有選擇地除去η型MOSFET形成區(qū)域的多晶硅70。工序4 如圖7D所示，從掩模72之上開始依次形成由例如MgO構(gòu)成的蓋層73、 TaSiN層74、鎢層75。關(guān)于這些層的形成，例如通過ALD法、MOCVD法等來形成。工序5 如圖7Ε所示，從上部開始對(duì)蓋層73、TaSiN層74、鎢層75進(jìn)行蝕刻。接 著，在η型MOSFET上形成掩模(未圖示)，有選擇地蝕刻ρ型MOSFET的多晶硅70。接著， 形成由AlO構(gòu)成的蓋層76、Pt層77、鎢層75。工序6 如圖7F所示，使用CMP法進(jìn)行平坦化后，除去層間絕緣層71，在η型 MOSFET形成區(qū)域和ρ型MOSFET形成區(qū)域，形成柵極電極(取代柵極(!^placement gate))。使用上述制造方法，由此，作為柵極金屬材料也能夠選擇耐熱性低的金屬材料，材 料選擇的范圍變寬。另外，在僅選擇high-k材料而閾值電壓的控制不充分的情況下，選擇柵極金屬的 材料，能夠調(diào)整閾值電壓。實(shí)施方式7在上述實(shí)施方式1 6中，如圖9所示，在η型MOSFET的柵極電極和ρ型MOSFET 的柵極電極中，作為絕緣層使用例如由HfSiON構(gòu)成的通用High-k材料，作為蓋層使用例如 由LaO或MgO構(gòu)成的η蓋(nCap)和例如由AlO構(gòu)成的ρ蓋(pCap)那樣不同的材料。由此， 對(duì)閾值電壓進(jìn)行正確的控制。
另外，形成在蓋層上的金屬層(Metal)在雙方的柵極電極中為同一材料。相對(duì)于此，在η型MOSFET和ρ型MOSFET雙方的柵極電極中，可以僅使金屬層 (Metal)相同，而使絕緣層不同(nHigh-k和pHigh-k)。例如，即使制作成圖9那樣的結(jié)構(gòu)，通過制造工序的熱處理等，由通用High-k構(gòu)成 的絕緣層和其上的蓋層也發(fā)生反應(yīng)，存在最終的結(jié)構(gòu)也為如圖8那樣的結(jié)構(gòu)的情況。具體地說，柵極電極為如下的堆疊結(jié)構(gòu)，η 型 MOSFET :W/TiN/HfMgO/Si 基板；ρ 型 MOSFET :W/TiN/HfA10/Si 基板。與圖9的結(jié)構(gòu)不同之處在于，柵極絕緣層為二層結(jié)構(gòu)或一層結(jié)構(gòu)。另外，作為其他具體例，柵極電極也可以如以下那樣使蓋層為二層結(jié)構(gòu)，η 型 MOSFET :W/TiN/Mg0/A10/HfSi0N/Si 基板；ρ 型 MOSFET :W/TiN/A10/Mg0/HfSi0N/Si 基板。也能夠更換AlO和MgO的上下位置。另外，也可以僅在η型MOSFET或者ρ型MOSFET中任一個(gè)上插入追加的蓋層。在 該情況下，柵極電極例如為如下的堆疊結(jié)構(gòu)，η 型 MOSFET :W/TiN/MgO/HfSiON/Si 基板；ρ 型 MOSFET :W/TiN//HfSiON/Si 基板。另外，也可以如η 型 MOSFET W/TiN/Hf Si0N/Mg0/SiO2 (SiON) /Si 基板；ρ 型 MOSFET :W/TiN/HfSi0N/A10/Si02 (SiON) /Si 基板那樣，在 Si 基板上設(shè)置 SiO 或SiON，在其上設(shè)置蓋層，進(jìn)而，在其上設(shè)置由HfSiON等high-k材料構(gòu)成的絕緣層。這樣，使絕緣層和蓋層的上下關(guān)系反過來，由此，能夠?qū)⒂蒑gO或AlO構(gòu)成的蓋層 配置在接近Si基板的位置。其結(jié)果是，能夠更容易地對(duì)閾值電壓進(jìn)行控制。實(shí)施方式8如圖IOA所示，在柵極金屬都為多晶硅的狀態(tài)下，在對(duì)柵極電極進(jìn)行蝕刻后，使多 晶硅與M或Pt反應(yīng)，最終結(jié)構(gòu)可以變?yōu)槿鐖DIOB所示那樣的結(jié)構(gòu)。S卩，本發(fā)明的特征在于，在柵極電極的蝕刻工序中，若η型MOSFET和ρ型MOSFET 雙方的柵極電極的柵極金屬相同，則這些柵極電極能夠通過一次蝕刻工序同時(shí)形成，能夠 非常高精度地進(jìn)行蝕刻加工。因此，如圖10Α、圖IOB所示，在對(duì)柵極金屬進(jìn)行蝕刻后，η型MOSFET和ρ型MOSFET 的柵極金屬的材料也可以不同。具體地說，例如，柵極電極的蝕刻時(shí)的堆疊為，η 型 MOSFET :Poly-Si/MgO/HfSiO/Si 基板；ρ 型 MOSFET :Poly-Si/A10/HfSi0/Si 基板，最終結(jié)構(gòu)的堆疊為，η 型 MOSFET FUSI/Ni Si/MgO/Hf Si0/Si 基板；ρ 型 MOSFET :FUSI-PtSi/A10/HfSi0/Si 基板。此外，在本實(shí)施方式中，主要對(duì)柵極電極結(jié)構(gòu)進(jìn)行了敘述，但是，源極/漏極等其 他結(jié)構(gòu)與圖1所示的CMOS半導(dǎo)體裝置100相同。另外，根據(jù)需要，也可以形成HALO層或延伸層。實(shí)施方式9圖11是本實(shí)施方式9的CMOS半導(dǎo)體裝置的概略圖。在該CM0SFET中，作為η型CM0SFET的柵極電極采用如下三種結(jié)構(gòu)η 型 M0SFET1 Po 1 y-SI/TiN/LaO/Hf Si0/Si 基板；η 型 M0SFET2 :Poly-SI/TiN/HfSiO/Si 基板；η 型 M0SFET3 :Poly-SI/TiN/A10/HfSi0/Si 基板。此外，在圖11中，在Si基板的表面也記載了 SiO2膜，但是，也可以沒有。在η型M0SFET1 3中，與柵極絕緣層僅為SiO2的結(jié)構(gòu)比較，閾值電壓(Vth)漂 移 +0. 2V (M0SFET1)、+0. 5V (M0SFET2)、+0. 8V (M0SFET3)。另一方面，作為ρ型CM0SFET的柵極電極采用如下三種結(jié)構(gòu)ρ 型 M0SFET1 Po 1 y-S I /T i N/LaO/Hf S i 0/S i 基板；ρ 型 M0SFET2 :Poly-SI/TiN/HfSiO/Si 基板；ρ 型 M0SFET3 :Poly-SI/TiN/A10/HfSi0/Si 基板。在ρ型M0SFET1 3中，與柵極絕緣層僅為SiO2的結(jié)構(gòu)比較，閾值電壓(Vth)漂 移-0. 2V (M0SFET1)、-0. 5V (M0SFET2)、-0. 8V (M0SFET3)。這些柵極電極中，由于柵極金屬材料都相同，所以，能夠通過一次蝕刻工序制作， 能夠做成加工精度高的柵極電極。另外，作為η型、ρ型M0SFET，能夠分別形成三種閾值電壓的漂移量不同的柵極電 極。因此，在這些中組合6種柵極電極，由此，能夠制作包含閾值電壓不同的多個(gè)MOSFET的 集成型CMOS半導(dǎo)體裝置。
權(quán)利要求
一種CMOS半導(dǎo)體裝置，包括n型MOSFET和p型MOSFET，其特征在于，n型MOSFET的柵極電極具有由high-k材料構(gòu)成的第一絕緣層和設(shè)置在第一絕緣層上并由金屬材料構(gòu)成的第一金屬層，p型MOSFET的柵極電極具有由high-k材料構(gòu)成的第二絕緣層和設(shè)置在第二絕緣層上并由金屬材料構(gòu)成的第二金屬層，第一絕緣層和第二絕緣層由不同的high-k材料構(gòu)成，第一金屬層和第二金屬層由相同的金屬材料構(gòu)成。
2.如權(quán)利要求1所述的CMOS半導(dǎo)體裝置，其特征在于，第一絕緣層由包含第二絕緣層中所不包含的元素的high-k材料構(gòu)成，第二絕緣層由 包含第一絕緣層中所不包含的元素的high-k材料構(gòu)成。
3.如權(quán)利要求1或2所述的CMOS半導(dǎo)體裝置，其特征在于，第一絕緣層以及第二絕緣層由彼此僅一種元素不同且其他元素相同、并且包含三種以 上元素的high-k材料構(gòu)成。
4.如權(quán)利要求1 3中任一項(xiàng)所述的CMOS半導(dǎo)體裝置，其特征在于，第一絕緣層由HfLaO或HfMgO構(gòu)成，第二絕緣層由HfAlO構(gòu)成。
5.一種CMOS半導(dǎo)體裝置，包括η型MOSFET和ρ型M0SFET，其特征在于，η型MOSFET的柵極電極具有包含high-k材料與蓋材料的第一絕緣層和設(shè)置在第一絕 緣層上并由金屬材料構(gòu)成的第一金屬層，P型MOSFET的柵極電極具有包含high-k材料與蓋材料的第二絕緣層和設(shè)置在第二絕 緣層上并由金屬材料構(gòu)成的第二金屬層，第一絕緣層和第二絕緣層由相同的high-k材料和彼此不同的蓋材料構(gòu)成，第一金屬 層和第二金屬層由相同的金屬材料構(gòu)成。
6.如權(quán)利要求5所述的CMOS半導(dǎo)體裝置，其特征在于，第一絕緣層由在半導(dǎo)體基板的表面形成的通用的high-k材料層和在其上形成的第一 蓋材料層構(gòu)成，第二絕緣層由在半導(dǎo)體基板的表面形成的通用的high-k材料層和在其上 形成的第二蓋材料層構(gòu)成，第一蓋材料層或第二蓋材料層覆蓋η型MOSFET的柵極電極和ρ 型MOSFET的柵極電極之間的半導(dǎo)體基板。
7.如權(quán)利要求5或6所述的CMOS半導(dǎo)體裝置，其特征在于，第一絕緣層包括由Hf02、HfSi0或其氮化物構(gòu)成的high-k材料層和由LaO或MgO構(gòu)成 的蓋材料層，第二絕緣層包括由Hf02、HfSi0或其氮化物構(gòu)成的high-k材料層和由AlO構(gòu)成的蓋材料層。
8.如權(quán)利要求1 7中任一項(xiàng)所述的CMOS半導(dǎo)體裝置，其特征在于，第一金屬層和第二金屬層由從由TiN、TaN, TaSiN, NiSi, PtSi、以及CoSi2構(gòu)成的組中 所選擇的一種材料構(gòu)成。
9.一種CMOS半導(dǎo)體裝置的制造方法，該CMOS半導(dǎo)體裝置包括η型MOSFET和ρ型 M0SFET，其特征在于，該制造方法包括準(zhǔn)備規(guī)定了 η型MOSFET形成區(qū)域和ρ型MOSFET形成區(qū)域的半導(dǎo)體基板的工序；在半導(dǎo)體基板上依次形成high-k材料層、第一蓋層、以及第一金屬層的工序；將ρ型MOSFET形成區(qū)域以外的第一蓋層以及第一金屬層除去的工序； 在半導(dǎo)體基板上依次形成第二蓋層以及第二金屬層的工序； 將η型MOSFET形成區(qū)域以外的第二金屬層除去的工序；將第一金屬層和第二金屬層用作掩模，將η型MOSFET形成區(qū)域和ρ型MOSFET形成區(qū) 域之間的第二蓋層除去的工序；將第一金屬層和第二金屬層除去的工序； 在半導(dǎo)體基板上形成柵極金屬材料層的工序；在同一蝕刻工序中對(duì)柵極金屬材料層進(jìn)行蝕刻，形成η型MOSFET和ρ型MOSFET的各 柵極電極的柵極金屬層的工序。
10.一種CMOS半導(dǎo)體裝置的制造方法，該CMOS半導(dǎo)體裝置包括η型MOSFET和ρ型 M0SFET，其特征在于，該制造方法包括準(zhǔn)備規(guī)定了 η型MOSFET形成區(qū)域和ρ型MOSFET形成區(qū)域的半導(dǎo)體基板的工序； 在半導(dǎo)體基板上依次形成high-k材料層、第一蓋層、第一金屬層、以及第一硅絕緣層 的工序；將ρ型MOSFET形成區(qū)域以外的第一蓋層、第一金屬層、以及第一硅絕緣層除去的工序；在半導(dǎo)體基板上依次形成第二蓋層、第二金屬層以及第二硅絕緣層的工序； 將η型MOSFET形成區(qū)域以外的第二金屬層、第二硅絕緣層除去的工序； 將第一硅絕緣層和第二硅絕緣層用作掩模，將η型MOSFET形成區(qū)域和ρ型MOSFET形 成區(qū)域之間的第二蓋層除去的工序；除去第一硅絕緣層和第二硅絕緣層的工序； 除去第一金屬層和第二金屬層的工序； 在半導(dǎo)體基板上形成柵極金屬材料層的工序；在同一蝕刻工序中對(duì)柵極金屬材料層進(jìn)行蝕刻，形成η型MOSFET和ρ型MOSFET的各 柵極電極的柵極金屬層的工序。
11.如權(quán)利要求9或10所述的CMOS半導(dǎo)體裝置的制造方法，其特征在于， 柵極金屬材料層是中間帶隙材料層和低電阻材料層的層疊結(jié)構(gòu)。
12.如權(quán)利要求11所述的CMOS半導(dǎo)體裝置的制造方法，其特征在于， 中間帶隙材料由TiN構(gòu)成，低電阻材料由W構(gòu)成。
13.一種CMOS半導(dǎo)體裝置的制造方法，該CMOS半導(dǎo)體裝置包括η型MOSFET和ρ型 M0SFET，其特征在于，該制造方法包括準(zhǔn)備規(guī)定了 η型MOSFET形成區(qū)域和ρ型MOSFET形成區(qū)域的半導(dǎo)體基板的工序； 在半導(dǎo)體基板上依次形成high-k材料層、第一蓋層、第一金屬層、以及第一硅絕緣層 的工序；將ρ型MOSFET形成區(qū)域以外的第一蓋層、第一金屬層、以及第一硅絕緣層除去的工序；在半導(dǎo)體基板上依次形成第二蓋層、第二金屬層、以及第二硅絕緣層的工序； 將η型MOSFET形成區(qū)域以外的第二金屬層、第二硅絕緣層除去的工序； 將在第一金屬層和第一硅絕緣層的側(cè)壁或上表面形成的第二蓋層除去的工序；除去第一硅絕緣層和第二硅絕緣層的工序； 除去第一金屬層和第二金屬層的工序； 在半導(dǎo)體基板上形成柵極金屬材料層的工序；在同一蝕刻工序中對(duì)柵極金屬材料層進(jìn)行蝕刻，形成η型MOSFET和ρ型MOSFET的各 柵極電極的柵極金屬層的工序。
14.如權(quán)利要求9 13中任一項(xiàng)所述的CMOS半導(dǎo)體裝置的制造方法，其特征在于， 第一金屬層以及第二金屬層由從由TiN、TaN, TaSiN, NiSi, PtSi、以及CoSi2構(gòu)成的組中所選擇的一種材料構(gòu)成。
15.如權(quán)利要求10 13中任一項(xiàng)所述的CMOS半導(dǎo)體裝置的制造方法，其特征在于， 第一硅絕緣層以及第二硅絕緣層由氮化硅構(gòu)成。
16.一種CMOS半導(dǎo)體裝置的制造方法，該CMOS半導(dǎo)體裝置包括η型MOSFET和ρ型 M0SFET，其特征在于，該制造方法包括準(zhǔn)備規(guī)定了 η型MOSFET形成區(qū)域和ρ型MOSFET形成區(qū)域的半導(dǎo)體基板的工序； 在半導(dǎo)體基板上形成high-k材料層以及非晶硅層的工序； 在ρ型MOSFET形成區(qū)域的非晶硅中注入第一金屬離子的工序； 在η型MOSFET形成區(qū)域的非晶硅中注入第二金屬離子的工序； 進(jìn)行熱處理，使第一金屬的第一偏析層和第二金屬的第二偏析層偏析到high-k材料 層和非晶硅層的邊界的工序； 除去非晶硅層的工序；對(duì)第一偏析層和第二偏析層進(jìn)行氧化，成為第一蓋層和第二蓋層的工序； 在半導(dǎo)體基板上形成柵極金屬材料層的工序；在同一蝕刻工序中對(duì)柵極金屬材料層進(jìn)行蝕刻，形成η型MOSFET和ρ型MOSFET的各 柵極電極的柵極金屬層的工序。
17.一種CMOS半導(dǎo)體裝置的制造方法，該CMOS半導(dǎo)體裝置包括η型MOSFET和ρ型 M0SFET，其特征在于，該制造方法包括準(zhǔn)備規(guī)定了 η型MOSFET形成區(qū)域和ρ型MOSFET形成區(qū)域的半導(dǎo)體基板的工序； 在半導(dǎo)體基板上形成high-k材料層以及硅層的工序； 在ρ型MOSFET形成區(qū)域的硅層上堆積第一金屬的工序；進(jìn)行熱處理，使第一金屬的第一偏析層偏析到high-k材料層和硅層的邊界的工序； 在η型MOSFET形成區(qū)域的硅層上形成第二金屬的堆積層的工序； 進(jìn)行熱處理，使第二金屬的第二偏析層偏析到high-k材料層和硅層的邊界的工序； 除去硅層的工序；對(duì)第一偏析層和第二偏析層進(jìn)行氧化，成為第一蓋層和第二蓋層的工序； 在半導(dǎo)體基板上形成柵極金屬材料層的工序；在同一蝕刻工序中對(duì)柵極金屬材料層進(jìn)行蝕刻，形成η型MOSFET和ρ型MOSFET的各 柵極電極的柵極金屬層的工序。
18.一種CMOS半導(dǎo)體裝置的制造方法，該CMOS半導(dǎo)體裝置包括η型MOSFET和ρ型 M0SFET，其特征在于，該制造方法包括準(zhǔn)備規(guī)定了 η型MOSFET形成區(qū)域和ρ型MOSFET形成區(qū)域的半導(dǎo)體基板的工序；在半導(dǎo)體基板上形成high-k材料層的工序；在η型MOSFET形成區(qū)域形成第一蓋金屬層，在ρ型MOSFET形成區(qū)域形成第二蓋金屬 層的工序；在半導(dǎo)體基板上形成多晶硅層的工序；在同一蝕刻工序中對(duì)多晶硅層進(jìn)行蝕刻，在η型MOSFET形成區(qū)域和ρ型MOSFET形成 區(qū)域分別形成多晶硅柵極層的工序；使η型MOSFET形成區(qū)域和ρ型MOSFET形成區(qū)域的多晶硅柵極層成為材料不同的硅氧 化物金屬柵極層的工序。
19. 一種CMOS半導(dǎo)體裝置的制造方法，該CMOS半導(dǎo)體裝置包括η型MOSFET和ρ型 M0SFET，其特征在于，該制造方法包括準(zhǔn)備規(guī)定了 η型MOSFET形成區(qū)域和ρ型MOSFET形成區(qū)域的半導(dǎo)體基板的工序； 在半導(dǎo)體基板上形成high-k材料層和多晶硅層的工序；在同一蝕刻工序中至少對(duì)多晶硅層進(jìn)行蝕刻，在η型MOSFET形成區(qū)域和ρ型MOSFET 形成區(qū)域分別形成多晶硅柵極層的工序；在半導(dǎo)體基板上以覆蓋多晶硅柵極層的方式形成絕緣層，減小絕緣層的膜厚，形成使 多晶硅柵極層的上部露出的層間絕緣層的工序；除去η型MOSFET形成區(qū)域的多晶硅柵極，代替該多晶硅柵極，形成第一蓋層和柵極金 屬層的工序；除去ρ型MOSFET形成區(qū)域的多晶硅柵極，代替該多晶硅柵極，形成第二蓋層和柵極金屬層的工序。
全文摘要
本發(fā)明涉及CMOS半導(dǎo)體裝置及其制造方法。本發(fā)明的CMOS半導(dǎo)體裝置包括n型MOSFET和p型MOSFET，n型MOSFET的柵極電極具有由high-k材料構(gòu)成的第一絕緣層和設(shè)置在第一絕緣層上并由金屬材料構(gòu)成的第一金屬層，p型MOSFET的柵極電極具有由high-k材料構(gòu)成的第二絕緣層和設(shè)置在第二絕緣層上并由金屬材料構(gòu)成的第二金屬層，第一絕緣層和第二絕緣層由不同的high-k材料構(gòu)成，第一金屬層和第二金屬層由相同的金屬材料構(gòu)成。
文檔編號(hào)H01L27/092GK101884101SQ20088011900
公開日2010年11月10日 申請(qǐng)日期2008年11月26日 優(yōu)先權(quán)日2007年12月3日
發(fā)明者三瀨信行, 榮森貴尚 申請(qǐng)人:瑞薩電子株式會(huì)社