專利名稱：形成與半導體器件的背側端子頂側接觸的結構和方法
技術領域：
本發(fā)明通常涉及半導體器件(半導體裝置)，更具體地涉及一種用于形成與半導 體基板(襯底)的頂側接觸(topside contact)的方法和結構。
背景技術：
在一些半導體器件(例如，垂直導電功率器件)中，基板形成器件的底部端子 (bottom terminal)，并且已經使用各種技術來形成與底部端子的低電阻接觸。圖IA示出 了具有背側接觸(后側接觸，backside contact)的傳統(tǒng)器件結構的橫截面視圖，如所示出 的，在N+基板區(qū)域102上方形成N-區(qū)域101。使用在基板的底部形成的導電互連層103作 為背側接觸。對于某些應用，可能期望從器件的頂側接觸基板。圖1B-1C示出了說明兩種 用于通過頂側來接觸器件的底部端子的傳統(tǒng)技術的橫截面視圖。在圖IB中，重摻雜擴散區(qū)域105延伸穿過N-區(qū)域101，以到達N+基板區(qū)域102。 在擴散區(qū)域105上形成導電互連層107，其與擴散區(qū)域105 —起形成與N+基板區(qū)域102的 頂側接觸。在圖IC中，穿過N-區(qū)域101形成深溝槽108，以到達N+基板區(qū)域102。然后， 使用導電材料109來填充溝槽，從而形成與N+基板區(qū)域102的頂側接觸。即使已經使用這些傳統(tǒng)技術形成與底部端子的頂側接觸，這些技術也存在局限。 例如，圖IB中的擴散區(qū)域105在擴散或注入步驟之后需要高溫驅入工藝。這導致較寬的橫 向外擴散和較高的熱預算。在圖IC中，制造深溝槽然后用導電材料來填充該深溝槽的過程 通常是復雜的。如果使用多晶硅來填充溝槽，則通常難以獲得高度摻雜的多晶硅，以形成低 電阻率頂側接觸。因此，對在保持簡單的制造過程的同時，由此對形成與基板低電阻頂側接觸的技 術存在需要。

發(fā)明內容
根據(jù)本發(fā)明的一個實施方式，垂直導電(傳導)半導體器件包括具有頂側表面和 背側表面(后側表面)的半導體基板。該半導體基板用作垂直導電器件的端子，用于在操 作過程中對垂直導電器件加偏壓。外延層在半導體基板的頂側表面上延伸，但是在到達半 導體基板的邊緣之前終止，以便沿著半導體基板的外圍形成凹入區(qū)域?；ミB層延伸到凹入 區(qū)域中，但是在到達半導體基板的邊緣之前終止?；ミB層電接觸凹入區(qū)域中的半導體基板 的頂側表面，從而為半導體基板提供頂側接觸。根據(jù)本發(fā)明的另一實施方式，用于形成垂直導電半導體器件的方法包括以下步 驟。提供具有頂側表面和背側表面的半導體基板，其中，半導體基板用作垂直導電器件的端子，用于在操作過程中對垂直導電器件加偏壓。外延層在半導體基板的頂側表面上延伸，但 是在到達半導體基板的邊緣之前終止，以便沿著半導體基板的外圍形成凹入區(qū)域。將互連 層形成為延伸到凹入區(qū)域中，但是在到達半導體基板的邊緣之前終止，其中，互連層電接觸 凹入區(qū)域中的半導體基板的頂側表面，從而為半導體基板提供頂側接觸。下面使用圖2-7更詳細地描述本發(fā)明的這些和其它實施方式以及優(yōu)點和特征。


圖1A-1C是示出了用于為基板提供頂側接觸的傳統(tǒng)技術的結構的橫截面視圖；圖2是根據(jù)本發(fā)明的示例性實施方式的對基板具有頂側接觸的器件的簡化布置 圖；圖3是沿著圖2中的切割線A-A的簡化橫截面視圖；圖4是示出了以下三種情況中的基板阻值與基板厚度的關系的曲線圖沒有背部 (后部，back)金屬，背部金屬具有0. 5 μ m的厚度，以及背部金屬具有5 μ m的厚度；圖5A-5F是示出了根據(jù)本發(fā)明的實施方式的用于與基板形成頂側接觸的各種工 藝(方法)步驟的簡化橫截面視圖；圖6是沿著圖2中的切割線B-B的簡化橫截面視圖；以及圖7A-7C是示出了在各種類型的器件中對基板實現(xiàn)頂側接觸的簡化橫截面視圖。
具體實施例方式根據(jù)本發(fā)明的實施方式，描述了各種用于形成與半導體器件的底部端子頂側接觸 的技術。在一個實施方式中，芯片(裸芯片，die)接收(容納)垂直導電半導體器件。垂 直導電半導體器件包括具有在基板上延伸的硅層的基板。硅層包括芯片的有源區(qū)域，并沿 著芯片的外圍凹入，以便沿著芯片的外圍暴露基板的表面區(qū)域。頂側互連層在凹入區(qū)域中 延伸，并沿著基板的暴露的表面區(qū)域電接觸基板。在一個實施方式中，凹入區(qū)域向外延伸至 芯片的邊緣，并且，頂側互連層部分地延伸到凹入區(qū)域中，使得凹入區(qū)域的外部保持不被互 連層覆蓋。在另一個實施方式中，將基板制造成比傳統(tǒng)基板薄，并且在基板的背側(后側) 上形成互連層。這幫助減小導通電阻并改善熱耗散。此外，沿著芯片外圍的薄結構(由于 沒有硅層，沒有頂側互連層，以及更薄的基板)幫助將由于芯片切割工藝而引起的可能的 損壞最小化。接著將更詳細地描述本發(fā)明的這些和其它實施方式以及其它特征和優(yōu)點。圖2是根據(jù)本發(fā)明的實施方式的對背側具有頂側接觸的器件的簡化布置圖。例 如，圖2是被構造成實現(xiàn)有源區(qū)域消耗與對基板的頂側接觸的電阻之間的最優(yōu)平衡的垂直 器件200的布置圖。器件200包括有源區(qū)域202，柵極區(qū)域204和漏極區(qū)域206、208。漏 極區(qū)域206、208和柵極區(qū)域204可具有足夠的尺寸，以用作芯片級封裝的焊盤觸點(pad contacts)。有源區(qū)域202至少部分地由漏極凹入區(qū)域206、208的延伸部210、212包圍。延 伸的漏極凹入區(qū)域210、212的寬度可以改變。例如，漏極凹入區(qū)域210可以比漏極凹入區(qū) 域212窄，以最大化有源區(qū)域。可替換地，在離漏極區(qū)域206、208最遠的區(qū)域中，凹入的漏 極區(qū)域210、212可能是最薄的。或者，凹入的漏極區(qū)域210、212的厚度可能在從離漏極區(qū) 域206、208最遠的點朝著漏極區(qū)域206、208的方向上增加。通過圍繞有源區(qū)域202延伸凹入的漏極區(qū)域206、208，將頂側漏極接觸對Rdson的影響(貢獻)減小高達約30%。邊緣區(qū)域214劃分劃線區(qū)域(位置線區(qū)域，劃片線區(qū)域)， 用于在晶片上分離相鄰芯片，并且也可能是凹入的。然而，邊緣區(qū)域214并不包含在凹入的 漏極區(qū)域206、208、210、212中延伸的頂側互連層以接觸基板。假設劃線區(qū)域中的硅的厚度 減小(由于漏極凹入)并且在劃線區(qū)域中不存在金屬互連，則能基本上將由于芯片切割工 藝引起的損壞的程度最小化。在本發(fā)明的具體實施方式
中，器件200可具有六個用于在3X2構造中容納(接 收)焊球的焊盤位置(即，2行，每行3個焊球)兩個焊盤位于漏極區(qū)域206、208，一個焊 盤位于柵極區(qū)域204，并且三個焊盤位于有源區(qū)域202。該構造使得能夠在漏極焊盤區(qū)域 206,208之間延伸有源區(qū)域202 (被標為有凹口的有源區(qū)域216)，從而將器件的有源區(qū)域最 大化。根據(jù)本發(fā)明的實施方式，可以選擇各種區(qū)域和焊盤觸點的位置、尺寸、數(shù)量和形狀，以 在最大的有源區(qū)域與對基板的頂側接觸的最小電阻之間實現(xiàn)最優(yōu)平衡。例如，凹入區(qū)域不 限于延伸至芯片的周長，并且可能延伸入芯片的中間。考慮到本公開內容，本領域技術人員 可預料到其它布置構造。圖3是沿著切割線A-A的圖2所示的器件的簡化橫截面視圖。器件200可以是 在半導體芯片上制造的垂直場效應晶體管，其包括基板300和在基板300上延伸的外延 層302。在一個實施方式中，將基板300制造成比傳統(tǒng)基板更薄，并且，在基板300的背側 表面上形成高度導電的互連層320 (例如，包括諸如鋁或銅的金屬)。通過使用更薄的基 板300，可通過減小必須在芯片切割過程中切割的基板300的量來增加工藝強度(process robustness)。另外，可通過與高度導電的互連層320 —起使用薄基板300來顯著改善熱耗 散。此外，更薄的基板和高度導電的背側互連320的組合基本上將基板對Rdson的影響最 小化。然而，根據(jù)期望的設計目標和器件性能標準，也可用在沒有導電層320的情況下使用 具有更大厚度的典型基板來形成器件200。在一個實施方式中，通過執(zhí)行背側金屬沉積來形 成背側互連層320。外延層302與基板300的一部分重疊，并且包括在其中形成有源結構的有源區(qū)域 202。在一個實施方式中，外延層302的厚度在3至12 μ m的范圍內，其中基板300具有在 50至700 μ m的范圍內的厚度。在一個具體實施方式
中，外延層302的厚度最初為約7 μ m, 并且在工藝結束時由于基板的向上擴散(up-diffusion)而減小至5μπι的厚度。外延層 302的厚度可以比傳統(tǒng)實施方式的厚度薄高達35%，這降低了制造器件的總成本。此外，如 圖IB所示的傳統(tǒng)鉆孔工藝(sinker processes)需要附加的退火步驟，以將摻雜劑擴散到 基板中，其不再是需要的。這降低了熱預算和向上擴散的變化。將有源區(qū)域202與器件的剩余部分分開的是終端區(qū)域310。例如，可以使用硅的局 部氧化(LOCOS)工藝來形成終端區(qū)域310，該工藝產生在有源區(qū)域與器件的外圍之間用作 隔離結構的場氧化區(qū)域。外延層302終止于傾斜側壁306，在該處開始出現(xiàn)凹入區(qū)域210。 在所示出的實施方式中，凹入區(qū)域210穿過劃線區(qū)域214延伸至芯片的邊緣。取決于所使 用的具體工藝，外延層302的傾斜側壁可以具有在45-90度范圍內的角度。側壁上的斜面 可允許更好的階梯覆蓋，并使得在光刻過程中能夠沉積和覆蓋光致抗蝕劑層。可替換地，側 壁306可以具有各向同性側壁分布(輪廓)。高度導電的頂側互連層304(例如，包括金屬) 延伸到凹入區(qū)域210中，以接觸凹入區(qū)域中的基板300的頂表面。與基板300具有相同導 電類型的注入區(qū)域312可沿著外延層302的側壁和沿著凹入區(qū)域210中的基板300的表面區(qū)域形成，以減小與基板300的互連318之間的接觸電阻。取決于應用，傳統(tǒng)的優(yōu)化注入工 藝可用來實現(xiàn)期望的接觸電阻。在一個實施方式中，有源區(qū)域202包括具有頂側互連324和頂側互連304的功率 M0SFET，其中頂側互連324用作源極互連，頂側互連304用作接觸基板300的漏極互連?？?使用掩模步驟同時形成漏極互連304、源極互連324和柵極互連(未示出)。在漏極凹入區(qū) 域210沿著芯片的外圍延伸的情況下，漏極互連304有利地圍繞有源區(qū)域324形成相等的 電勢環(huán)。在所示出的實施方式中，漏極互連304在到達劃線之前終止。這在到達有源區(qū)域 的芯片切割工藝的過程中用作對任何可能的損壞的緩沖。介電層326(例如，包括氧化物) 在頂側互連層304與324之間的區(qū)域中的外延層302上延伸。在頂側互連層上以及其之間 延伸的絕緣層318 (例如，包括一個或多個氧氮化物、聚酰亞胺和BCB)用作鈍化層，并幫助 限定焊盤區(qū)域(未示出)。圖4是示出了以下三種情況中的基板電阻與基板厚度的關系的曲線圖沒有背部 金屬，背部金屬具有0. 5 μ m的厚度，以及背部金屬具有5 μ m的厚度。雖然對在200-300 μ m 之間的典型基板厚度使用背側互連可看到電阻的最小改進，但是背側互連層的好處變得宣 稱基板厚度減小。如所示出的，對于在50-200 μ m范圍內的基板厚度來說，包括背側互連變 得越來越重要。典型的背部金屬厚度為大約7 μ m，但是，當為了器件功能性而需要較小電阻 時，其可能逐漸增加。隨著技術趨勢從當前的200 μ m的基板厚度朝著50-150 μ m之間的基 板厚度發(fā)展，由于使用具有較厚的背部金屬的更薄基板而獲得的改善的電阻變得越來越重 要。圖5A-5F是示出了根據(jù)本發(fā)明的實施方式的用于形成圖3中的結構的工藝的各種 步驟的簡化橫截面視圖。在圖5A中，提供了半導體基板500。在一個實施方式中，半導體 基板500包括硅。取決于器件類型，基板500可以是N型或P型。在其它實施方式中，基板 500可以包括SiC或GaN。在圖5B中，使用傳統(tǒng)的沉積或選擇性外延生長(SEG)工藝在基 板500上形成外延層502。根據(jù)待形成的器件的具體限制，外延層502可以是摻雜的N型或 P型。在圖5C中，在芯片的有源區(qū)域504中形成器件結構。例如，可在有源區(qū)域504中 制造利用溝槽柵極設計的垂直MOSFET的一部分。然而，如本領域的技術人員可以理解的， 在有源區(qū)域504內也可制造其它器件結構。例如，可使有源區(qū)域504的布置適合于如下面 結合圖7A-7C描述的具體的器件應用。當形成有源結構時，可以形成圍繞有源區(qū)域的終端 區(qū)域506中的終端結構。在圖5D中，外延層502的外部是凹入的。這可能通過首先使用傳統(tǒng)的光刻工藝， 并且隨后進行濕法或干法硅蝕刻以去除外延層502的外部來執(zhí)行。蝕刻工藝可適于獲得傾 斜的側壁512。包括傾斜的側壁512可對后續(xù)的工藝步驟提供更好的階梯覆蓋(例如，不 管增加的表面狀況如何，使得都能夠沉積光致抗蝕劑層)。如果執(zhí)行干法硅蝕刻，則可獲得 70至90度范圍內的側壁角度，并且，如果執(zhí)行濕法蝕刻工藝，則可獲得45度范圍內的側壁 角度。如本領域的技術人員可以理解的，通過更改工藝參數(shù)和條件可以形成不同的側壁角 度。去除外延層502的外部可形成凹入區(qū)域510，基板500的表面暴露于凹入區(qū)域510中。在備選的實施方式中，代替形成并圖案化外延層，可以使用選擇性外延生長(SEG) 工藝來形成外延層。例如，可以使用SEG工藝來選擇性地形成外延層，而不需要后續(xù)的圖案化工藝，從而去除外延層的不想要的部分。在圖5E中，在凹入區(qū)域中注入摻雜劑，以在基板500中形成注入區(qū)域514。注入 區(qū)域514沿著傾斜側壁512和暴露于凹入區(qū)域510中的基板500的上區(qū)域延伸。注入區(qū)域 514提供高度摻雜的區(qū)域，以形成與基板500的低電阻的頂側接觸。在注入過程中，屏蔽有 源區(qū)域504和終端區(qū)域506。如本領域的技術人員可以理解的，可以改變用于注入工藝的參 數(shù)和條件，以達到期望的接觸電阻。在圖5F中，形成頂側互連層516，例如，金屬或其它高度導電材料，使得其延伸到 凹入區(qū)域510中以形成與基板500的頂側接觸。在相同的工藝期間，使用已知的掩模技術， 形成其它頂側互連層，例如，有源區(qū)域504中的源極互連518和柵極互連(未示出)。在頂 側互連層516與518上以及它們之間延伸地沉積絕緣層520。絕緣層520可以被用作鈍化 層，并且也可以用來限定各種焊盤區(qū)域，例如，在垂直于圖5F所示平面的平面中的柵極、源 極和漏極焊盤區(qū)域?？梢钥蛇x地在基板500的背側上沉積背側互連層522 (例如，包括諸如鋁或銅的金 屬)。背側互連層522允許使用更薄的基板，導致更低的Rds。n以及由芯片切割工藝引起的 更少的損壞。另外，由于導電層522用作熱擴散層，所以使用導電層522能改善熱耗散。取決于應用，可以組合或甚至分離上述工藝的一些步驟，并且，可以以其它次序或 順序來執(zhí)行一些步驟。取決于實施方式，可以增加其它步驟或可以省略步驟。圖6是與沿圖2中的切割線B-B的截面圖相對應的簡化圖，其中包括焊球。器件 350可以是垂直MOSFET，并且包括基板300和在基板300上部分地延伸的外延層302。應當 注意，為了清楚起見，沒有示出大部分細節(jié)。沿著頂側示出了三個互連層332、324、304?；?連層332代表柵極互連，并示出了放置柵極接合線或焊球334的總區(qū)域。互連層324代表 源極互連，并示出了放置源極接合線或焊球336的總區(qū)域。接觸基板300的互連層304代 表漏極互連。還示出了漏極互連304容納接合線或焊球338的總區(qū)域。雖然漏極互連304 直接接觸基板300，但是柵極互連332和源極互連324并不直接接觸外延層302。例如，在 器件350是MOSFET的情況下，源極互連324接觸源極和在外延層302中形成的本體區(qū)域。如所示出的，焊球334和336分別在第一高度處與柵極互連332和源極互連324 接觸，同時，漏極焊球338在第二較低的高度處與漏極互連304接觸。在示例性的實施方式 中，第一與第二高度之間的差可以是5 μ m。在制造過程提供兩層金屬的備選實施方式中，如 下所述在相同平面上形成三個焊球334、336、338。使用第一層金屬來形成互連層332、324、 304。第二層金屬接觸漏極互連304，并在第一層金屬不延伸的外延層302的區(qū)域上延伸。因 此，在外延層上延伸的第二層金屬的部分處于與互連層332和324相同的平面中。然后，可 以將漏極焊球置于在外延層上延伸的第二層金屬的部分上。因此，根據(jù)本發(fā)明的實施方式 形成的頂側接觸有利地使得能夠提供離散器件的芯片級封裝(CS)，例如，垂直M0SFET。本 領域的技術人員可以預料到用于使得能夠使用各種封裝技術的焊球和接觸焊盤的許多其 它構造。應當注意，雖然在MOSFET的背景中描述了本發(fā)明的實施方式，但是本發(fā)明并不僅 僅限于對MOSFET的應用?？稍谌魏纹骷袑崿F(xiàn)本發(fā)明，尤其是垂直導電器件，其中與基板 的頂側接觸是期望的。提供圖7A-7C，以示出本發(fā)明在許多示例性垂直器件中的應用。在 圖7A-7C中，復制圖3中的橫截面視圖，其中放大有源區(qū)域202的一部分以示出幾個可能的垂直器件的細節(jié)。圖7A示出了傳統(tǒng)的垂直溝槽柵極FET的簡化橫截面視圖。圖7B示出了 傳統(tǒng)的垂直屏蔽柵極FET的簡化橫截面視圖。圖7C示出了垂直平面柵極FET的簡化橫截 面視圖。在圖7A-7C的每一個中，底層與基板300相對應，并且，標記為n-(p-)的重疊區(qū)域 與外延層302相對應。在所有的圖7A-7C中，不在括號中的各種區(qū)域的導電類型與η-夠道 MOSFET相對應，并且，在括號中表示的區(qū)域的導電類型與ρ-夠道MOSFET相對應。可以僅通 過倒轉如圖7A-7C的每一個中示出的基板的導電類型來獲得MOSFET的另外的IGBT變型。
雖然上面是本發(fā)明的具體實施方式
的完整描述，但是，考慮到本公開內容，本領域 的技術人員可以預料到各種修改、變型和替代方式。例如，雖然使用FET說明了本發(fā)明，但 是本發(fā)明可容易地應用于其它類型的器件，例如，垂直導電整流器(包括肖特基整流器和 TMBS整流器)、垂直導電二極管、和SynChFET (具有集成在一個芯片上的FET和肖特基二 極管)。因此，本發(fā)明的范圍不應限制于這里描述的實施方式，而是相反由所附的權利要求 限定。
權利要求
一種垂直導電半導體器件，包括半導體基板，具有頂側表面和背側表面，所述半導體基板用作垂直導電器件的端子，用于在操作過程中對所述垂直導電器件加偏壓；外延層，在所述半導體基板的所述頂側表面上延伸，但是在到達所述半導體基板的邊緣之前終止，以便沿著所述半導體基板的外圍形成凹入區(qū)域；以及互連層，延伸到所述凹入區(qū)域中，但是在到達所述半導體基板的邊緣之前終止，所述互連層電接觸所述凹入區(qū)域中的所述半導體基板的頂側表面，從而為所述半導體基板提供頂側接觸。
2.根據(jù)權利要求1所述的半導體器件，其中，所述半導體基板包括硅。
3.根據(jù)權利要求1所述的半導體器件，其中，所述半導體基板的厚度在50-100μ m的范 圍內。
4.根據(jù)權利要求1所述的半導體器件，其中，所述外延層的厚度在3-12μ m的范圍內。
5.根據(jù)權利要求1所述的半導體器件，其中，所述互連層包括金屬。
6.根據(jù)權利要求1所述的半導體器件，其中，所述半導體器件是場效應晶體管，并且所 述互連層用作頂側漏極互連。
7.根據(jù)權利要求1所述的半導體器件，其中，所述互連層部分地填充所述凹入區(qū)域，使 得所述凹入區(qū)域中的所述半導體基板的所述頂側表面的一部分保持未被所述互連層覆蓋。
8.根據(jù)權利要求1所述的半導體器件，其中，所述凹入區(qū)域沿著所述半導體基板的整 個周長延伸。 >
9.根據(jù)權利要求1所述的半導體器件，其中，將所述凹入區(qū)域中的所述互連層的區(qū)域 預設計成用于容納外部連接的焊盤區(qū)域。
10.根據(jù)權利要求9所述的半導體器件，其中，所述互連層在更遠離所述焊盤區(qū)域的區(qū) 域中具有更窄的寬度。
11.根據(jù)權利要求9所述的半導體器件，其中，所述互連層的寬度在從離所述焊盤區(qū)域 最遠的點朝著所述焊盤區(qū)域的方向上增加。
12.根據(jù)權利要求9所述的半導體器件，其中，所述半導體器件是FET，并且所述焊盤用 作用于所述FET的漏極焊盤，所述半導體器件進一步包括用于容納外部連接的源極焊盤區(qū) 域，所述源極焊盤區(qū)域位于與所述漏極焊盤不同的高度處。
13.根據(jù)權利要求1所述的半導體器件，其中，所述外延層的側壁是傾斜的，所述外延 層終止于所述側壁。
14.根據(jù)權利要求1所述的半導體器件，其中，所述外延層的側壁具有各向同性分布， 所述外延層終止于所述側壁。
15.根據(jù)權利要求1所述的半導體器件，其中，在所述凹入區(qū)域中延伸的所述半導體基 板的部分包括與所述半導體基板相同的導電類型的注入區(qū)域，所述注入區(qū)域直接在所述互 連層下方延伸，并且具有摻雜劑濃度，以便將所述互連層與所述半導體基板之間的接觸電 阻最小化。
16.根據(jù)權利要求15所述的半導體器件，其中，所述注入區(qū)域延伸到所述外延層的傾 斜側壁中。
17.根據(jù)權利要求1所述的半導體器件，進一步包括鈍化層，所述鈍化層具有為了容納外部連接而暴露所述互連層的表面區(qū)域的接觸孔。
18.根據(jù)權利要求1所述的半導體器件，進一步包括接觸所述半導體基板的所述背側 表面的另外的導電互連層。
19.根據(jù)權利要求18所述的半導體器件，其中，所述另外的導電互連層包括金屬。
20.根據(jù)權利要求1所述的半導體器件，其中，所述外延層包括有源區(qū)域和將所述有源 區(qū)域與所述凹入區(qū)域分開的終端區(qū)域。
21.根據(jù)權利要求1所述的半導體器件，進一步包括劃線區(qū)域，所述外延層和所述互連 層均不在所述劃線區(qū)域中延伸。
22.根據(jù)權利要求1所述的半導體器件，進一步包括在所述外延層中的本體區(qū)域，所 述本體區(qū)域和所述外延層具有相反的導電類型；在所述本體區(qū)域中的源極區(qū)域，所述源極和本體區(qū)域具有相反的導電類型；柵電極，延伸到所述本體區(qū)域附近，但是與所述本體區(qū)域絕緣，所述柵電極與所述源極 區(qū)域重疊。
23.根據(jù)權利要求22所述的半導體器件，進一步包括在所述本體區(qū)域中的重本體區(qū)域；以及源極互連層，與所述源極區(qū)域和所述重本體區(qū)域電接觸。
24.根據(jù)權利要求22所述的半導體器件，其中，所述柵電極在形成于所述本體區(qū)域中 的溝槽中延伸。
25.根據(jù)權利要求24所述的半導體器件，其中，所述溝槽進一步包括在所述柵電極下 面的屏蔽電極。
26.根據(jù)權利要求22所述的半導體器件，其中，所述柵電極是平坦柵極。
27.一種形成垂直導電半導體器件的方法，所述方法包括提供具有頂側表面和背側表面的半導體基板，所述半導體基板用作垂直導電器件的端 子，用于在操作過程中對所述垂直導電器件加偏壓；形成外延層，所述外延層在所述半導體基板的所述頂側表面上延伸，但是在到達所述 半導體基板的邊緣之前終止，以便沿著所述半導體基板的外圍形成凹入區(qū)域；以及形成互連層，所述互連層延伸到所述凹入區(qū)域中，但是在到達所述半導體基板的邊緣 之前終止，所述互連層電接觸所述凹入區(qū)域中的所述半導體基板的頂側表面，從而為所述 半導體基板提供頂側接觸。
28.根據(jù)權利要求27所述的方法，其中，所述凹入區(qū)域沿著所述半導體基板的整個周 長延伸。
29.根據(jù)權利要求27所述的方法，其中，所述互連層部分地延伸到所述凹入區(qū)域中。
30.根據(jù)權利要求29所述的方法，其中，所述形成外延層的步驟包括使用光刻工藝來選擇性地暴露所述外延層的一部分；以及使用蝕刻工藝來去除所述外延層的一部分。
31.根據(jù)權利要求30所述的方法，其中，所述蝕刻工藝包括濕法蝕刻工藝。
32.根據(jù)權利要求30所述的方法，其中，所述蝕刻工藝包括干法硅蝕刻工藝。
33.根據(jù)權利要求27所述的方法，進一步包括在形成所述互連層之前，注入摻雜劑以在所述凹入區(qū)域中延伸的所述半導體基板的部分中形成注入區(qū)域，所述摻雜劑與所述半導體基板具有相同的導電類型。
34.根據(jù)權利要求33所述的方法，其中，將所述摻雜劑進一步注入到所述外延層的傾 斜側壁中。
35.根據(jù)權利要求27所述的方法，其中，使用選擇性外延生長工藝來形成所述外延層。
36.根據(jù)權利要求27所述的方法，進一步包括形成鈍化層，所述鈍化層具有為了容納外部連接而暴露所述互連層的表面區(qū)域的接觸孔。
37.根據(jù)權利要求27所述的方法，進一步包括形成接觸所述半導體基板的所述背側表面的另外的互連層。
全文摘要
本發(fā)明提供了一種垂直導電半導體器件，包括具有頂側表面和背側表面的半導體基板。該半導體基板用作垂直導電器件的端子，用于在操作過程中對垂直導電器件加偏壓。外延層在半導體基板的頂側表面上延伸，但是在到達半導體基板的邊緣之前終止，以便沿著半導體基板的外圍形成凹入區(qū)域?；ミB層延伸到凹入區(qū)域中，但是在到達半導體基板的邊緣之前終止?；ミB層電接觸凹入區(qū)域中的半導體基板的頂側表面，從而為半導體基板提供頂側接觸。
文檔編號H01L21/4763GK101884097SQ200880118724
公開日2010年11月10日 申請日期2008年9月25日 優(yōu)先權日2007年10月2日
發(fā)明者何宜修, 哈姆扎·耶爾馬茲, 布魯斯·馬錢特, 約翰·T·安德魯斯 申請人:飛兆半導體公司