專利名稱：高k柵極介電質(zhì)互補金屬氧化物半導體結(jié)構(gòu)的閾值調(diào)整的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及電子器件。具體地， 金屬氧化物半導體(CMOS)結(jié)構(gòu)， 類型器件的閾值電壓的方法。
本發(fā)明涉及包含高k柵極介電質(zhì)的互補 以及在不影響彼此的情況下，調(diào)整兩種
背景技術(shù)：
當今集成電路包含極大數(shù)量的器件。更小的器件和縮小基本規(guī)則是提高 性能及降低成本的關(guān)鍵。隨著場效應(yīng)晶體管(field-effect-transistor， FEF)器件 尺寸縮減的同時，技術(shù)也愈趨向復雜，因此需要改變器件結(jié)構(gòu)及新的制造方 法，以維持從一代到下一代的器件預(yù)期的性能提高。微電子器件的主流材料 為硅，或更廣泛地說，為硅基材料。對微電子器件重要的一種硅基材料為硅 鍺(SiGe)合金。本發(fā)明實施方式中的器件典型為單晶硅基材料器件技術(shù)領(lǐng)域 中的一部分。
持續(xù)改善深亞微米代器件性能相當困難。因此，在不縮減器件尺寸的情 況下達到改善性能的方法， 一直是業(yè)界追求的目標。其中備受注目的方向是 在不使柵極介電質(zhì)實際上變薄的情況下達成較高柵極介電質(zhì)電容。此方法涉 及使用所謂的高k值材料。該材料的介電常數(shù)明顯高于Si02的介電常數(shù)(其 大約為3.9)。高k值材料實際上明顯比氧化物厚，但仍具有較低的等效氧化 厚度(equivalent oxide thickness, EOT)值。本領(lǐng)域已知的概念EOT是指這類 Si02層的厚度，其具有和所關(guān)注的絕緣體相同的每單位面積電容。在現(xiàn)有的 FET器件中，目標是使EOT值低于2 nm,優(yōu)選低于1 nm。也可通過使用金 屬柵極來提高器件性能。柵極絕緣體旁邊的多晶硅中的耗盡區(qū)在提高柵極到 溝道的電容(或相當于降低EOT值)中成為障礙。解決方案是使用金屬柵極。 金屬柵極也確保沿著柵極寬度方向具有良好的導電性，降低柵極可能出現(xiàn) RC延遲的危險。
高性能小型FET器件也需要能精確地控制閾值電壓。隨著操作電壓下降 到2伏特甚至更低時，閾值電壓也必須下降，也更不容忍閾值變化。.每種新元件，例如不同的柵極介電質(zhì)，或不同的柵極材料，都會影響閾值電壓。有 時這類影響對所欲達成的閾值電壓值不利。任何能影響閾值電壓但卻不會對 器件造成其它影響的技術(shù)都是有用的。當柵極介電質(zhì)中有高k值介電材料時 的一類可用的技術(shù)是將柵極介電質(zhì)暴露于氧。暴露于氧的高k值介電材料可
降低PFET閾值并增加其NFET閾值。這種影響已為人所知且已被采用。但 可惜的是，同時改變PFET和NFET器件閾值兩者，并不易達成CMOS電路 可接受的窄的閾值范圍。因此，亟需可獨立調(diào)整一類器件的閾值但卻不影響 另一類器件的閾值的結(jié)構(gòu)與技術(shù)。而迄今，還沒有教導這樣的結(jié)構(gòu)與技術(shù)。

發(fā)明內(nèi)容
基于前述困難，本發(fā)明實施例公開了一種CMOS結(jié)構(gòu)，其包含至少一 第一型FET器件和至少一第二型FET器件。該第一型FET器件包含具有第 一高k介電質(zhì)的第一柵極絕緣體。該第一型FET器件也具有第一襯層(a first liner),其由氧化物所構(gòu)成且厚度在約0.2 nm至1.2 nm間。該第二型FET器 件包含具有第二高k介電質(zhì)的第二柵極絕緣體。此第二型FET也具有由氧化 物所構(gòu)成的第二襯層，且其厚度至少為該第一襯層厚度的3倍大。結(jié)果，當 此結(jié)構(gòu)被暴露于氧時，氧可經(jīng)由該第二襯層而到達該第二高k介電質(zhì)，并在 不影響第一型FET器件的閾值的情況下，移動該第二型FET器件的閾值電 壓。
本發(fā)明進一步披露一種制造CMOS結(jié)構(gòu)的方法。此方法包括制造第一 型FET器件，其具有包含第一高k介電質(zhì)的第一柵極絕緣體，和制造由氧化 物構(gòu)成的暫時性襯層。制造第二型FET器件，其具有包含第二高k介電質(zhì)的 第二柵極絕緣體，和制造同樣由氧化物構(gòu)成的第二襯層。該方法還包括利用 蝕刻完全移除該暫時性襯層。在該暫時性襯層被移除的地方，形成厚度在約 0.2 nm至約1.2 nm間的化學氧化物襯層，其厚度被選擇為至多該第二襯層 的1/3。此方法還包括將該第一型FET器件和該第二型FET器件暴露于氧。 氧可穿過第二襯層，到達第二柵極絕緣體的第二高k介電質(zhì)，并使第二型 FET器件的閾值電壓產(chǎn)生預(yù)定偏移，同時，因為第一襯層厚度相當薄，使得 氧無法穿過第一柵極絕緣體的第一高k介電質(zhì)，使得第一型FET器件的閾值 電壓保持不變。


本發(fā)明的這些和其他特征將從伴隨的詳細描述和附圖更顯見，其中 圖1示出依據(jù)本發(fā)明實施方式的具有一類器件的CMOS結(jié)構(gòu)的剖面示意圖，該器件具有化學沉積的氧化物襯層；圖2示出依據(jù)本發(fā)明實施方式的CMOS結(jié)構(gòu)的處理的最初階段的剖面示意圖；圖3示出依據(jù)本發(fā)明實施方式的CMOS結(jié)構(gòu)的處理的下一階段的剖面 示意圖；圖4示出依據(jù)本發(fā)明實施方式的CMOS結(jié)構(gòu)的處理的一階段中的剖面 示意圖，其中已形成有化學氧化物襯層；圖5示出依據(jù)本發(fā)明實施方式的CMOS結(jié)構(gòu)的一階段中的剖面示意圖， 其中暴露于氧可移動一種類型器件的閾值；以及圖6示出依據(jù)本發(fā)明實施方式的包含至少一 CMOS電路的處理器的示 意圖。
具體實施方式
場效應(yīng)晶體管(FET)在電子領(lǐng)域中是熟知的。FET的標準部件為源極、 漏極、源極與漏極間的主體和柵極。柵極覆蓋著主體且可在源極與漏極間的 主體中誘發(fā)導電溝道。在一般的術(shù)語中，溝道是設(shè)在主體中。柵極典型地是 通過^J"極絕緣體與主體隔離。FET器件有兩類空穴導電型，稱為PFET; 以及電子導電型，稱為NFET。通常，將PFET與NFET器件連接到CMOS 電路中。CMOS電路包含至少一PFET和至少一NFET器件。制造或處理時， 當PFET與NPET器件被共同制作在同一芯片上時，是在處理CMOS工藝及 制造CMOS結(jié)構(gòu)。在FET器件操作中，電的貢獻就是閾值電壓。當柵極與 源極間的電壓超過閾值電壓時，器件可在源極與漏極間運載電流。 一般來說， NFET閾值電壓為正的，而PFET閾值電壓為負的。然而，本領(lǐng)域通常都以 閾值電壓的絕對值稱呼這兩種類型的閾值電壓。對FET器件來說，閾值電壓 是其固有屬性。隨著FET器件尺寸縮減，典型地，隨著柵極長度小于100 nm,傳統(tǒng)利 用調(diào)整主體和溝道的摻雜來設(shè)定閾值電壓的方式也失去效果。柵極材料的有 效功函數(shù)以及柵極絕緣體性質(zhì)正成為決定小型FET閾值電壓(通常在低于2V的電壓下操作)的重要因素。性能驅(qū)動的技術(shù)方向是向著使用金屬柵極和作 為柵極絕緣體的高k介電質(zhì)。但是，在柵極絕緣體中特定金屬柵極和特定高k介電質(zhì)的最佳組合，從性能和工藝的角度來看，可能沒有導致NFET和 PFET器件兩者所需的最佳閾值電壓。已知將包括高k材料的槺極介電質(zhì)暴露于氧，可使器件閾值電壓朝一個 方向移動，該方向與將4冊才及功函凄t移向p+硅功函lt的方向相同。這導致降 低PFET器件的閾值，就是讓其變成較小的負電壓，并提高NFET器件的閾 值，就是讓其變成較大的正電壓。優(yōu)選是在相對低的溫度下實施此暴露于氧 的步驟，也優(yōu)選之后再沒有高溫工藝。因此，這種移動閾值的操作必須在器 件制造后期發(fā)生，典型地在源極和漏極已被活化后才進行。此要求意味著必 須在幾乎所有的工藝步驟都已施行之后的制造工藝之時，例如，4冊極和柵極 側(cè)壁都已完成且柵極絕緣體已被數(shù)層各式材料遮蔽后，才將4冊極介電質(zhì)中的 高k材料暴露。然而，可能有一條路徑可讓氧從環(huán)境抵達柵極絕緣體。此路 徑在所謂的襯層內(nèi)部。襯層為基本共形地沉積在所有結(jié)構(gòu)上方的薄絕緣體， 特別是在柵極和源極/漏極區(qū)域上方使用襯層乃是CMOS工藝中的標準實 踐。為調(diào)整器件的闞值電壓，關(guān)鍵的性能在于襯層材料必須能可容許氧穿透。 這種因為氧擴散穿過襯層所致的閾值變動已被報道過(E. Cartier在 Symposium on VLSI Technology Digest of Technical Papers, p. 230)。如果可單獨調(diào)整不同類型器件的閾值電壓，則將是優(yōu)選的。意思就是說，期望使用閾值調(diào)整技術(shù)(例如，暴露于氧)，使得調(diào)整一種類型器件的閾值， 而不影響另 一種類型器件的閾值。本發(fā)明實施方式教導這樣一種對器件閾值 的選擇性調(diào)整，其通過在一種類型的FET中使用可容許氧擴散的襯層，同時 修改另 一種類型器件中襯層材料使氧基本無法滲透。圖1示出依據(jù)本發(fā)明一實施方式的具有一種類型器件的CMOS結(jié)構(gòu)的 剖面圖，其中該類型器件具有化學沉積的氧化物襯層。在此制造階段，CMOS 結(jié)構(gòu)適合被暴露在低溫氧化環(huán)境下，其可改變(shift)—種類型FET的閾值。 此閾值變動取決于何種類型的器件容許氧擴散進入柵極絕緣體，PFET的閾 值電壓會下降，而NFET的閾值電壓會升高。圖l標出兩個器件，分別為可構(gòu)成CMOS結(jié)構(gòu)的至少一 NFET和PFET 中的一個NFET和一個PFET。在圖1中，并未指明哪個器件為NFET或哪 個器件為PFET。本發(fā)明實施方式涵蓋此兩情形，亦即可通過暴露于氧來調(diào)整其閾值電壓的任一類型器件，NFET或PFET。因此，以下將詳細討論第 一型和第二型器件，且如果第一型器件是NFET，則第二型器件就是PFET, 反之亦然，如果第一型器件是PFET，則第二型器件就是NFET。須知除了本發(fā)明實;^方式的元件外，圖示也示出幾個其它器件，因為它 們是如本領(lǐng)域所公知的的FET器件中的標準部件。器件主體50典型為單晶 硅基材料，在本發(fā)明代表性實施方式中，此硅基材料主體50實質(zhì)上是單晶 硅。在本發(fā)明示例實施方式中，此器件主體50為基板的一部分?；蹇梢?是電子領(lǐng)域中任何已知的基板，例如，塊材或絕緣體上的半導體(SOI)、完全 耗盡或部分耗盡的、FIN型或任何其它種類。此外，基板上可有各種導電類 型的各種阱，以包圍器件主體的各種嵌套位置。圖示顯示了可能典型地只是 電子芯片(例如圖中波浪式虛線邊界所指示的處理器)中一小部分。這些器 件可以任何本領(lǐng)域中已知的方法彼此隔離。圖示顯示淺溝槽99隔離方案， 因為這是本領(lǐng)域中可用的典型的先進隔離技術(shù)。所述器件具有源極/漏極延伸 區(qū)40,和硅化的源極/漏極41,以及在柵極55、 56上的硅化物42。如本領(lǐng) 域技術(shù)人員所知，這些元件都有其各自的性質(zhì)。因此，當本公開的圖中使用 共同指示數(shù)字時，是因為從本明實施方式的角度看來，這些元件的各自的性 是不重要的。圖1顯示器件的源極/漏極已經(jīng)被制造。在CMOS工藝中，可 在源極/漏極制造期間典型地達到最高溫預(yù)算(意指溫度與暴露時間的組合)。 對圖l中的CMOS結(jié)構(gòu)，因為源極/漏極已經(jīng)被制造，這種高溫制造步驟已 經(jīng)被執(zhí)行，因此該結(jié)構(gòu)將不需暴露于進一步的高溫處理。對本發(fā)明實施方式 來說，暴露于高溫預(yù)算是指與源極/漏極制造過程中使用的類似的熱處理。這些器件具有標準的側(cè)壁隔離物30、 60。對本發(fā)明實施方式而言，這些 隔離物材料的重要性僅在其優(yōu)選無法被氧所穿透。此技術(shù)中所用的這類隔離 物材料典型的是氮化物(SiN)，其為一種可阻擋氧材料的例子。第一型FET 器件的側(cè)壁隔離物30和第二型FET器件的側(cè)壁隔離物60是在相同處理步驟 中，以相同材料制造而成。但是，因為柵極疊層55、 56可能彼此不同，且 該多個襯層22、 21也可能特意做成彼此不同，則兩類型器件的側(cè)壁隔離物 30、 60的細節(jié)形狀可能彼此不同。第一型FET器件的柵極55和和第二型 FET器件的柵極56通常有其自己的內(nèi)部結(jié)構(gòu)，典型地為多層。這些柵極， 又被稱為此兩種類型器件的柵極疊層55、 56，可彼此獨立處理，且典型地具 有不同結(jié)構(gòu)。第一型FET器件具有第一柵極絕緣體IO且第二型FET器件具有第二柵 極絕緣體11。兩柵極絕緣體都包括高K介電質(zhì)。該高K介電質(zhì)可以是Zr02、 Hf02、 A1203、 HfSiO、 HfSiON或其混合物。如本領(lǐng)域所熟知的，這些物質(zhì)的共通性質(zhì)為具有較標準氧化物(Si02)柵極絕緣材料更高的介電常數(shù)，標準氧化物(Si02)柵極絕緣材料的介電常數(shù)一般約為3.9。在本發(fā)明實施方式中， 第一型FET器件的第一柵極絕緣體10和第二型FET器件的第二柵極絕緣體 11可包括相同的高K介電質(zhì)，或其可具有不同的高K材料。在本發(fā)明典型 實施方式中，在兩柵極絕緣體IO、 11中的共同高K介電質(zhì)為Hf02。每一柵 極絕緣體10、 11,除了高K介電質(zhì)之外，亦可具有其它組分。 一般來說， 在本發(fā)明實施方式中，在高K介電質(zhì)層與器件主體50之間，有一極薄、小 于約1 nm的化學沉積氧化物。但是，對任何或所有內(nèi)部結(jié)構(gòu)，或缺乏任何 結(jié)構(gòu)，僅是含有高K介電質(zhì)的任一第.一或第二柵極絕緣體10、 11,都屬于 本發(fā)明的實施方式的范疇。在本發(fā)明的示例實施方式中，可使用覆蓋薄化學 Si02的Hf02作為柵極絕緣體，其具有在0.6 nm至1.2 nm間的等效氧化物厚 度。第二型FET器件具有第二襯層21。襯層是已知的，且常被用在標準 CMOS工藝中。這類村層的材料為氧化物，典型是二氧化硅。襯層的傳統(tǒng)角 色是在各種處理步驟期間，特別是蝕刻步驟期間，保護柵極。這類襯層典型 具有相對于氮化物與硅而言的選擇性蝕刻性質(zhì)。第二襯層21的材料，典型 為Si02，可容許氧擴散穿過其，并容許氧到達柵極介電質(zhì)。雖然大部分村層 表面積被隔離物60 (其可阻隔氧)所覆蓋，但在襯層21邊緣、隔離物下方和 柵極頂部旁，氧均可進入襯層21中，到達柵極絕緣體ll,并將第二型FET 的閾值電壓改變期望的預(yù)定量。如所有圖示，圖1同樣只是例示性的。如本領(lǐng)域所公知的，除了圖中所 顯示的以外，在結(jié)構(gòu)中還可能含有許多更多的元件，這些不會影響本發(fā)明的 實施方式的范疇，這類元件，例如，可以是任何介于襯層與柵極間的其他層。 一種這類常用的層稱為"補償層(offset)"或"源極/漏極"、"隔離層"，可用 來制造源極/漏極。第一型FET器件具有第一襯層22。此第一襯層22可以比第二襯層21 薄許多。第一襯層22的厚度范圍在約0.2nm至約1.2nm之間，典型地在約 0,4nm至約0.8nm間。第一襯層也是由氧化物(Si02)構(gòu)成。因為第一村層是由氧化物(Si02)構(gòu)成，因此氧能夠穿透它。但是，第一村層的厚度明顯小于
第二襯層21的厚度，第二襯層21的厚度一般約大于3nm。因此，雖然給予 充分的時間，氧可穿過第一襯層22，但是與穿過較厚的第二襯層21相比， 氧以較小的量穿過。利用暴露于氧來移動閾值的技術(shù)所涉及的時間，通常不 超過數(shù)小時。制造時，在充分量的氧穿過第二襯層21并到達第二柵極介電 質(zhì)11以影響第二型FET的期望的閾值移動時，基本上沒有任何氧穿過第一 襯層22,且第一型FET的閾值始終保持不變。此結(jié)果乃是本發(fā)明實施方式 ;歐求的期望結(jié)果。
第一襯層22,通常又稱為化學氧化物，指的是其生產(chǎn)的方式。這類化學 氧化物沉積是已知的。有可能在第一襯層22的最小厚度范圍時，此第一襯 層22具某種程度的不連續(xù)性。 一般來說，對本發(fā)明實施方式來說，所選第 一襯層的厚度必須足夠厚，以達成其在蝕刻期間保護柵極的功能，此蝕刻步 驟一般主要發(fā)生在制造隔離物期間；同時，相較于第二襯層21，此第一襯層 的厚度又必須足夠薄，使其可充分阻擋氧的穿透。挑選化學沉積第一襯層22 的技術(shù)是因為此技術(shù)能可控地產(chǎn)生極薄且均勻的氧化物層。
進一步的討論和圖示只呈現(xiàn)可產(chǎn)生圖1結(jié)構(gòu)的相關(guān)處理步驟。KFET、 PFET和CMOS的制造已是此領(lǐng)域中熟知的技術(shù)。須知這類處理涉及大量處 理步驟，且每個步驟對于本領(lǐng)域的技術(shù)人員而言也可以有實際上無窮多的變 形?？蛇M一步知道是已知處理技術(shù)的整個范圍對于制造所披露的裝置結(jié)構(gòu)而 言都是可用的，且僅將詳細描述與本發(fā)明實施方式相關(guān)的工藝步驟。
圖2顯示依據(jù)本發(fā)明的實施方式的處理CMOS結(jié)構(gòu)的最初階段的剖面 示意圖。在第一型FET器件中，實現(xiàn)了第一柵極絕緣體10,該第一柵極絕 緣體10包括第一高k介電質(zhì)。此第一柵極絕緣體10本身可基本上為高k介 電質(zhì)，或可和其它介電質(zhì)(例如，二氧化硅等等)組合實施。暫時性襯層2(H皮 實質(zhì)同形沉積在整個第一型FET器件上，特別是覆蓋在柵極55和源極/漏極 40區(qū)域上。該"暫時性"襯層的名字反映了其將在較后期的處理步驟中被移 除，并以第一襯層22來取代。暫時性襯層20實質(zhì)上由一種氧化物材料所組 成，典型為Si02。此暫時性襯層20與第二型FET器件中的第二襯層21類 似，且可在各種涉及制造源極/漏極的處理步驟中保護柵極。此暫時性襯層 20的厚度與第二襯層21類似，因此其并不適合用來防止氧穿透到第一柵極 絕玄彖體10。圖2還示出在第二型FET器件中，實施了第二柵極絕緣體11，該第二
柵極絕緣體11包括第二高k介電質(zhì)。此第二柵極絕緣體11本身可基本為高
k介電質(zhì)，或可和其它介電質(zhì)(例如，二氧化硅等等)組合實施。第二襯層21 已實質(zhì)同形沉積在整個第二型FET器件上，特別是覆蓋在柵極56和源極/ 漏極40區(qū)域上。第二襯層21實質(zhì)上由一種氧化物材料所組成，典型為Si02。 本領(lǐng)域中已知許多可能的導致圖2的結(jié)構(gòu)的制造路徑。本文說明書中所 給出的特定細節(jié)不旨在以限制的方式一皮解釋。在本發(fā)明代表性實施方式中， 暫時性襯層20和第二襯層21是在單一處理步驟中被沉積，因此具有實質(zhì)相 同的性質(zhì)。也可在制作的不同步驟中沉積這些襯層20、 21,且它們不必然具 有相同性質(zhì)，例如厚度或準確組成可能不同。對于第一和第二4冊極絕緣體10、 11中的高k材料來說，也有相似的考慮。在本發(fā)明代表性實施方式中，第一 和第二柵極絕緣體10、 11可在不同處理步驟中沉積，可能是或可能不是相 同材料。但是，這些柵極絕緣體也可在相同處理步驟中被沉積，在本發(fā)明示 范性實施方式中，第一和第二柵極絕緣體10、 11中的高k材料是相同材料， 例如HfD2。
第一型FET器件的柵極55和第二型FET器件的柵極56本身可以是復 合結(jié)構(gòu)。由于選擇在氧暴露期間不調(diào)整第一型FET器件的閾值，因此必須恰 當?shù)剡x擇第一型FET器件的柵極55的組成，以便第一型FET器件閾值電壓 最終具有期望的數(shù)值。因此，第一型FET器件的柵極55可包括謹慎挑選出 來的所謂的帽蓋層55，'，。此帽蓋層為本領(lǐng)域已知，例如V. Narayanan等人在 2006年正EE VLSI Symposium (第224頁)中發(fā)表的。此帽蓋層55，，可包含鑭 (La),其經(jīng)適當處理可產(chǎn)生期望的閾值電壓值。在本發(fā)明的典型實施方式中， 第一型FET器件的柵極55也可包含金屬55，，例如W、 Ta、或其它已知的 金屬。類似的，第二型FET器件的柵極56也可具有內(nèi)部結(jié)構(gòu)，例如金屬層 56，。此金屬層.56，可與第二柵極絕緣體11直接接觸?？勺鳛榈诙虵ET器 件柵極56，的金屬可選為W、 Ta、或其它已知適合用來制作柵極的金屬。典 型適合作為柵極一部分的金屬可包括Mo、 Mn、 TaN、 TiN、 WN、 Ru、 Cr、 Ta、 Nb、 V、 Mn、 Re、及其組合。第一和第二型FET器件柵極55、 56中的 金屬層55，、 56，可由相同材料制成。在所制造的柵極疊層中可能還存在有其 它層，例如非晶硅(a-Si)和多晶硅層。在后續(xù)圖示中，將不會指出柵極中可 能的內(nèi)部結(jié)構(gòu)，但必須了解如果這類結(jié)構(gòu)存在于圖2所示的處理階段，則柵極的內(nèi)部結(jié)構(gòu)不會改變，在所有進一步制造期間和在完成的器件中，也將一 直存在。這些圖示也顯示到此階段通常已經(jīng)完成源極/漏極延伸區(qū)40的制作。
圖3顯示依據(jù)本發(fā)明實施方式在處理CMOS結(jié)構(gòu)的下一階段的剖面示 意圖。在此階段，第一型FET器件中的暫時性襯層20已經(jīng)被蝕刻完全移除。 蝕刻步驟對于本領(lǐng)域的技術(shù)人員是已知的，通常涉及掩蔽并以稀釋的HF的 蝕刻，其可選擇性地移除襯層，例如暫時性襯層20，但不會影響其它結(jié)構(gòu)， 例如柵極55。在第一型FET器件中多個區(qū)域被處理的同時，對于本領(lǐng)域的 技術(shù)人員而言已知的阻障掩模150保護了第二型FET器件的多個區(qū)域。
圖4顯示依據(jù)本發(fā)明實施方式在處理CMOS結(jié)構(gòu)的階段中的剖面示意 圖，其中已沉積有化學氧化物。第一型FET包括柵極55和第一柵極絕緣體 10,第一型FET已被同形沉積的氧化物襯層既第一襯層22所覆蓋。以化學 方式形成氧化物在本領(lǐng)域中乃是已知的。這種化學形成方式能以可控的方式 形成極薄、均勻的氧化物層。在本發(fā)明的代表性實施方式中，的第一村層22 的厚度選在約0.2 nm至約1.2 nm間，優(yōu)選范圍在約0.4 nm至約0.8 nm間。 可利用傳統(tǒng)SCI SC2工藝(此在本領(lǐng)域中也^t稱為RCA清潔)來形成第一襯 層22的該氧化物。
在接下來圖4所示的處理，可跟隨一系列本領(lǐng)域中已知的標準步驟。這 些步驟可包括制造并活化源極與漏極，在源極/漏極41和柵極42上方形成硅 化物；處理兩器件的隔離物30、 60。從本發(fā)明實施方式的而言，隔離物30、 60的關(guān)鍵性能在于不應(yīng)讓氧可穿透'，因為這些隔離物30、 60是用來阻擋當 氧與襯層21、 22相遇時的氧進入。 一般常用作為隔離物30、 60的材料是氮 化物(SiN),其有效地阻隔氧。完成這些步驟后，就可獲得之前參考圖l討論 的圖1所繪制的期望結(jié)構(gòu)。
圖5顯示依據(jù)本發(fā)明實施方式在處理CMOS結(jié)構(gòu)的階段中的剖面示意 圖，其中暴露于氧移動了一種類型器件的閾值。暴露于氧的步驟101可利用 爐或快速熱退火而在約200。C至.350。C的低溫下實施。暴露于氧101的持續(xù) 時間可從約2分鐘到約150分鐘的寬范圍內(nèi)變化。在暴露期間，氧被^ l薄的 第一襯層22完全阻檔而不會滲透到該第一柵極絕緣體10,但是氧能夠滲透 到第二柵極絕緣體ll。闞值的移動量取決于暴露于氧的參數(shù)，主要取決于溫 度和工藝時間。在本發(fā)明實施方式中可實現(xiàn)高達250 mV至300 mV的范圍 的閾值移動。暴露于氧不必然會影響給定芯片或處理器上所有第二類型的FET器件。 可使用全局氮化物掩模來阻隔氧使其無法穿透到一部分的第二型FET器件。 在此方式中，用具有至少兩種不同閾值電壓值的第二型FET器件可制造芯片 和處理器。因此，對給定芯片或處理器來說，不必須實施化學氧化物襯層22 作為所有第一型FET器件的襯層。因此對給定芯片或處理器來說，第一型 FET器件也可具有至少兩種不同的閾值電壓值。這些閾值電壓值的差異也可 高達約250 mV至300 mV，但對某些電路而言，約50 mV至100 mV間的閾 值電壓值的差異就已經(jīng)是極大的值了。具有多重閾值電壓的器件的可用電路 示例包括在信號處理和通訊處理器等中的電路。
在暴露于氧的步驟之后，此CMOS結(jié)構(gòu)及使其成為電路的布線，可使 用對于本領(lǐng)域的技術(shù)人員已知的標準步驟完成。
圖7顯示依據(jù)本發(fā)明實施方式的包含至少一個CMOS結(jié)構(gòu)的處理器的 示意圖。此處理器900具有至少一個芯片901,其包含至少一個CMOS結(jié)構(gòu) 100,其具有FET,該FET具有高k柵極介電質(zhì)、包括金屬的柵極、和由氧 化物構(gòu)成的襯層(其厚度在約0.2 nm至約1.2 nm間)。此處理器900可以是任 何可受益于本發(fā)明的處理器。以所公開的結(jié)構(gòu)的實施方式制造的處理器的代 表性實施方式為數(shù)字處理器， 一般常見于計算機的中央處理器聯(lián)合裝置 (complex)中；數(shù)字/模擬的混合處理器， 一般常見于信號處理和通訊設(shè)備 中；及其它。
就以上教導而言，可以有許多本發(fā)明的修 ￡和變體，且許多修改和變體 對于本領(lǐng)域的技術(shù)人員而言是明顯的。本發(fā)明的范圍由所附的權(quán)利要求所界定。
權(quán)利要求
1.一種互補金屬氧化物半導體結(jié)構(gòu)，包括至少一第一型FET器件，該第一型FET器件包括第一柵極絕緣體，包括第一高k介電質(zhì)；第一襯層，其由氧化物構(gòu)成且具有約0.2nm至約1.2nm間的第一厚度；至少一個第二型FET器件，該第二型FET器件包含第二柵極絕緣體，包括第二高k介電質(zhì)；第二襯層，其由氧化物構(gòu)成且具有第二厚度，該第二厚度至少是該第一厚度的3倍大；及其中該第二厚度足夠大，使得氧能夠穿過該第二襯層到達該第二柵極絕緣體，而且該第一厚度能夠基本阻擋氧使其不致穿過該第一襯層而到達該第一柵極絕緣體，由此通過暴露于氧能夠移動該第一型FET器件的閾值電壓，而保持該第二型FET器件的閾值電壓幾乎不變。
2. 如權(quán)利要求1所述的互補金屬氧化物半導體結(jié)構(gòu)，其中該第一型FET器件是PFET器件，且該第二型FET器件是NFET器件。
3. 如權(quán)利要求1所述的互補金屬氧化物半導體結(jié)構(gòu)，其中該第一型FET器件是NFET器件，且該第二型FET器件是PFET器件。
4. 如權(quán)利要求1所述的互補金屬氧化物半導體結(jié)構(gòu)，其中該第一高k介電質(zhì)和該第二高k介電質(zhì)為相同材料。
5. 如權(quán)利要求4所述的互補金屬氧化物半導體結(jié)構(gòu)，其中該相同材料為H線。
6. 如權(quán)利要求1所述的互補金屬氧化物半導體結(jié)構(gòu)，其中該第一型FET器件包括第一4冊極，其中該第一柵極包括第一金屬。
7. 如權(quán)利要求6所述的互補金屬氧化物半導體結(jié)構(gòu)，其中該第一金屬直接接觸該第 一柵極絕緣體。
8. 如權(quán)利要求6所述的互補金屬氧化物半導體結(jié)構(gòu)，其中帽蓋層被夾設(shè)在該第 一金屬和該第 一柵極絕緣體之間。
9. 如權(quán)利要求1所述的互補金屬氧化物半導體結(jié)構(gòu)，其中該第二型FET器件包括第二柵極，其中該第二柵極包括第二金屬，該第二金屬直接接觸該第二柵極絕緣體。
10. —種處理互補金屬氧化物半導體結(jié)構(gòu)的方法，包括在第一型FET器件中，實施第一柵^1絕緣體和制造暫時性襯層，其中該第一柵極絕緣體包括第一高k介電質(zhì)；在該第一型FET器件中，利用蝕刻完全移除該暫時性襯層；在該第一型FET器件中，沉積化學氧化物襯層來取代該暫時性襯層，該化學氧化物村層具有約0.2nm至約1.2nm間的第一厚度；在第二型FET器件中，實施第二柵極絕緣體和制造第二襯層，其中該第二柵極絕緣體包括第二高k介電質(zhì)，且該第二襯層實質(zhì)上是由氧化物構(gòu)成且具有第二厚度，其中該第二厚度被選擇為至少是該第一厚度的3倍大；將該第一型FET器件和該第二型FET器件暴露于氧，其中氧穿過該第二襯層到達該第二柵極絕緣體的該第二高k介電質(zhì)，并導致該第二型FET器件的閾值電壓的預(yù)定偏移，同時因為該第一厚度，基本防止氧穿過該第一柵極絕緣體的該第一高k介電質(zhì)，由此該第一型FET器件的閣值電壓保持不變。
11. 如權(quán)利要求10所述的方法，其中該第一型FET器件被選為PFET器件，且該第二型FET器件被選為NFET器件。
12. 如權(quán)利要求10所述的方法，其中該第一型FET器件一皮選為NFET器件，且該第二型FET器件被選為PFET器件。
13. 如權(quán)利要求10所述的方法，其中該第一高k介電質(zhì)和該第二高k介電質(zhì)被選為相同材料。
14. 如權(quán)利要求13所述的方法，其中該相同材料是Hf02。
15. 如權(quán)利要求IO所述的方法，還包括沉積單層的氧化物在該第一型FET器件和該第二型器件上方；并從該單層的氧化物來制造該暫時性襯層和該第二襯層。
16. 如權(quán)利要求IO所述的方法，還包括在該第一型FET器件中，實施包括第一金屬的第一柵極；在該第二型FET器件中，實施包括第二金屬的第二柵極。
17. 如權(quán)利要求16所述的方法，其中對于該第一柵極，處理夾設(shè)在該第一柵極介電質(zhì)和該第 一金屬之間的帽蓋層。
18. 如權(quán)利要求16所述的方法，其中對于為該第二柵極，處理該第二金屬，使其可直接接觸該第二絕緣體。
19. 一種處理器，包括至少一 CMOS電路，該CMOS電路包括至少一第一型FET器件，具有第一柵極絕緣體和第一襯層，該第一柵極絕緣體包括第一高k介電質(zhì)，該第 一襯層由氧化物構(gòu)成且具有約0.2 nm至約1.2nm間的厚度；和至少一第二型FET器件，具有第二柵極絕緣體和第二襯層，該第二柵極絕緣體包括第二高k介電質(zhì)，該第二襯層由氧化物構(gòu)成，其中該第二村層至少是該第一襯層的3倍厚。
20. 如權(quán)利要求19所述的處理器，其中該處理器具有多個該第二型FET器件，其中該多個第二型FET器件的閾值電壓具有至少兩個不同的值，其中該多個不同的值的差異至少為50mV。
全文摘要
公開了一種CMOS結(jié)構(gòu)，其中第一型FET器件具有極薄的氧化物襯層(22’)。此薄襯層能夠防止氧到達該第一型FET器件的高k介電質(zhì)柵極絕緣體(10)。該CMOS結(jié)構(gòu)的第二型FET器件具有較厚的氧化物襯層(21)。結(jié)果，暴露于氧能夠移動該第二型FET器件的閾值電壓，但不會影響該第一型FET器件的閾值電壓。本公開也教導制造此CMOS結(jié)構(gòu)的方法，其中不同類型的FET器件具有不同厚度的襯層，且該多個不同類型的FET器件的閾值電壓彼此獨立設(shè)置。
文檔編號H01L27/092GK101675513SQ200880014505
公開日2010年3月17日 申請日期2008年4月8日 優(yōu)先權(quán)日2007年5月1日
發(fā)明者布魯斯·B·多麗絲, 愛德華·A·卡蒂埃, 維杰·納拉亞南, 范希·帕魯查理 申請人:國際商業(yè)機器公司