專利名稱：晶片和切割晶片的方法
技術領域：
本發(fā)明的實施例涉及晶片和切割晶片的方法，并且具體地說涉及 急劇減小硅半導體晶片的劃線寬度的方法。為了使半導體晶片的硅的 利用達到最大限度以便晶片可以容納最大可能數(shù)目的芯片，這在現(xiàn)代 芯片生產(chǎn)中是尤其需要的。這尤其關聯(lián)于快速或靈敏的功率產(chǎn)品、邏 輯產(chǎn)品、存儲器產(chǎn)品、等等。
背景技術：
通常，當在晶片(例如半導體晶片的硅晶片)上制造半導體裝置 (芯片)時，為了在最后裝配和封裝/密封階段期間鋸半導體晶片而形
成切割跡道(dicing street)。這種切割跡道包括從技術到技術不同 的寬度，所述切割跡道在芯片的各側(例如，如果芯片為矩形則為四 個側)包圍晶片上的每個芯片。所述切割跡道也稱作劃線或切口 (kerf)。利用常規(guī)技術的窄的可用切口或劃線包括例如大約62 pm 的寬度。
劃線或切口限定了使用的切割技術所要求的芯片間最小距離并且 另外容納大量用來控制制造過程的結構。這種結構是例如典型過程控 制監(jiān)控測試結構(PCM)、光刻對準結構、晶片級可靠性測試電路、膜 厚度和臨界尺寸(CD)測量結構、等等。當執(zhí)行切割操作時，劃線的 晶片區(qū)(wafer estate)(例如硅)被浪費掉并且所述的測試結構被 毀壞。
劃線或切口的寬度由兩個因素確定
(a) 切割刀片的寬度；以及
(b) 測試和測量結構的寬度。 在切割操作之后不再需要前述的測試和測量結構。 由于這兩個因素意味著常規(guī)切口的最小寬度，所以芯片的面積更
小，劃線中浪費的硅或浪費的晶片的百分比更高。因此，減小劃線寬 度的任何方法將增加每個晶片的芯片(CPW)的可能數(shù)目。從而降低了 芯片成本。實現(xiàn)劃線寬度減小的常規(guī)方法采用重復等離子體干法刻蝕方法， 然而所述重復等離子體干法刻蝕方法不能適用于銅基、雙波紋、金屬 化圖，因為銅不能被等離子體刻蝕。此外，常規(guī)方法使用許多以及長 的過刻蝕次數(shù)，由此需要的時間導致顯著減小的刻蝕工具生產(chǎn)量。然 而，對于復雜集成電路的情形沒有可以用來急劇減小劃線寬度的解決 辦法。

發(fā)明內(nèi)容
根據(jù)本發(fā)明的實施例，提供一種晶片，包括多個芯片，所述芯 片通過切口線區(qū)域彼此隔開；以及用來測試和監(jiān)控所述多個芯片的處 理的控制結構，所述控制結構設置在晶片的分開區(qū)上，其中所述分開 區(qū)不同于所述切口線區(qū)域。
根據(jù)本發(fā)明的實施例，提供一種晶片，包括襯底；設置在襯底 上的層堆疊；以及橫向分布在晶片內(nèi)的多個電路，所述電路通過一個 或多個切口線區(qū)域彼此分開，其中所述層堆疊包括在所述切口線區(qū)域 內(nèi)的導電材料。
根據(jù)本發(fā)明的實施例，提供一種晶片，包括；襯底；設置在襯底 上的層堆疊，所述層堆疊包括通過通路連接被耦合的多個導電互連層； 接觸焊盤，所述接觸焊盤被配置得允許多個芯片的外部接觸并且通過 通路連接電連接到導電互連層或電連接到集成到半導體襯底中的電裝 置；橫向分布在晶片內(nèi)的多個電路，所述電路通過一個或多個切口線 區(qū)域彼此分開；以及刻蝕掩模層，所述刻蝕掩模層掩蔽包括接觸焊盤 的層堆疊并且暴露所述切口線區(qū)域。
根據(jù)本發(fā)明的實施例，提供一種切割半導體晶片的方法，所述方 法包括濕法腐蝕晶片的切口線；以及干法刻蝕晶片的切口線。
根據(jù)本發(fā)明的實施例，提供一種用來生產(chǎn)芯片的方法，所述方法 包括在包括導電互連層的晶片上制造多個芯片、用來表面安裝或線 結合所述芯片的外部接觸；以及切割晶片上的所述芯片，其中在處理 步驟之后執(zhí)行切割步驟并且所述切割步驟包括刻蝕。


通過參考下列詳細描述將更容易地認識到并且更好地理解本發(fā)明的實施例的特征，應當參考附圖對其進行考慮，其中
圖l示出具有芯片的晶片，所述芯片具有寬的垂直和水平劃線； 圖2示出具有芯片的晶片，所述芯片具有根據(jù)本發(fā)明的實施例的
不對稱劃線；
圖3示出具有芯片的晶片，所述芯片具有根據(jù)另一個實施例的窄
的垂直和水平劃線；
圖4示出通過利用窄劃線對凈硅利用(net silicon utilization)
的增加，其表示2nm垂直和水平KERF模擬；
圖5a到5e示出根據(jù)實施例的切割晶片的第一工藝流程；
圖6a到6e示出根據(jù)另一實施例的切割晶片的另一工藝流程；
圖7示出在芯片非常薄的情形下分開每一個芯片的研磨工藝；以
圖8示出分開每一個芯片的背面激光切割.
在下面參考附圖更詳細地解釋本發(fā)明的實施例以前，要注意的是， 在圖中同樣的元件或以同等方式工作的元件被提供有相同或類似的參 考數(shù)字，并且這些元件的重復描述被省略，
具體實施例方式
通常，當在晶片(例如半導體晶片的硅晶片)上制造半導體裝置 (芯片)時，為了在最后裝配和封裝/密封階段期間鋸半導體晶片而形 成切割跡道(dicing street)。這種切割跡道包括從技術到技術不同 的寬度，所述切割跡道在芯片的各側(例如，如果芯片為矩形則為四 個側)包圍晶片上的每個芯片.所述切割跡道也稱作劃線或切口 (kerf),利用常規(guī)技術的窄的可用切口或劃線包括例如大約62 pm 的寬度.
劃線或切口限定了使用的切割技術所要求的芯片間最小距離并且 另外容納大量用來控制制造過程的結構。這種結構是例如典型過程控 制監(jiān)控測試結構(PCM)、光刻對準結構、晶片級可靠性測試電路、膜 厚度和臨界尺寸(CD)測量結構、等等。當執(zhí)行切割操作時，劃線的 晶片區(qū)(wafer estate)(例如硅)被浪費掉并且所述的測試結構被 毀壞，
劃線或切口的寬度由兩個因素確定(a) 切割刀片的寬度；以及
(b) 測試和測量結構的寬度。 在切割操作之后不再需要前述的測試和測量結構。 由于這兩個因素意味著常規(guī)切口的最小寬度，所以芯片的面積更
小，劃線中浪費的硅或浪費的晶片的百分比更高。因此，減小劃線寬 度的任何方法將增加每個晶片的芯片(CPW)的可能數(shù)目。從而降低了 芯片成本。
實現(xiàn)劃線寬度減小的常規(guī)方法采用重復等離子體干法刻蝕方法， 然而所述重復等離子體干法刻蝕方法不能適用于銅基、雙波紋、金屬 化圖，因為銅不能被等離子體刻蝕。此外，常規(guī)方法使用許多以及長 的過刻蝕次數(shù)，由此需要的時間導致顯著減小的刻蝕工具生產(chǎn)量。然 而，對于復雜集成電路的情形沒有可以用來急劇減小劃線寬度的解決 辦法。
本發(fā)明的實施例提供包括多個通過切口線區(qū)域彼此完整連接的芯 片，所述切口線區(qū)域分開相鄰的芯片并且至少一個切口線區(qū)域包括小 于10 nm的寬度。在另一個實施例中，切口線區(qū)域包括例如小于5 fim 或大約2 nm的寬度。
由于切口寬度的減小(例如減小到大約2 fim),不能沿劃線或切 口布置測試和監(jiān)控(或測量)結構并且需要重新布置測試和監(jiān)控結構。 如果測試和監(jiān)控結構不能減小到這樣的最小值(大約2 jim),則測試 和監(jiān)控結構可以繼續(xù)留在切口中。然而對此沒有可用的解決辦法。
由于對于準確的制造過程而言測試和監(jiān)控結構是必需的，所以本 發(fā)明的實施例推薦下列供選方案
(1) 僅沿一個方向(垂直或水平方向)將切口寬度減小到例如2 jim，并且保持其它方向的切口寬度不變。在該情形下，需要的測試和 測量結構可以被放置在具有不變寬度的切口寬度的至少一個中，所述 具有不變寬度的切口寬度也用寬切口線表示。
(2) 沿一個方向將切口寬度減小到典型的2pm，其中沿該一個方 向，劃線的一個實例被保持在例如大約60 jim的原始寬度。沿其它方 向的劃線寬度可以保持不變。因此，沿所述一個方向(水平或垂直) 形成寬切口線，而剩余的切口線是窄的。
(3) 沿兩個方向將切口寬度減小到大約2 fiin并且將需要的測試和監(jiān)控結構組合在一起放入光刻掩模版(reticle)的平面底圖中的一 個或多個芯片的空間中。
這里大約2 jim的切口寬度僅被選擇作為實例，并且更窄的寬度也 是可以的，對于垂直和水平方向，如果使用(x， y)坐標系則優(yōu)選晶 片的兩個橫向例如x方向為水平方向并且y方向為垂直方向。
因此，本發(fā)明的實施例包括窄切口線和寬切口線。寬切口線包括 需要容納測試和監(jiān)控結構的常規(guī)寬度(例如大于大約40,)并且窄切 口線包括被減小到例如大約2 ,的寬度。這樣可以沿一個或多個寬切 口線布置測試和監(jiān)控結構，其中可以沿水平或垂直方向形成寬切口線。 在另一個實施例中為了容納測試和監(jiān)控結構僅形成單個寬切口線。在 另一個實施例中，測試和監(jiān)控結構被設置在分離區(qū)中，例如所述分離 區(qū)可以是其中通常形成芯片的位置，所述位置被犧牲以便為所述測試 和監(jiān)控結構提供空間。
在又一個實施例中，切口線區(qū)域包括層堆疊，所述層堆疊包括例 如多個由通路層連接的金屬層以在相鄰芯片之間提供金屬結構。
此外本發(fā)明的實施例包括切割晶片的方法，其中所述晶片包括具 有第一表面的襯底和形成在所述表面上的層堆疊，如前所述。此外， 多個電路形成在晶片內(nèi)并且所述多個電路在晶片上橫向分布，并且切 口線區(qū)域在所述多個電路之間延伸。在切口線區(qū)域內(nèi)，可以由隔離材 料連續(xù)形成層堆疊。所述方法包括選擇性地刻蝕所述隔離材料的步驟、 進一步沿切口線區(qū)域刻蝕以除去襯底的一部分的步驟以及分開所述多 個芯片的步驟。連續(xù)形成的隔離材料沿電路或芯片的周邊形成在一側 并且因此圍繞電路形成閉合回路。另一方面，也越過層堆疊從襯底的 第一表面向晶片的表面連續(xù)形成隔離材料。
在另一個實施例中切口線區(qū)域包括前迷的具有導電材料的層堆疊 (例如連續(xù)形成的金屬層)，所述導電材料可以再次圍繞電路或芯片 形成為閉合回路(沿周邊連續(xù)形成)以及沿垂直于晶片橫向延伸的方 向連續(xù)形成。因此所述方法包括刻蝕導電材料(或金屬)的層堆疊的 另一步驟，所述步驟同時也可以除去用作掩模的光致抗蝕劑。附加的 刻蝕步驟再次除去襯底的一部分并且最后執(zhí)行分開所述多個芯片的步 驟。
因此本發(fā)明的實施例可以由以下事實來表征單個附加光刻掩模層是合適的。為簡單起見該附加光刻掩模層也叫做KE掩模(KE-切口 刻蝕)。因此可以通過例如下列兩個選項中的一個進行管芯的分離
(IA) 通過利用KE掩模圖案化的光致抗蝕劑層進行氧化物等離子
在硅晶片的上部表面('有源區(qū))上的隔離材料的堆疊。'該隔離it料的 實例包括在MOS技術(MOS-金屬氧化物硅)中使用的鈍化層或氧化物 層。該氧化物等離子體干法刻蝕在硅晶片的表面上停止并且被顯影以 具有特別快的刻蝕速率。
(2A)然后執(zhí)行單晶硅晶片(襯底)的干法等離子體刻蝕，所述
刻蝕圍繞硅中的集成電路芯片刻蝕出縫隙。縫隙的深度取決于最后預 期的芯片厚度。對該刻蝕步驟而言可以使用各向異性刻蝕使得晶片中 的鄰近電路保持完整。
(3A)進行晶片背面研磨，所述背面研磨減小(硅)晶片的厚度 到縫隙的深度。這時，每個芯片彼此分離開并且為單切下來 (singulation)做準備。所述背面研磨也可以結合背面激光切割，尤 其是其中第二步驟的縫隙對于晶片或硅襯底的預期厚度而言不夠深的 情形。
在選項B中，在芯片之間進行切割的兩個部分的第一部分中唯一 使用金屬濕法腐蝕。詳細地，選項B包括下列步驟
(IB) 在晶片的制造過程中，構造金屬(或其它導電材料)層的 堆疊，其中該金屬層的堆疊被形成為圍繞芯片邊緣的線并且通過合適 的通路接觸彼此連接。所述通路接觸也可以被形成為縫隙。結果，利 用所得到的與KE掩模對準的金屬堆疊線可以構造與KE掩模開口一樣 寬或與切口線一樣寬的連續(xù)金屬層堆疊。氧化物等離子體刻蝕除去最 后的保護氧化物或氮化物(nitrite)層(例如鈍化層)并且暴露頂部 金屬層。基于例如過氧化氫、硫酸和水(叫做Piranha (食人魚))的 濕法腐蝕可以選擇性地腐蝕掉光致抗蝕劑(包括例如有機材料)以及 金屬層堆疊。這種金屬可以是鋁、銅或鎢。最后，將產(chǎn)生與KE掩模開 口一樣寬的縫隙并且所述縫隙從晶片(硅)表面上分開芯片。
(2B)執(zhí)行與選項A下敘述的相同的步驟。 (3B)執(zhí)行與選項A下敘述的相同的步驟。
由于不需要臨界尺寸控制來執(zhí)行需要的制造過程，前面描述的兩個選項的優(yōu)點包括的事實為至少相對于當前的科技狀況，必要的工 具不需要特別先進?？梢允构ぞ叱浞纸档蛢r格，因此將操作的制造成 本降到最小。另外，不再需要基于高速旋轉刀片的經(jīng)典切割工具。
因此，通過使管芯之間的空間損失最小，本發(fā)明的實施例應用確 定的半導體制造技術來分開制造在硅晶片上的硅器件或其它器件。
實施例是特別有利的，因為相對低成本的過程允許經(jīng)濟地實現(xiàn)非 常窄的劃線或切口，其證明能產(chǎn)生較高的(硅)區(qū)利用。因此，通過 急劇減小分開相鄰集成電路(芯片)的劃線(切口線)的寬度，實施 例可以得到對晶片材料(包括例如硅)的最大利用。
此外實施例對于其面積小于3x3mW的產(chǎn)品是有利的并且由于機械 切割被消除或者被本發(fā)明的實施例代替，芯片的邊緣包括改善的表面 結構，歸因于等離子體或濕法腐蝕將芯片單切下來而沒有由機械切割 方法引起的損傷。
圖1示出用來分配集成電路120的常規(guī)或目前的傳統(tǒng)方法的半導 體晶片110上的集成電路(芯片)120a-120f (總稱為"120")的陣 列的示意圖，所述集成電路120被容納測試和監(jiān)控(或測量)結構 150a-150c (總稱為"150")的垂直劃線(或切口線)130a-130b (總 稱為"130")和水平劃線(或切口線)140分開。使用(x， y)坐標 系，其中x方向表示水平方向并且y方向表示垂直方向。沒有按比例 畫出集成電路120a-120f的陣列。通過光刻工藝在晶片110上重復印 制了給定的次數(shù)n次，因此在晶片110上容納了更大的芯片矩陣。
對于常規(guī)晶片110而言，垂直和水平劃線130a-130b、 140包括例 如大于大約50 nm或標稱大約62 jim的寬度。圖1示出一個水平切口 線140和兩個垂直切口線130a、 130b。水平切口線140示范性地容納 第一和第二測試和監(jiān)控結構150a和150b，所述第一和第二測試和監(jiān)控 結構150a和150b包括例如過程控制監(jiān)控測試結構，而第一垂直切口 線130b包括笫二測試和監(jiān)控結構150b并且第二垂直劃線130a包括第 三測試和監(jiān)控結構150c。當然，這僅僅是實例。也可以使用在切口線 內(nèi)的其它類型的結構和設置在其中的另外數(shù)目的結構。因此，該常規(guī) 晶片110包括宏觀的(with macros)垂直/水平切口線(劃線)。垂 直劃線130a-130b包括寬度KWV并且水平劃線140包括寬度KWH。芯片 120a-120f被密封圈160圍繞，其中密封圏160包括垂直寬度SRV和水平寬度SRH。類似地，芯片120a-120f包括垂直寬度CW和水平寬度或 長度CL。
因此圖1示出了具有坐標x和y的光刻掩模版區(qū)，其中x坐標沿 水平方向并且y坐標沿垂直方向。此外，在圖1中僅芯片120在區(qū)域 170內(nèi)部的一部分被示出，即第一到第六芯片120a到120f。芯片 120a-120f的中心對準垂直對準線180和水平對準線190的交點。然而， 示出的設置僅起舉例說明的作用。也可以使用芯片的其它規(guī)則或不規(guī) 則的設置和形狀，例如切口線的六邊形形狀和其它延伸。此外，芯片 的數(shù)量也是可變的并且可以低于或高于6。對于下面的圖2和3情況也 是如此，圖2和3也示出了相應的頂視圖。
圖2示出根據(jù)本發(fā)明的實施例設置的具有芯片120a、 120b的晶片 110或在半導體晶片110上的集成電路陣列的示意圖。使用不對稱的垂 直劃線130和水平劃線140的設置。詳細地，在該實施例中將寬的垂 直劃線130不對稱地減小到寬度KWV2為例如大約2 nm的窄劃線132a、 132b，而對于常規(guī)寬度KWH水平劃線140沒有變化。另外在該實施例 中垂直劃線130的一個實例在光刻掩模版內(nèi)被保持在原始寬度KWV。在 另外的實施例中也有更多的垂直劃線130可以保持在原始寬度KWV。
測試和監(jiān)控結構150a-150c被示范性地示出沿水平劃線140和垂 直劃線130設置，其中第一測試和監(jiān)控結構150a和第二測試和監(jiān)控結 構150b被示范性地示出沿水平劃線140設置并且第三測試和監(jiān)控結構 150c被示范性地示出沿垂直劃線130設置。自然地，這僅僅是實例， 也可以使用在切口線內(nèi)的其它類型的結構和設置在其中的另外數(shù)目的 結構。在另一個實施例中，介紹了具有窄寬度的附加水平劃線142 (圖 3)，也介紹了具有常規(guī)寬度KWH的附加水平劃線140，并且測試和監(jiān) 控結構150分布在寬的水平劃線140。類似地，可以設置附加的寬垂直 劃線130使得測試和監(jiān)控結構150或它們的一部分可以分布在不同的 寬垂直劃線130上。
芯片120a、 120b包括與以前相同的幾何形狀、長度CL和寬度CW， 密封圈160也一樣。芯片120a、 120b僅沿晶片表面移動，使得在(x， y)平面內(nèi)使寬劃線(水平劃線140和/或垂直劃線130)變窄。
圖3示出半導體晶片110上的集成電路或芯片120a、 120b的陣列 的示意圖，其中寬水平劃線140和寬垂直劃線130兩者都減小到大約2
12jim的示范性寬度。需要的測試和測量結構150可以被集中在區(qū)域155 中并且取代一個(或多個)管芯。如前所述，在圖3中僅移動芯片U0a、 120b以將寬水平劃線140的寬度從值KWH減小到具有大約2 jim的示范 性值的值KWH2來獲得窄水平劃線142。以相同的方式減小寬垂直劃線 130的寬度KWV使得出現(xiàn)具有寬度KWV2的窄垂直劃線132。窄垂直劃 線132的寬度KWV2和窄水平劃線142的寬度KWH2例如可以包括2 jim 而不是寬(常規(guī))水平和垂直劃線140、 130的大約60,的示范性值。 僅為了完整起見，要注意的是，上述圖是基于這樣的假定晶片是具 有大約3 mm的邊緣排除(edge exclusion)和大約60 的常規(guī)切口 寬度的200 mm直徑的晶片。
圖4提供一個曲線圖，所述曲線圖示出根據(jù)本發(fā)明的實施例的作 為芯片面積的函數(shù)的通過將水平切口寬度或水平劃線140與垂直切口 寬度或垂直劃線130從大約62 nm的標稱(當前)值減小到大約2 的值引起的每個晶片中的芯片數(shù)量的增加。圖4中的曲線圖示出所述 的水平和垂直切口寬度從大約62 nm到大約2 nm的減小與此外作為芯 片面積函數(shù)的凈珪利用(net silicon utilization )的增加之間的近 似關系。
圖5a到5e示出根據(jù)選項A切割晶片110并且以例如圖3中所示 的方式設置芯片120a、 120b的工藝流程的步驟。在概述所述工藝步驟 之前，相對于圖5a更詳細地描述晶片110。
圖5a示出通過晶片110的截面，其中所述截面是沿圖3中越過第 一芯片120a的一部分和第二芯片120b的一部分的線5-5，制作的。在 圖5a中第一芯片120a被示出在左手側并且第二芯片120b的部分被示 出在右手側，其中兩個芯片被垂直切口線區(qū)域132a分開。晶片110包 括具有第一表面212和第二表面214的襯底210，其中層堆疊220形成 在第一表面212上。層堆疊220包括交替第一材料222和第二材料224 的層組件。第一材料222包括例如氧化硅，并且第二材料224包括例 如氮化物。沿著第二材料224的層，用于金屬化的各級(levels)被
形成為金屬層M1、 ...、 M6，所述金屬層M1.....M6被第一材料222分
開。所述金屬層M1.....M6中的每一個都包括沿層堆疊220橫向形成
在不同地方的不同部分(多個部件)。例如第一金屬層的第一部分Mla 形成在第一芯片120a處并直笫一金屬層的第二部分Mlb形成在第二芯片120b處等等。此外所述金屬層M1、 ...、 M6可以通過通路接觸VI、 V2、 ...、 V5連接。例如，通路接觸V2a連接金屬層M2a和M3a (在第 一芯片120a中)。第一金屬層M1可以通過接觸插塞(contact plug) 被連接到襯底210。
在實施例中，如圖5a中所示，有六個具有第一材料222的層，所 迷六個具有第一材料222的層被五個具有第二材料224的層分開，并 且當從第一表面212看時，在層組件220中的最后的層包括隔離層226。 當然，也可以使用其它數(shù)目的層222，并且層的順序可以變化達到這樣 的程度 一個在另一個之上地設置兩種以上的材料。因此，盡管在下 文中層Mi (0<i<n)的數(shù)目n被假定是6，但也可以使用其它數(shù)目。村 底210包括設置在第一芯片120a中的第一裝置230a和設置在第二芯 片120b中的第二裝置230b。第一和第二裝置230a和230b例如可以包 括襯底210 (包括例如硅)中的具有摻雜區(qū)的晶體管。第一裝置230a 可以通過第一接觸插塞232a連接到金屬層Mla并且第二裝置230b可 以通過笫二接觸插塞232b連接到金屬層Mlb。金屬層Mla和Mlb通過
通路接觸Via.....V5a和Vlb.....V5b依次連接到金屬層M2a、 M3a、…、
M6a和M2b、 M3b、…、M6b。第一芯片120a凈皮第一密封圈160a密封并 且第二芯片120b被第二密封圏160b密封，其中第一和第二密封圏160a 和160b均包括金屬層Ml、 M2、…、M6的兩個部件，金屬層M1、 M2、...、 M6的所述兩個部件通過通路接觸VI、 V2、 ...、 V5的兩個部件被連接。
更詳細地，金屬層Mi = (Ml、 M2、 M3、…、M6 )包括多個部件Mia、 Mib、 Mic、 Mid、 Mie和Mif (下標i = 1、 2、…6計數(shù)不同的級)。金 屬層Mia被設置在第一芯片120a處，金屬層Mib被設置在第二芯片 120b處，第三和笫四金屬層Mic和Mid被設置在第一密封圈160a處并 且金屬層Mie和Mif被設置在第二密封圈160b處。金屬層Mi通過通 路接觸Vi連接，其中通路接觸Vi的部件Via又接觸第一芯片120a處 的金屬層Mia，通路接觸Vib連接第二芯片120b處的金屬層Mib，通 路接觸Vic和Vid連接第一密封圈160a處的Mic和Mid。通路接觸Vie 和Vif連接笫二密封圏160b處的Mie和Mif 。這樣，第一表面212與 最后的金屬層M6連接，所述最后的金屬層M6通過第一材料222的最 后部分又與隔離層226分開。
用于金屬層M1、 M2.....M5的可能的材料包括鋁或銅，金屬層M6可以包括鋁，通路接觸V1、 V2.....V6可以包括鋁或銅。通路接觸V5
和接觸插塞可以包括鎢。這些是示范性材料并且其它實施例包括不同 的材料。另外，在其它實施例中層的數(shù)目以及金屬化的數(shù)目不同。
在圖5a中描述的情形中，形成在襯底210、堆疊220和隔離或鈍 化層226內(nèi)的芯片可以被完全加工，因為這些芯片僅僅需要被切割并 且關于芯片的電路示意圖不需要進一步處理。上部金屬層M6的一些部 分可以形成或與接觸焊盤接觸，為了容易理解圖5a和隨后的圖，所述 接觸焊盤在圖5a中沒有被示出。所述接觸焊盤允許芯片電路的外部接 觸并且保持不被隔離層226覆蓋，所述隔離層226另外覆蓋除了切口 線區(qū)域之外的所有芯片區(qū)域。
在解釋晶片的結構之后，接下去描述切割步驟。在切割晶片110 的第一步驟中，在隔離層226上沉積KE抗蝕劑層310， KE抗蝕劑層310 例如可以包括有機材料并且通過利用KE掩模被圖案化。
圖5b示出具有第一部分310a和第二部分310b的KE抗蝕劑層310 的圖案化結果，所述第一部分310a和第二部分310b被由于圖案化形 成的開口 320分開。開口 320沿垂直切口線132a定位(所述切口線132a 沿垂直于制圖平面的方向連續(xù))。因此KE抗蝕劑層的第一部分310a 形成在具有第一密封圈160a的第一芯片120a上，KE抗蝕劑層的第二 部分310b形成在具有第二密封圈160b的第二芯片120b上，并且沿開 口 320，隔離層226被暴露。在隔離層226的曝光之后，可以對KE抗 蝕劑層的第一和第二部分310a、 310b進行顯影。KE抗蝕劑層310的圖 案化例如可以包括刻蝕步驟。
圖5c示出隨后的步驟，其中沿垂直切口線區(qū)域132a除去隔離層 226和層堆疊220。該除去步驟例如可以包括停止在襯底210上的刻蝕， 并且從而在具有第一密封圈160a的第一芯片120a的位置處和在具有 第二密封圈160b的第二芯片120b的位置處層堆疊220被開口 320分 開，使得層堆疊220分成不同的部分，被密封圏密封的每個芯片都是 所述層堆疊220的一個部分。該步驟除了隔離層226之外還刻蝕示范 性氧化物層222和示范性氮化物層224，所述隔離層226也可以包括氮 化物材料。在該步驟中，也可以除去襯底210的少量厚度，即，刻蝕 并不是正好停止在襯底210上。這種刻蝕的實例是氧化物等離子體干 法刻蝕。圖5d示出后面的步驟，其中襯底210的部分326被除去使得開口 320延伸到襯底210的內(nèi)部。除去襯底210的部分326的步驟例如可以
包括干法等離子體刻蝕并且可以以各向異性的方式進行，那意味著襯 底210僅沿朝第二表面214的垂直方向被開口?？商鎿Q地，也可以在 從隔離層226除去KE抗蝕劑層310之后執(zhí)行除去襯底210的部分326 的步驟，襯底210的部分326的深度D取決于切割過程后芯片120a、 120b的期望厚度(或芯片120a、 120b的被減薄的襯底)并且可以例如 通過刻蝕過程的長度來被調(diào)整。
在圖5e中KE抗蝕劑層310從隔離層226被除去并且襯底210從 第二表面214被減薄，使得具有第一密封圈160a的第一芯片HOa與 具有第二密封圈160b的第二芯片120b分開。這意味著減薄的襯底no， 的厚度DS小于襯底210的部分326的深度D。因此，第一芯片120a和 第二芯片120b不再相連并且彼此分開。類似地，晶片IIO上的剩余芯 片被分開使得所有的芯片120單切下來，這完成了切割過程。背面減 薄工藝可以例如執(zhí)行村底210的減薄。
圖6a到6e示出根據(jù)前述選項B切割晶片110的另一個工藝流程。
圖6a示出晶片110的起始點，所述晶片110與圖5a中所示的晶 片110沿垂直切口線區(qū)域132a的路線不同，層堆疊220包括從第一表 面212到最后的金屬層級M6的導電材料。因此，切口線區(qū)域132a包 括例如由沿金屬級M1、 M2、 M3、 ...、 M6的多個金屬層形成的層堆疊，
所述金屬級M1、 M2、 M3、…、M6可以依次通過通路接觸VI、 V2、 V3.....
V5被連接。在最后的金屬級M6上，有兩個隔離層225和226，所述隔 離層225和226也保護晶片110。在另一側，接觸插塞CP連接第一金 屬級M1與襯底210。
金屬層的第六級M6的合適材料是鋁，第一金屬層Ml和襯底210 之間的通路接觸V5和接觸插塞CP例如可以包括鵠，并且金屬級M1到 M5以及通路接觸VI到V4的材料例如可以包4舌鋁或銅。
正如圖5a和5b，在第一步驟中沉積KE抗蝕劑層310，以這樣的 方式圖案化所述KE抗蝕劑層310:沿分開具有第一密封圏160a的第一 芯片120a與具有第二密封圏160b的第二芯片120b的垂直切口線區(qū)域 132a存在開口 320。開口 320還暴露隔離層226，并且任選地，在切割 晶片IIO的該步驟期間顯影KE抗蝕劑層310。在圖6b中，為了除去包括例如氧化硅和氮化物的隔離層226和另 外的隔離層225，執(zhí)行選擇性刻蝕步驟。金屬層的第六級M6沿開口 320 被暴露。
在頂部氮氧化物(oxinitrite)層的KE刻蝕之后，圖6c示出這 樣的刻蝕步驟，其中從開口 320到襯底210的第一表面212除去沿層 堆疊220的導電材料。因此，沿著垂直切口線區(qū)域132a，具有第一密 封圏160a的第一芯片120a的層堆疊220與具有第二密封圈160b的第 二芯片120b的層堆疊220分離開。沿垂直切口線區(qū)域132a除去導電 材料的該步驟可以例如包括刻蝕步驟，所述刻蝕步驟選擇性地刻蝕金 屬層M6到Ml、通路接觸VI到V5以及接觸插塞CP并且停止在例如襯 底210上。在該刻蝕步驟期間，襯底210也可以在一定程度上被刻蝕 (在該圖中未示出)使得在該步驟期間襯底210的一部分也被除去。
除去導電材料的步驟例如可以包括KE切口刻蝕、濕法腐蝕，所述 濕法腐蝕是基于例如叫做Piranha (食人魚)的化學溶液，所述化學溶 液選擇性地除去有機光致抗蝕劑以及金屬物質。自然，其它化學溶液 也是可應用的。在除去沿垂直切口線區(qū)域132a的開口 320內(nèi)部的導電 材料時，也可以除去KE抗蝕劑層310(或它們的部分310a、 310b等)。 通過適當選擇化學溶液，這是可以實現(xiàn)的。
圖6d示出一個步驟，其中村底210的一部分326被除去例如到深 度D,所述深度D小于村底210的厚度L。圖6d也示出，在除去層堆 疊220內(nèi)部的金屬層的刻蝕步驟期間，也除去襯底210的少量厚度AD。 正如圖5d中描述的工藝步驟，該步驟可以包括僅沿垂直切口線區(qū)域 132a除去襯底材料的各向異性刻蝕，并且可以包括等離子體刻蝕步驟。
圖6e示出隨后的從第二表面214開始的晶片210的下一個減薄工 藝的結果，使得襯底包括厚度DS， 一般而言所述厚度DS小于在先前步 驟中除去的襯底210的部分326的深度D。結果，具有第一密封圈160a 的第一芯片120a與具有第二密封團160b的第二芯片120b分離開。以 相同的方式，其它芯片120也被分開使得晶片120單切成多個芯片。 正如在選項A中，襯底210的該減薄工藝可以例如包括背面研磨工藝。
總之，圖5a到5e示出選項A的工藝步驟的示意圖并且圖6a到6e 示出選項B的工藝流程圖，其中采用光刻掩模KE310。 KE掩模310被 設計成例如容納僅大約2 nm的縫隙，所述縫隙圍繞在管芯的(四)側
17而沒有中斷。
圖7示出包括第一KE掩模層310a的第一芯片120a、包括第二 KE 掩模層310b的第二芯片120b、以及包括第三KE掩模層310c的第三芯 片120c。第一和第二芯片120a和120b被密封圏160密封并且被寬度 為KW2的切口線區(qū)域132、 142 (在所述圖中切口線區(qū)域可以是水平或 垂直的)分開。由于如圖5a到5e或圖6a到6e所描述的工藝步驟， 笫一芯片120a的第一層堆疊220a、第二芯片120b的第二層堆疊220b 以及第三芯片120c的第三層堆疊220c被所述刻蝕工藝分開，并且另 外襯底210沿切口線區(qū)域132、 142被切到深度D。在如圖7中所示的 實施例中，襯底210的減薄被執(zhí)行一段長的時間直到芯片120a-120c 單切下來。因此，如果村底210包括原始厚度L，則進行減薄直到減 薄的襯底210，包括至多為D的厚度，所述厚度D是在如前所述的刻蝕 工藝期間襯底210的部分326的去除深度。
襯底210的原始厚度L可以例如包括大約700 nm的值，并且深度 d可以例如處在大約IO和大約100 nm之間的區(qū)域中、或在大約20到 大約50 nm之間的區(qū)域中。因此，在該實施例中，晶片210的研磨工 藝或減薄工藝為很薄的芯片120分開每一個芯片120，其中減薄的襯底 210，僅包括近似等于深度D的厚度。
圖8示出包括分開每個芯片120的切割(例如背面激光切割)的 另一個實施例。如果襯底210包括超過深度D的厚度，則這是特別有 利的。例如，如果減薄的襯底210，將具有大約180 nm或大約100 jim 以上的厚度Ll，使得工藝上難以除去村底210的部分326達到該高值 Ll的深度D。因此，選擇不同的方法。在第一步驟中，襯底210從原 始值L被減薄到目標值Ll，產(chǎn)生具有第二表面214，的減薄的襯底210，。 在該步驟中芯片120仍然沒有被分開，因此需要第二步驟，在第二步 驟中從所述第二表面214，沿切口線區(qū)域132、 l42對減薄的襯底210， 執(zhí)行切割。
例如，利用該過程，背面激光束切割可以分開芯片120，并且該激 光束切割可以沿切口線區(qū)域132、 142進行并且包括寬度W。如所述， 從減薄的襯底210，的第二表面214，執(zhí)行激光束切割直到所述激光束沿 切口線區(qū)域132、 142穿透減薄的襯底210，以獲得到被去除部分326的 開口連接。因此，執(zhí)行所述切割至少到這樣的深度所述深度是厚度L1和深度D之間的差。
激光束或激光鋸可以例如包括在大約5 nm到大約50 nm的范圍內(nèi) 或在大約10jim到大約20,之間的寬度W，并且在該實施例中原始晶 片厚度L可以是大約700 nm。如果減薄的襯底210，包括特定的最小厚 度L1，所述L1大于深度D，并且所述Ll在工藝上又難以通過前述的 (刻蝕)方法獲得，則該實施例是特別有利的。
權利要求
1. 一種晶片，包括多個芯片，所述芯片通過切口線區(qū)域彼此隔開；以及用來測試和監(jiān)控所述多個芯片的處理的控制結構，所述控制結構設置在晶片的分開區(qū)上，其中所述分開區(qū)不同于所述切口線區(qū)域。
2，如權利要求l所述的晶片，其中所述控制結構包括過程控制監(jiān)控結構、光刻對準結構、晶片級可靠性測試電路、膜厚和/或臨界尺寸測量結構中的至少一個。
3. 如權利要求l所述的晶片，其中所述控制結構占用鄰接區(qū)域的 至少一部分，所述鄰接區(qū)域包括比每個芯片的占用空間大的占用空間， 所述芯片被設置在所述鄰接區(qū)域外面的晶片上。
4. 如權利要求l所述的晶片，其中所述切口線區(qū)域包括至少一個 水平以及至少一個垂直切口線區(qū)域。
5. 如權利要求l所述的晶片，其中所述晶片包括半導體襯底和導 電互連層，其中除了通路連接之外所述導電互連層通過絕緣材料與半 導體襯底分開。
6. 如權利要求5所述的晶片，其中所述絕緣材料包括氧化物并且 所述導電互連層包括金屬層。
7. 如權利要求5所述的晶片，其中所述半導體襯底包括面對所述 導電互連層的平坦表面，所述平坦表面包括這樣的平面度所述平面 度跨越所述切口線區(qū)域和所述多個芯片的鄰近所述切口線區(qū)域的部分 是恒定的。
8. 如權利要求5所述的晶片，其中所述通路連接連接所述導電互 連層與集成到半導體襯底中的至少一個電裝置。
9. 如權利要求l所述的晶片，其中至少一個切口線區(qū)域包括小于 5 jim的寬度。
10. —種晶片，包括 襯底；設置在襯底上的層堆疊；以及橫向分布在晶片內(nèi)的多個電路，所述電路通過一個或多個切口線 區(qū)域彼此分開，其中所述層堆疊包括在所述切口線區(qū)域內(nèi)的導電材料。
11. 如權利要求io所述的晶片，其中所述導電材料包括金屬材料。
12. 如權利要求10所述的晶片，其中所述層堆疊包括通過通路接 觸連接的多個金屬層。
13. 如權利要求12所述的晶片，其中所述金屬層包括鋁、鎢和/ 或銅。
14. 如權利要求10所述的晶片，進一步包括接觸焊盤，所述接觸 焊盤被配置得允許所述多個芯片的外部接觸并且通過通路連接電連接 到導電互連層或電連接到集成到半導體襯底中的電裝置。
15. 如權利要求14所述的晶片，包括暴露的鈍化層，所述鈍化層 除了晶片的接觸焊盤之外完全覆蓋所述多個芯片。
16. —種晶片，包括； 襯底；設置在襯底上的層堆疊，所述層堆疊包括通過通路連接被耦合的 多個導電互連層；接觸焊盤，所述接觸焊盤被配置得允許多個芯片的外部接觸并且 通過通路連接電連接到導電互連層或電連接到集成到半導體襯底中的電裝置；橫向分布在晶片內(nèi)的多個電路，所述電路通過一個或多個切口線 區(qū)域彼此分開；以及刻蝕掩模層，所述刻蝕掩模層掩蔽包括接觸焊盤的層堆疊并且暴 露所述切口線區(qū)域。
17. —種切割半導體晶片的方法，所述方法包括 濕法腐蝕晶片的切口線；以及 干法刻蝕晶片的切口線。
18. 如權利要求17所述的方法，其中在濕法腐蝕之后執(zhí)行干法刻蝕。
19. 如權利要求17所述的方法，其中所述半導體晶片包括具有主 表面的襯底、設置在所述主表面上的層堆疊和橫向分布在晶片內(nèi)的多 個電路，所述電路通過一個或多個切口線區(qū)域彼此分開，所述層堆疊 包括在所述切口線區(qū)域內(nèi)的導電材料，其中所述濕法腐蝕腐蝕在所述切口線區(qū)域內(nèi)的導電材料的至少一 部分，以及其中干法刻蝕刻蝕在所述切口線區(qū)域內(nèi)的襯底的至少一部分。
20. 如權利要求19所述的方法，進一步包括從與所述主表面相對 并且與所述切口線區(qū)域橫向對準的側鋸襯底的步驟。
21. 如權利要求19所述的方法，其中執(zhí)行濕法腐蝕步驟使得襯底 充當腐蝕停。
22. 如權利要求17所述的方法，其中所述濕法腐蝕使用過氧化氫、 硫酸和/或水。
23. 如權利要求17所述的方法，其中所述干法刻蝕是氧化物等離 子體刻蝕。
24. 如權利要求17所述的方法，其中所述晶片包括鈍化層，所述 方法進 一 步包括通過使用抗蝕劑層刻蝕所述鈍化層的步驟，以及其中執(zhí)行濕法腐蝕步驟使得所述抗蝕劑層被除去。
25. —種用來生產(chǎn)芯片的方法，所述方法包括 在包括導電互連層的晶片上制造多個芯片、用來表面安裝或線結合所述芯片的外部接觸；以及 切割晶片上的所述芯片，其中在處理步驟之后執(zhí)行切割步驟并且所述切割步驟包括刻蝕。
全文摘要
本發(fā)明涉及晶片和切割晶片的方法。一種包括多個芯片的晶片，所述芯片中的每一個通過包括減小了寬度的切口線區(qū)域彼此隔開。
文檔編號H01L27/118GK101459180SQ20081017543
公開日2009年6月17日 申請日期2008年11月12日 優(yōu)先權日2007年11月12日
發(fā)明者A·瓦特, F·斯特芬, G·米科利, J·巴斯卡蘭 申請人:英飛凌科技股份公司