專利名稱：一種降低柵極電阻的方法
技術領域：
本發(fā)明涉及一種半導體制造的技術領域，特別是在一種在制造過程中改變 程序以降低柵極電阻的方法。
背景技術：
在0.3(Hmi及其以上的制程中，柵極材料大多選用多晶硅化金屬結(jié)構，例如 硅化鎢(WSi)。在柵極結(jié)構蝕刻完成后，先經(jīng)過一步薄氧熱制程，現(xiàn)有技術中， 這步熱制程溫度為800攝氏度，時間大約控制在30分鐘，然后在沉積四乙氧基 硅垸TEOS,并進行側(cè)間隙壁(Spacer)蝕刻。采用此方法形成的柵極結(jié)構，其 柵極電阻值偏高，例如如圖l所示，1500A的150.9nm的WSi的片電阻將會控 制在14.5左右。目前發(fā)現(xiàn)，如果單獨更換薄氧化物熱制程的順序或者改變 Spacer蝕刻方式，對于降低柵極電阻都是沒有作用的。
發(fā)明內(nèi)容
鑒于上述，本發(fā)明希望能夠提出一種方法，在對制造過程進行改動后降低 柵極的電阻值，而不會增加成本。
因而，本發(fā)明提出了一種降低柵極電阻的方法，包括
步驟l，蝕刻形成具有柵極結(jié)構的多晶硅化金屬結(jié)構；
步驟2，進行側(cè)間隙壁材料的沉積；
步驟3，對步驟2形成的結(jié)構進行蝕刻，形成柵極結(jié)構兩側(cè)的側(cè)間隙壁； 步驟4，進行熱氧化制程，。
其中，上述多晶硅化金屬結(jié)構包括依次排列的基底、柵氧化層、多晶硅層 和WSi，其中多晶硅層和WSi形成柵極結(jié)構。
3其中，步驟2中在柵氧化層和柵極結(jié)構上方整體沉積構成側(cè)間隙壁的材料。
其中，上述歩驟3中，通過蝕刻去除柵氧化層上方和柵極結(jié)構上方構成側(cè) 間隙壁的材料，形成的側(cè)間隙壁僅位于柵極結(jié)構的側(cè)壁。
其中，上述步驟3中的蝕刻的蝕刻功率小于700瓦。
其中，上述步驟4的熱氧化制程時間小于30分鐘。
其中，該方法適用于0.30pm以及0.30pm以上的制程。
其中，上述步驟4中的熱氧化制程中生長氧化層，厚度小于60A。
本發(fā)明的有益效果在于，通過將制造的步驟順序，熱制程條件的變更以及側(cè) 間隙壁的條件變更，降低了柵極電阻，方法便于執(zhí)行，成本較低。
下面結(jié)合附圖，對本發(fā)明的具體實施方式
作進一步的詳細說明。對于所屬 技術領域的技術人員而言，從對本發(fā)明的詳細說明中，本發(fā)明的上述和其他目 的、特征和優(yōu)點將顯而易見。
圖1表示現(xiàn)有技術的方法所得到的柵極結(jié)構的示意圖。
圖2表示利用本發(fā)明的方法所得到的柵極結(jié)構的示意圖。
圖3-6表示根據(jù)本發(fā)明一較佳實施例的一種降低柵極電阻的方法形成的柵 極結(jié)構。
其中，圖3為具有柵極結(jié)構的多晶硅化金屬結(jié)構的示意圖；圖4為沉積了 側(cè)間隙壁的材料的結(jié)構的示意圖；圖5為蝕刻形成側(cè)間隙壁后的示意圖；圖6 為形成薄氧化層后的結(jié)構。
具體實施例方式
下面結(jié)合附圖和具體實施例對本發(fā)明所述的降低柵極電阻的方法作進一步 的詳細說明。
利用本發(fā)明的方法所得到的柵極結(jié)構具體如圖2所示，其于圖1的主要差 異為Wsi材質(zhì)經(jīng)過不同的制程導致材質(zhì)結(jié)構不同。本發(fā)明 一較佳實施例的降低柵極電阻的方法包括以下步驟
首先，對多晶硅化金屬結(jié)構的柵極結(jié)構進行對準并蝕刻，形成的結(jié)構如圖3 所示，其中包括基底14、柵氧化層13、多晶硅層12和硅化鎢WSi11，其中多 晶硅層12和WSill共同形成柵極結(jié)構?；?、柵氧化層的材料可以是任意合適 的材料，例如柵氧化層13的材料可以是二氧化硅。硅化鎢WSill和多晶硅層 12也可以用其他合適的用以制造柵極結(jié)構的材料代替，不限于上述。該多晶硅 化金屬結(jié)構還可以包括其他部分，例如嵌入基底中的離子、溝槽等，為簡單起 見，在此不一一詳細描述。
而后，進行側(cè)間隙壁材質(zhì)沉積，形成圖4所示的結(jié)構，該氧化物可以通過 公知的方法沉積，其材料可以為氧化物，可以與柵氧化層13的材料相同，例如 都采用二氧化硅，也可以不相同，例如側(cè)間隙壁材質(zhì)還可以是氮化物，沉積時 該側(cè)間隙壁材質(zhì)將在柵極結(jié)構和柵氧化層13上方暴露處整體沉積，從而完全覆 蓋圖3所示的結(jié)構，其厚度是根據(jù)需要預先確定的，其形狀是根據(jù)被覆蓋的結(jié) 構的形狀決定，不限于圖4所示的形狀；
再對形成的圖4所示的結(jié)構進行低功率蝕刻，例如蝕刻功率小于700瓦， 其可以為小于700瓦的任意合適的功率，例如650瓦、620瓦、550瓦等，通過 蝕刻去除基底上方柵極上方構成側(cè)間隙壁的材料，形成的側(cè)間隙壁15僅位于柵 極結(jié)構的側(cè)壁處，如圖5所示，側(cè)間隙壁15僅存在于柵極結(jié)構的兩側(cè)，為了避 免較強功率帶來的WSi損失，該蝕刻過程要采用低功率蝕刻；
最后進行熱氧化制程，在柵極結(jié)構上方生長一層薄氧化層16，形成如圖6 所示的結(jié)構，上述薄氧化層16的厚度很薄，其厚度例如是小于60埃(A)，不 會影響多晶硅化金屬結(jié)構厚度。該步驟的作用是改變WSi中鎢與硅的比例，由 于薄氧化層16的材料為氧化物，特別是氧化硅，則利用該方法制造形成的該結(jié) 構，在確保WSi材質(zhì)穩(wěn)定的狀況下，由原來的"多硅"轉(zhuǎn)化為"多鴇"結(jié)構， 達到降低柵極電阻的作用?，F(xiàn)有技術中，該步驟的溫度選為800攝氏度，時間 為30分鐘，而本發(fā)明的實施例中，溫度為800攝氏度，時間為15分鐘，也就 是現(xiàn)有技術的一半時間，從而節(jié)約該步驟地時間，節(jié)省整個制程的總體時間， 降低柵極電阻。本發(fā)明適用于030nrn以及0.3(Him以上的制程。
這種新的方法通過對柵極結(jié)構的回火時機，回火條件的調(diào)整以及搭配低功 率的側(cè)間隙壁的蝕刻形式會形成如圖2所示，139.7nm的WSi與171.6nm的多 晶體共同形成的柵極結(jié)構，將原本W(wǎng)Si的片電阻由原本的14.5 Ohm/sq降低到 9.50hm/sq，降低約34.3%。這樣就可以達到進一步降低柵極阻值的目的。
以上所述僅為本發(fā)明的較佳實施例，并非用來限定本發(fā)明的實施范圍；如 果不脫離本發(fā)明的精神和范圍，對本發(fā)明進行修改或者等同替換的，均應涵蓋 在本發(fā)明的權利要求的保護范圍當中。
權利要求
1、一種降低柵極電阻的方法，其特征在于包括，步驟1，蝕刻形成具有柵極結(jié)構的多晶硅化金屬結(jié)構；步驟2，進行側(cè)間隙壁材料的沉積；步驟3，對步驟2形成的結(jié)構進行蝕刻，形成柵極結(jié)構兩側(cè)的側(cè)間隙壁；步驟4，進行熱氧化制程。
2、 根據(jù)權利要求1所述的降低柵極電阻的方法，其特征在于上述多晶硅化 金屬結(jié)構包括依次排列的基底、柵氧化層、多晶硅層和硅化鉤，其中多晶硅層 和硅化鎢形成柵極結(jié)構。
3、 根據(jù)權利要求2所述的降低柵極電阻的方法，其特征在于步驟2中在柵氧化層和柵極結(jié)構上方整體沉積構成側(cè)間隙壁的材料。
4、 根據(jù)權利要求2所述的降低柵極電阻的方法，其特征在于上述步驟3中， 通過蝕刻去除柵氧化層上方和柵極結(jié)構上方構成側(cè)間隙壁的材料，形成的側(cè)間 隙壁僅位于柵極結(jié)構的側(cè)壁。
5、 根據(jù)權利要求4所述的降低柵極電阻的方法，其特征在于上述步驟3中 的蝕刻的蝕刻功率小于700瓦。
6、 根據(jù)權利要求1所述的降低柵極電阻的方法，其特征在于上述步驟4的 熱氧化制程時間小于30分鐘。
7、 根據(jù)權利要求1所述的降低柵極電阻的方法，其特征在于該方法適用于 0.30nm以及0.30pm以上的制程。
8、 根據(jù)權利要求1所述的降低柵極電阻的方法，其特征在于上述步驟4中 的熱氧化制程中生長氧化層，厚度小于60A。
全文摘要
本發(fā)明提出了一種降低柵極電阻的方法，包括步驟1，蝕刻形成具有柵極結(jié)構的多晶硅化金屬結(jié)構；步驟2，進行側(cè)間隙壁材料的沉積；步驟3，對步驟2形成的結(jié)構進行蝕刻，形成柵極結(jié)構兩側(cè)的側(cè)間隙壁；步驟4，進行熱氧化制程。本發(fā)明的有益效果在于，通過將制造的步驟順序進行改變，便降低了柵極電阻，方法便于執(zhí)行，成本較低。
文檔編號H01L21/02GK101656204SQ200810145798
公開日2010年2月24日 申請日期2008年8月22日 優(yōu)先權日2008年8月22日
發(fā)明者石新歡, 顧立群 申請人:和艦科技(蘇州)有限公司