專利名稱：半導(dǎo)體集成電路器件及其布圖方法
技術(shù)領(lǐng)域：
本發(fā)明涉及其中通道布線被設(shè)置在存儲(chǔ)器宏(macro)之上的半導(dǎo) 體集成電路器件及其布圖方法。
背景技術(shù)：
已經(jīng)研發(fā)了包括存儲(chǔ)器宏的半導(dǎo)體集成電路器件。存儲(chǔ)器宏被設(shè) 置在芯片上。作為這種存儲(chǔ)器宏，DRAM (動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器)宏 和SRAM (靜態(tài)隨機(jī)存取存儲(chǔ)器)宏是范例。為方便設(shè)計(jì)，在存儲(chǔ)器 宏的上層中，設(shè)置通道布線以便傳輸不是為存儲(chǔ)器宏提供的信號(hào)。然 而，取決于通道布線的布置，可能存在由噪聲引起的存儲(chǔ)器宏故障。 因此，注意力應(yīng)當(dāng)放在通道布線的布置上。存儲(chǔ)器宏通常包括存儲(chǔ)單元陣列、地址控制電路、列周邊電路、 m個(gè)字線和n個(gè)位線對(duì)。日本專利申請(qǐng)公開(kāi)(JP-P2001-156177A)公開(kāi) 了 "一種集成電路中的布置庫(kù)和布線以及布線方法"。在本常規(guī)示例 中，將存儲(chǔ)單元陣列設(shè)置成布線禁止區(qū)域，并禁止將平行于位線對(duì)延 伸的通道布線布置在存儲(chǔ)單元陣列之上。并且，限制以正交于位線對(duì) 的方向延伸的通道布線的數(shù)量。其余的通道布線被布置在存儲(chǔ)器宏之 外的區(qū)域之上或列周邊電路之上。由于位線是不對(duì)稱的，因此以正交于位線對(duì)的方向在SRAM宏1 之上提供通道布線是允許的。然而，以正交方向的垂直方向提供在列 周邊電路之上的通道布線會(huì)使位線失去對(duì)稱。圖1示出了列周邊電路的讀出放大器電路的布圖作為示例。如圖1 所示，在列周邊電路6中，為了方便設(shè)計(jì)而存在不對(duì)稱地設(shè)置位線DTj、晶體管Trl、位線DBj和晶體管Tr2的情況。在這種情況中，晶體管 Trl和Tr2在位線DTj和DBj的方向上被依次設(shè)置，且通道布線120-M 被設(shè)置在晶體管Trl之上。此時(shí)，假設(shè)噪聲產(chǎn)生于通道布線120-M中。 由于位線DTj和通道布線120-M之間的寄生電容而在位線DTj上產(chǎn)生 噪聲。結(jié)果，位線DTj和DBj的對(duì)稱消失。也就是說(shuō)，由于列周邊電 路的讀出放大器在檢測(cè)位線DTj和DBj之間的小電位差時(shí)受產(chǎn)生在位 線DTj上的噪聲的影響，因此整個(gè)SRAM宏l會(huì)發(fā)生故障。發(fā)明內(nèi)容本發(fā)明的目的在于提供一種半導(dǎo)體集成電路器件和布圖方法，其 中減小了由噪聲引起的故障。在本發(fā)明的一方面中， 一種半導(dǎo)體集成電路器件具有多層布線結(jié) 構(gòu)，該多層布線結(jié)構(gòu)包括第一組布線層和在所述第一組上設(shè)置的第二 組布線層。該半導(dǎo)體集成電路器件包括存儲(chǔ)器宏，該存儲(chǔ)器宏包括布 置成矩陣的存儲(chǔ)器單元陣列、連接存儲(chǔ)器單元并在列方向上延伸的位 線對(duì)的多個(gè)對(duì)，和具有連接位線對(duì)的讀出放大器電路的列周邊電路。 該存儲(chǔ)器宏包括第一組布線層。該存儲(chǔ)器宏進(jìn)一步包括布置成沿不平 行于列方向的行方向延伸的一個(gè)或多個(gè)通道布線。該一個(gè)或多個(gè)通道 布線被設(shè)置在最靠近第一組的第二組的各層中最下面的一個(gè)中。布置 該第二組的層的最下面的層以避免任意的布線分段在列周邊電路上沿 著行方向延伸。在本發(fā)明的另一方面中， 一種布圖方法在于在半導(dǎo)體集成電路器 件中提供通道布線，半導(dǎo)體集成電路器件包括存儲(chǔ)器宏，該存儲(chǔ)器宏 包括具有布置成矩陣的存儲(chǔ)器單元的存儲(chǔ)器單元陣列、連接存儲(chǔ)器單元并在列方向上延伸的位線(digit line)對(duì)和連接位線對(duì)并包括讀出放 大器電路的列周邊電路。布圖方法包括禁止將M(M是大于1的整數(shù)) 個(gè)通道布線布置在列周邊電路之上以在正交于位線對(duì)的行方向上延 伸；并將M個(gè)通道布線布置在存儲(chǔ)單元陣列之上。在本發(fā)明的又一方面中，顯示裝置包括顯示面板和配置以驅(qū)動(dòng)顯 示面板的半導(dǎo)體集成電路器件。半導(dǎo)體集成電路器件具有多層布線結(jié) 構(gòu)，該多層布線結(jié)構(gòu)包括第一組布線層和在所述第一組上設(shè)置的第二 組布線層。該半導(dǎo)體集成電路器件包括存儲(chǔ)器宏，該存儲(chǔ)器宏包括布 置成矩陣的存儲(chǔ)器單元陣列、連接存儲(chǔ)器單元并在列方向上延伸的位 線對(duì)的多個(gè)對(duì)，和具有連接位線對(duì)的讀出放大器電路的列周邊電路。 該存儲(chǔ)器宏包括第一組布線層。該存儲(chǔ)器宏進(jìn)一步包括布置以在不平 行于列方向的行方向延伸的一個(gè)或多個(gè)通道布線。該一個(gè)或多個(gè)通道 布線被設(shè)置在最靠近第一組的第二組的各層中最下面的一個(gè)中。布置 該第二組的層的最下面的層以避免任意的布線分段在列周邊電路上沿 著行方向延伸。根據(jù)本發(fā)明的半導(dǎo)體集成電路器件，與從前相比可以減小由噪聲 引起的故障。特別是，在自動(dòng)布線中，通過(guò)完全禁止將通道布線設(shè)置 在列周邊電路上而提高了質(zhì)量。


本發(fā)明的上述和其他目的、優(yōu)點(diǎn)和特征將通過(guò)以下結(jié)合附圖的一 些實(shí)施例的描述而更加明顯，其中圖1示出了作為示例的SRAM宏中的列周邊電路的讀出放大器電 路的布圖；圖2示出了整個(gè)SRAM宏的結(jié)構(gòu)；圖3示出了 SRAM宏的存儲(chǔ)單元陣列中的存儲(chǔ)單元的結(jié)構(gòu)；圖4示出了 SRAM宏中的列周邊電路的讀出放大器電路的結(jié)構(gòu)；圖5示出了半導(dǎo)體集成電路器件的結(jié)構(gòu)；圖6示出了根據(jù)本發(fā)明第一實(shí)施例的半導(dǎo)體集成電路器件的結(jié)構(gòu)； 圖7示出了根據(jù)本發(fā)明第一實(shí)施例的半導(dǎo)體集成電路器件的布圖 方法的流程圖；圖S是圖7中通道布線的再布置工藝(步驟S3)的流程圖；圖9A是示出圖8中布圖修改工藝(步驟S12)的圖； 圖9B是示出圖8中布圖修改工藝(步驟S12)的圖； 圖IO是示出圖8中通道布線的校正工藝(步驟S14)的圖； 圖11示出了根據(jù)本發(fā)明第二實(shí)施例的半導(dǎo)體集成電路的結(jié)構(gòu)； 圖12示出了根據(jù)本發(fā)明第三實(shí)施例的半導(dǎo)體集成電路的結(jié)構(gòu)。
具體實(shí)施方式
在此將參考附圖詳細(xì)描述根據(jù)本發(fā)明的半導(dǎo)體集成電路器件。首先，將描述存儲(chǔ)器宏、SRAM宏，雖然它們是公知的。圖2示 出了 SRAM宏1的結(jié)構(gòu)。SRAM宏1包括存儲(chǔ)單元陣列2、地址控制 電路4、列周邊電路6、 m個(gè)字線WLl至WLm和n個(gè)互補(bǔ)的位線對(duì)。 這里，m和n是2以上的整數(shù)。n個(gè)互補(bǔ)的位線對(duì)包括作為位線的n個(gè) 位線DT1至DTn和作為位線條(digit line bar)的n個(gè)位線DB1至DBn。 在存儲(chǔ)單元陣列2中，存儲(chǔ)單元3被設(shè)置在m行和n列的矩陣中。存 儲(chǔ)單元陣列2中的多個(gè)行分別連接到m個(gè)字線WL1至WLm。存儲(chǔ)到 單元陣列2中的多個(gè)列連接到n個(gè)互補(bǔ)的位線對(duì)DT1和DB1、…DTn 禾Q DBn。圖3示出了存儲(chǔ)單元3作為實(shí)例。存儲(chǔ)單元3包括反相器111和 121、和N-溝道MOS (NMOS)晶體管N11和N21。反相器I11和I12 以交叉狀態(tài)連接以配置觸發(fā)器。反相器111和112是P-溝道MOS (PMOS)晶體管和NMOS晶體管。晶體管Nil在其柵極處連接到字 線WLi (i-l、 2至m),在其漏極處連接到位線DTj (j=l、 2至n)， 在其源極處連接到反相器Ill的輸入和反相器I12的輸出。晶體管Nll 在其柵極處連接到字線WLi，在其漏極處連接到位線DBj，且在其源 極處連接到反相器111的輸出和反相器112的輸入。地址控制電路4與時(shí)鐘信號(hào)(在這種情況下，是內(nèi)部時(shí)鐘信號(hào)) 同步地工作。地址控制電路4包括解碼電路5并根據(jù)解碼電路5的解碼結(jié)果驅(qū)動(dòng)m個(gè)字線WL1至WLm中的一個(gè)。列周邊電路6與內(nèi)部時(shí)鐘信號(hào)同步地工作。列周邊電路6包括輸 入/輸出電路7和讀出放大器電路8。輸入/輸出電路7連接到讀出放大 器電路8。讀出放大器電路8包括n個(gè)讀出放大器8-l至8-n。讀出放 大器8-1至8-n分別連接到n個(gè)互補(bǔ)的位線對(duì)DT1和DB1、……、DTn 和DBn以及n個(gè)列選擇線(未示出)上。圖4示出了讀出放大器8的結(jié)構(gòu)作為示例。讀出放大器電路8的 讀出放大器8-j包括晶體管Trl、 Tr2和Tr3、柵電極ll和位線電源線 12。晶體管Trl連接在位線DTj和位線電源線12之間。晶體管Tr2連 接在位線DBj和位線電源線12之間。晶體管Tr3連接在位線DTj和位 線DBj之間。晶體管Trl、 Tr2和Tr3的柵極連接到柵電極11。位線電 壓Vd (例如，功率源電壓VDD)被提供給位線電源線12。在諸如寫(xiě)操作、讀操作和刷新操作的存儲(chǔ)器存取操作中，預(yù)充電 信號(hào)Sp被提供到柵電極ll上。也就是說(shuō)，預(yù)充電信號(hào)Sp的信號(hào)電平 表示動(dòng)作狀態(tài)。此時(shí)，晶體管Trl、 Tr2和Tr3導(dǎo)通，位線電壓Vd被 提供到位線DT1至DTn和DB1和DBn，且晶體管Tr3使位線DT1至 DTn的電壓和位線DB1至DBn的電壓相等。在存儲(chǔ)器讀操作中，地址(行地址)被提供到地址控制電路4上。 地址控制電路4通過(guò)解碼電路5解碼行地址，并選擇和驅(qū)動(dòng)對(duì)應(yīng)于行 地址的字線WL1至WLm中的一個(gè)作為字線WLi (i=l、 2至m)。此 時(shí)，連接到所選的字線WLi的存儲(chǔ)單元4的晶體管Nil和N21導(dǎo)通。 并且，在存儲(chǔ)器讀操作中，根據(jù)列地址驅(qū)動(dòng)n個(gè)列選擇線中的第j個(gè)列 選擇線(j=l、 2至n)。由此，選擇n個(gè)讀出放大器8-l至8-n中的讀 出放大器8-j和n個(gè)互補(bǔ)的位線對(duì)的位線對(duì)DTj和DBj。此時(shí)，對(duì)連接 到所選字線WLj和所選位線對(duì)DTj和DBj的所選存儲(chǔ)單元4進(jìn)行存儲(chǔ) 器讀操作。在存儲(chǔ)器寫(xiě)操作中，輸入/輸出電路7通過(guò)所選的讀出放大器8-j從外部電路(未示出)輸出數(shù)據(jù)到所選位線對(duì)DTj和DBj作為寫(xiě)入數(shù) 據(jù)。在這種情況下，將寫(xiě)入數(shù)據(jù)寫(xiě)入到所選的存儲(chǔ)單元4中。同時(shí)， 在存儲(chǔ)器讀操作中，從所選的存儲(chǔ)單元4讀出數(shù)據(jù)。輸入/輸出電路7 通過(guò)讀出放大器8-j輸入數(shù)據(jù)作為讀數(shù)據(jù)并將數(shù)據(jù)輸出到外部電路(未 示出)。圖5示出了半導(dǎo)體集成電路器件的結(jié)構(gòu)。該半導(dǎo)體集成電路器件 包括SRAM宏1、M個(gè)通道布線120-1至120-M和N個(gè)通道布線130-1 至130-N。這里，M和N是大于等于1的整數(shù)。如圖5所示，通道布 線120-1至120-M被以均勻間距布置在SRAM宏1上的上層中以便在 正交于互補(bǔ)位線對(duì)DTj和DBj的方向延伸。例如，通道布線120-1至 120-(M-l)被布置在地址控制電路4和存儲(chǔ)單元陣列2上，且通道布線 120-M被布置在地址控制電路4和列周邊電路6之上。通道布線130-1 至130-N被以均勻間距布置在SRAM宏1上的上層中以便在平行于互 補(bǔ)位線對(duì)DTj和DBj的方向延伸。例如，通道布線130-1被布置在地 址控制電路4，且通道布線130-2至130-N被布置在存儲(chǔ)單元陣列2之 上。這里，基于對(duì)存儲(chǔ)器宏上的通道布線的限制，禁止將通道布線130-2 至130-N以垂直方向布置在存儲(chǔ)單元陣列2之上，且允許將其以列方 向布置在SRAM宏1之上。在存儲(chǔ)單元陣列2中，位線DTj (j=l、 2至n)、存儲(chǔ)單元3的反 相器Ill、晶體管Nll、位線、反相器I21和晶體管N21被對(duì)稱布置。 此外，假設(shè)通道布線130-N和位線DBj之間的距離短于通道布線130-N 和位線DTj之間的距離，并且噪聲產(chǎn)生在通道布線130-N中。同時(shí)， 由于位線DBj和通道布線130-N之間的寄生電容而在位線DTj和DBj 上產(chǎn)生噪聲。在這種情況下，由于通道布線130-N距位線DBj的距離 短于其距位線DTj的距離，因此位線DBj強(qiáng)烈地受到噪聲的影響。結(jié) 果，位線對(duì)DTj和DBj的對(duì)稱會(huì)消失。也就是說(shuō)，由于列周邊電路6的讀出放大器8-j由于在檢測(cè)互補(bǔ)位線對(duì)DTj和DBj的最小電位差時(shí)產(chǎn) 生在位線DBj上的噪聲而受到影響，因此整個(gè)SRAM宏I會(huì)發(fā)生故障。 鑒于此，禁止將通道布線布置在存儲(chǔ)單元陣列2之上以在列方向上延 伸。
同時(shí)，假設(shè)在通道布線120-1上產(chǎn)生噪聲。此時(shí)，由于位線DTj 和DBj與通路布線130-N之間的寄生電路而在位線DTj和DBj上產(chǎn)生 噪聲。在這種情況下，由于每個(gè)位線DTj和DBj距通道布線120-1的 距離彼此相同，因此位線DTj和DBj受到噪聲的同等影響。結(jié)果，互 補(bǔ)位線對(duì)DTj和DBj的對(duì)稱不會(huì)消失。也就是說(shuō)，當(dāng)列周邊電路6的 讀出放大器8-j檢測(cè)互補(bǔ)位線對(duì)DTj和DBj中的最小電位差時(shí)，在互補(bǔ) 位線對(duì)DTj和DBj中產(chǎn)生的噪聲相互平衡。為此，允許將通道布線布 置在SRAM宏1之上以便沿行方向延伸。
第一實(shí)施例
圖6示出了根據(jù)本發(fā)明第一實(shí)施例的半導(dǎo)體集成電路器件的結(jié)構(gòu)。 在本實(shí)施例中，假設(shè)存儲(chǔ)器宏是SRAM宏1。然而，在本發(fā)明中存儲(chǔ) 器宏不限于SRAM宏。半導(dǎo)體集成電路器件具有多層布線結(jié)構(gòu)，該多 層布線結(jié)構(gòu)包括第一組布線層和在所述第一組上的第二組布線層。該 存儲(chǔ)器宏包括第一組布線層。該SRAM宏1包括其中以矩陣提供存儲(chǔ) 單元3的存儲(chǔ)單元陣列2、設(shè)置以沿存儲(chǔ)單元陣列2的行方向延伸的字 線WLi (i=l至m)、連接到字線WLi的地址控制電路4、在存儲(chǔ)單元 陣列2的列方向上延伸的互補(bǔ)位線對(duì)DTj和DBj (j-l至n)，和連接 到互補(bǔ)位線對(duì)DTj和DBj的列周邊電路6。
根據(jù)本發(fā)明第一實(shí)施例的半導(dǎo)體集成電路器件進(jìn)一步包括用于地 址控制電路4的M個(gè)(M是大于1的整數(shù))通道布線20-l至20-M和 通道布線30。如圖6所示，為了方便設(shè)計(jì)，通道布線20-1至20-M和 30被布置在最靠近SRAM宏1的第一組的第二組的各層的最下面的一 層中。通道布線20-l至20-M被以均勻間距布置在地址控制電路4和存儲(chǔ)單元陣列2之上以便在行方向上延伸。通道布線30被以均勻間距
布置在SRAM宏1的地址控制電路4之上以便在平行于位線對(duì)DTj和 DBj的列方向上延伸。
在本發(fā)明的第一實(shí)施例中，將在列方向上延伸的通道布線布置在 存儲(chǔ)單元陣列2之上和將在行方向上延伸的通道布線布置在列周邊電 路6之上都是禁止的。允許將通道布線布置在其他區(qū)域中。就是說(shuō)， 布置第二組各層中最下面的那層以避免任意的布線分段在列周邊電路 上沿著行方向延伸。
圖7是根據(jù)本發(fā)明第一實(shí)施例的半導(dǎo)體集成電路器件的布圖方法 的流程圖。
首先，作為第一實(shí)施例中的半導(dǎo)體集成電路器件的布圖，執(zhí)行電 路布置工藝用于將存儲(chǔ)器宏l布置在芯片上(步驟S1)。接著，執(zhí)行 布線工藝。布線工藝包括無(wú)源布線布置工藝(步驟S2)和無(wú)源布線再 布置工藝(S3)。步驟S2和S3的執(zhí)行順序是可以改變的。
在無(wú)源布線布置工藝(步驟S2)中，將通道布線30布置在地址 控制電路4之上以便在平行于互補(bǔ)位線對(duì)DTj和DBj的列方向上延伸。 在無(wú)源布線再布置工藝(S3)中，將通道布線20-1至20-M以均勻間 距再次布置在存儲(chǔ)單元陣列2之上，以便在正交于位線對(duì)DTj和DBj 的行方向上延伸。
圖8示出了無(wú)源布線再布置工藝(步驟S3)的流程圖。當(dāng)執(zhí)行無(wú) 源布線布置工藝(步驟S2)時(shí)，存在將通道布線設(shè)置在列周邊電路6 之上的可能性。在本發(fā)明中，考慮其可能性。
如圖9A所示，假設(shè)對(duì)應(yīng)于列方向上的存儲(chǔ)器宏1的互補(bǔ)位線對(duì) DTj和DBj的長(zhǎng)度為Y，且對(duì)應(yīng)于存儲(chǔ)單元陣列2和列周邊電路6的長(zhǎng)度Y的長(zhǎng)度分別為Ya和Yb。在這種情況下，列周邊電路6區(qū)域中 通道布線20-1至20-M的布置率是Yb/(Ya+Yb)。另一方面，當(dāng)M小于 (Ya+Yb)/Yb時(shí)(步驟Sll-否)，無(wú)源布線再布置工藝(步驟S2)結(jié)束。
同時(shí)，當(dāng)M等于或大于(Ya+Yb)/Yb時(shí)(步驟Sll-是)，M個(gè)通 道布線中的至少一個(gè)被布置在列周邊電路6之上。例如，假設(shè)Ya和 Yb的比例是4: 1，且M是5 (步驟Sll-是)。在這種情況下，執(zhí)行 布圖修改工藝(步驟SI2)。如圖9B所示，在布圖修改工藝(步驟S12) 中，所有的通道布線20-1至20-5被以均勻間距布置在存儲(chǔ)單元陣列2 之上以便禁止將通道布線(在這種情況下，是通道布線20-5)布置在 列周邊電路6之上。當(dāng)執(zhí)行布圖修改工藝(步驟S12)時(shí)，如果通道布 線20-1至20-5的布置不需要修改(步驟S13-否)則結(jié)束通道布線再布 置工藝(步驟S3)。
此時(shí)，存在為了方便設(shè)計(jì)而需要通道布線20-1至20-5的布置被修 改的情況(步驟S13-是)。在這種情況中，執(zhí)行通道布線校正工藝(步 驟S14)。
如圖IO所示，在通道布線校正工藝(步驟S14)中，通道布線20-l 至20-5在端子40處彎曲以便使所有通道布線20-1至20-5可以被以均 勻的間距布置在存儲(chǔ)單元陣列2之上。特別是，其中在延伸方向上存 在列周邊電路6的候選通道布線20-5需要被彎曲。當(dāng)通道布線20-1至 20-5在端子40處彎曲時(shí)，通道布線(候選通道布線)20-1至20-5由 初始通道布線部分20-1-1至20-5-1、中繼通道布線部分20-1-2至 20-5-2、變換的通道布線部分20-1-3至20-5-3、中繼通道布線部分20-1-4 至20-5-4和初始通道布線部分20-1-5至20-5-5形成。
初始通道布線20-1-1至20-4-1和20-1-5至20-4-5是其中使用初始 通道布線而不彎曲的部分。以上部分的延伸方向上存在存儲(chǔ)單元陣列 2。變換的通道布線部分20-1-3至20-4-3是通道布線20-1至20-4布置在地址控制電路4和存儲(chǔ)單元陣列2之上并在正交于互補(bǔ)位線對(duì)DTj 和DBj的行方向上延伸的部分。中繼通道布線部分20-1-2至20-4-2是 通道布線20-1至20-4的彎曲部分，其將初始通道布線部分20- 1-1至 20-4-1分別連接到變換的通道布線部分20-1-3至20-4-3。中繼通道布 線20-1-4至20-4-4是通道布線部分20-1至20-4的彎曲部分，其將變 換的通道布線部分20-1-3至20-4-3分別連接到初始通道布線部分 20-1-5至20-4-5。
初始通道布線部分20-5-1和20-5-5是其中通道布線20-5直線延伸 而不彎曲的部分，在其延伸方向上存在列周邊電路6。變換的通道布線 部分20-5-3是通道布線20-5的彎曲部分，其被布置在地址控制電路4 和存儲(chǔ)單元陣列2之上以便在行方向上延伸。中繼布線部分20-5-2是 通道布線20-5的彎曲部分，其將初始通道布線部分20-5-1連接到變換 的通道布線部分20-5-3。中繼通道布線部分20-5-4是通道布線20-5的 彎曲部分，其將變換的通道布線部分20-5-3連接到變換通道布線部分 20-5-5。
假設(shè)當(dāng)本發(fā)明的半導(dǎo)體集成電路器件工作時(shí)噪聲產(chǎn)生在通道布線 20-5上。此時(shí)，由于位線DTj和DBj與通道布線20-5之間的寄生電容， 因此在位線DTj和DBj中產(chǎn)生噪聲。在這種情況下，通道布線20-5的 變換的通道布線部分20-5-3被布置在存儲(chǔ)單元陣列2上，且由于距通 道布線20-5的距離彼此相同，因此位線DTj和DBj受到噪聲的同等影 響。結(jié)果，互補(bǔ)位線DTj和DBj的對(duì)稱不會(huì)失去。也就是說(shuō)，當(dāng)列周 邊電路6的讀出放大器8-j檢測(cè)互補(bǔ)位線對(duì)DTj和DBj的最小電位差時(shí)， 在互補(bǔ)位線對(duì)DTj和DBj上產(chǎn)生的噪聲相互平衡。
如上所述，根據(jù)本發(fā)明第一實(shí)施例的半導(dǎo)體集成電路器件，禁止 將通道布線設(shè)置在存儲(chǔ)單元陣列2之上以便在正交于互補(bǔ)位線對(duì)DTj 和DBj的行方向延伸并禁止將通道布線布置在列周邊電路6之上。因 此，與現(xiàn)有的示例相比，可以減少故障。特別是，在自動(dòng)布線工藝中，通過(guò)完全禁止將通道布線布置在列周邊電路6之上來(lái)提高質(zhì)量。
在圖10所示的示例中，除通道布線20-5之外，通道布線20-l至 20-4也具有完全或變換的部分。然而，通道布線20-1至20-4可以不具 有彎曲或變換的部分。
第二實(shí)施例
圖11示出了根據(jù)本發(fā)明第二實(shí)施例的半導(dǎo)體集成電路器件。本發(fā) 明第二實(shí)施例的半導(dǎo)體集成電路器件包括L (L是大于1的整數(shù))個(gè) SRAM宏1-1至l-L、通道布線20-1至20-M和通道布線30。 SRAM宏 1-1至l-L在正交于互補(bǔ)位線對(duì)DTj和DBj的行方向上以從第一個(gè)到第 L個(gè)的次序被布置在作為上述芯片的LCD驅(qū)動(dòng)器芯片60上。
根據(jù)行方向上每個(gè)SRAM宏1-1至l-L的一部分的長(zhǎng)度X和數(shù)量 L來(lái)確定行方向上LCD驅(qū)動(dòng)器芯片60的長(zhǎng)度Xc。具體地，還要考慮 用于驅(qū)動(dòng)各個(gè)SRAM宏1-1至l-L的控制電路和電源電路。當(dāng)行方向 上部分控制電路和電源電路的長(zhǎng)度為X'(未示出)時(shí)，長(zhǎng)度Xc大致 由(XXL)+X，來(lái)確定。
根據(jù)每個(gè)SRAM宏1-1至l-L中對(duì)應(yīng)于互補(bǔ)位線對(duì)DTj和DBj的 部分的長(zhǎng)度Y來(lái)確定平行于互補(bǔ)位線對(duì)DTj和DBj的列方向上LCD 驅(qū)動(dòng)器芯片的長(zhǎng)度Yc。具體地，長(zhǎng)度Y大于列方向上控制電路和電源 電路的長(zhǎng)度。為了不會(huì)不必要地增加LCD驅(qū)動(dòng)芯片60的尺寸，優(yōu)選 的是大致根據(jù)長(zhǎng)度Y來(lái)確定長(zhǎng)度Yc。
當(dāng)M個(gè)通道布線20-1至20-M中的至少一個(gè)通道布線被布置在 SRAM宏1之外時(shí)，就需要增加LCD驅(qū)動(dòng)芯片60的尺寸。并且，為 了避免這種情況，優(yōu)選的是所有M個(gè)通道布線20-1至20-M被以均勻 間距布置在每個(gè)SRAM宏1-1至l-L的存儲(chǔ)單元陣列2之上。如上所述，本發(fā)明第二實(shí)施例優(yōu)選地應(yīng)用于列方向短且行方向長(zhǎng)
的IC，并且其中不適合將M個(gè)通道布線20-1至20-M中的至少一個(gè)布 置在SRAM宏1之外。
第三實(shí)施例
圖12示出了根據(jù)本發(fā)明第三實(shí)施例的半導(dǎo)體集成電路器件的結(jié) 構(gòu)。本發(fā)明第三實(shí)施例的半導(dǎo)體集成電路器件包括與上述SRAM宏1 相同的多個(gè)SRAM宏1-1至1-11和與上述通道布線20-1至20-M相同 的通道布線20-1至20-9。
SRAM宏1-1至1-11被布置在與上述芯片相同的用于系統(tǒng)LSI的 芯片70上。這里，為了方便設(shè)計(jì)，布置在芯片70上的SRAM宏1-1 至1-11的定向是不同的。例如，SRAM宏1-1和1-3被以正交于SRAM 宏1-2、 1-5、 1-6、 1-8至1-11的狀態(tài)布置，該SRAM宏l-2、 1-5、 1-6、 1-8至1-11旋轉(zhuǎn)-90度。SRAM宏l-4被以從SRAM宏1-2、 1-5、 1-6、 1-8至1-11旋轉(zhuǎn)-90度的狀態(tài)布置。SRAM宏l-7被以從SRAM宏1-2、 1-5、 1-6、 1-8至1-11旋轉(zhuǎn)180度的狀態(tài)布置。
通道布線20-1至20-9被布置在SRAM宏1-1至1-11的存儲(chǔ)單元 陣列2上。例如，通道布線20-1和20-2被布置在SRAM宏1-2和1-5 的存儲(chǔ)單元陣列2上。通道布線20-3被布置在SRAM宏1-2和1-7的 存儲(chǔ)單元陣列2上，且通道布線20-3的一部分在SRAM宏1-6和1-7 之間的位置彎曲。通道布線20-4和20-5被布置在SRAM宏1-6和1-7 的存儲(chǔ)單元陣列2。通道布線20-6被布置在SRAM宏1-6、 1-7和1-10 的存儲(chǔ)單元陣列2上且通道布線20-6的一部分在SRAM宏1-7和1-10 之間的位置彎曲。通道布線20-7被布置在SRAM宏1-8和1-10的存儲(chǔ) 單元陣列2上。通道布線20-8被布置在SRAM宏1-8和1-10的存儲(chǔ)單 元陣列2上且通道布線20-8的一部分在SRAM宏1-8和1-10之間的位 置彎曲。通道布線20-9被布置在SRAM宏1-8、 l-9和l-ll的存儲(chǔ)單 元陣列2上且通道布線20-9的一部分在SRAM宏1-8和1-9之間的位置彎曲并在SRAM宏1-9和1-11之間的位置彎曲。如上所述，在本發(fā)明中，優(yōu)選的是即使當(dāng)SRAM宏1-1至1-11被 以任意方向布置在芯片70上時(shí)，通道布線20-1至20-9也一定被布置 在各個(gè)SRAM宏1-1至1-11的存儲(chǔ)單元陣列2上而未被布置在SRAM 宏1-1至1-11的各列周邊電路6上。本發(fā)明的半導(dǎo)體集成電路器件可以應(yīng)用于LCD (液晶顯示器)裝 置(未示出)，其中半導(dǎo)體集成電路器件驅(qū)動(dòng)LCD顯示面板。雖然已經(jīng)結(jié)合一些實(shí)施例描述了本發(fā)明，但本領(lǐng)域技術(shù)人員將意 識(shí)到這些實(shí)施例只是為了說(shuō)明本發(fā)明而提供的，不應(yīng)當(dāng)以此以限制方 式解釋所附權(quán)利要求。
權(quán)利要求
1.一種帶有多層布線結(jié)構(gòu)的半導(dǎo)體集成電路器件，所述多層布線結(jié)構(gòu)包括第一組布線層和在所述第一組上設(shè)置的第二組布線層，所述半導(dǎo)體集成電路器件包括存儲(chǔ)器宏，該存儲(chǔ)器宏包括布置成矩陣的存儲(chǔ)單元陣列，連接存儲(chǔ)單元并在列方向上延伸的位線對(duì)的多個(gè)對(duì)，和具有連接位線對(duì)的讀出放大器電路的列周邊電路；以及一個(gè)或多個(gè)通道布線，布置成沿不平行于所述列方向的行方向延伸；其中所述一個(gè)或多個(gè)通道布線被設(shè)置在最靠近所述第一組的第二組的各層中最下面的一層中；其中布置該第二組的各層的最下面的那層以避免任意的布線分段在列周邊電路上沿著所述行方向延伸。
2. 根據(jù)權(quán)利要求1的半導(dǎo)體集成電路器件，其中，M個(gè)所述通道 布線滿足如下關(guān)系式，以便M》(Ya+Yb)/Yb，其中Ya和Yb分別是所 述存儲(chǔ)單元陣列和所述列周邊電路在所述列方向上的長(zhǎng)度。
3. 根據(jù)權(quán)利要求2的半導(dǎo)體集成電路器件，其中，所述通道布線 具有第一部分和第二部分，所述第一部分在所述存儲(chǔ)單元陣列上延伸， 所述第二部分在所述一層中沿所述存儲(chǔ)單元陣列之外的方向延伸，所 述第二部分的延伸方向在經(jīng)過(guò)所述一層中在所述列周邊電路上方的方 向上。
4. 根據(jù)權(quán)利要求3的半導(dǎo)體集成電路器件，其中，所述特定通道 布線包括初始通道布線部分，包括所述第一部分，并被布置以在所述行方 向上延伸；校正通道布線部分，包括所述第二部分，并被布置在所述存儲(chǔ)單 元陣列之上以在所述行方向上延伸；和中繼通道布線部分，被布置以連接所述初始通道布線部分和所述 校正通道布線部分。
5. 根據(jù)權(quán)利要求1至4任一項(xiàng)的半導(dǎo)體集成電路器件，其中，所 述存儲(chǔ)器宏進(jìn)一步包括被布置以在所述行方向上延伸的多條字線；和地址控制電路，其與所述多條字線連接且被配置以根據(jù)行地址信 號(hào)選擇所述字線中的一個(gè)，并且其中所述半導(dǎo)體集成電路器件進(jìn)一步包括被布置在所述地址控制 電路之上以在列方向上延伸的通道布線。
6. 根據(jù)權(quán)利要求5的半導(dǎo)體集成電路器件，還包括 (L-l)個(gè)在行方向上布置的存儲(chǔ)器宏，L是大于l的整數(shù)，其中所述L個(gè)存儲(chǔ)器宏被布置在芯片上，根據(jù)L和行方向上每個(gè)所述存儲(chǔ)器宏的長(zhǎng)度來(lái)確定行方向上所述芯片的長(zhǎng)度，根據(jù)列方向上每個(gè)所述存儲(chǔ)器宏的長(zhǎng)度來(lái)確定列方向上所述芯片 的垂直長(zhǎng)度，并且所述M個(gè)通道布線被布置以在每個(gè)所述存儲(chǔ)器宏的所述存儲(chǔ)單元陣列之上延伸。
7. 根據(jù)權(quán)利要求5的半導(dǎo)體集成電路器件，進(jìn)一步包括 定向布置的(L-l)個(gè)存儲(chǔ)器宏，L是大于l的整數(shù)， 其中所述M個(gè)通道布線被布置以在每個(gè)所述存儲(chǔ)器宏的所述存儲(chǔ)單元陣列之上延伸而不被布置在所述列周邊電路之上。
8. —種半導(dǎo)體集成電路器件中通道布線的布圖方法，該半導(dǎo)體集 成電路器件包括存儲(chǔ)器宏，其包括存儲(chǔ)單元陣列，其包括布置成矩陣的存儲(chǔ)單元，位線對(duì)，其與所述存儲(chǔ)單元連接并在列方向上延伸，以及列周邊電路，其與所述位線對(duì)連接并包括讀出放大器電路，所述布圖方法包括禁止將M個(gè)通道布線布置在所述列周邊電路之上以在正交于所述 位線對(duì)的行方向上延伸，M是大于l的整數(shù)；并且將所述M個(gè)通道布線布置在所述存儲(chǔ)單元陣列之上。
9. 根據(jù)權(quán)利要求8的布圖方法，其中，所述存儲(chǔ)單元陣列和所述列周邊電路在列方向上的長(zhǎng)度為Ya和Yb，且M》(Ya+Yb)/Yb,且所述布置包括將所述M個(gè)通道布線在列方向上以均勻間距布置在所述存儲(chǔ)單元 陣列之上，而所述M個(gè)通道布線中的至少一個(gè)特定通道布線不被布置 在所述列周邊電路之上。
10. 根據(jù)權(quán)利要求9的布圖方法，其中，所述布置包括彎曲假定通過(guò)所述列周邊電路上方的所述特定通道布線的通道路 徑，以使所述特定通道布線被布置在所述存儲(chǔ)單元陣列之上。
11. 根據(jù)權(quán)利要求10的布圖方法，其中，所述特定通道布線包括 初始通道布線部分，布置以在行方向上延伸；校正通道布線部分，布置在所述存儲(chǔ)單元陣列之上以在行方向上延伸；和中繼通道布線部分，布置以連接所述初始通道布線部分和所述校 正通道布線部分。
12. 根據(jù)權(quán)利要求8-11任一項(xiàng)的布圖方法，其中，所述存儲(chǔ)器宏進(jìn)一步包括布置以在行方向上延伸的多條字線；和地址控制電路，其與所述多條字線連接且被配置以根據(jù)行地址信 號(hào)選擇所述字線中的一條，并且 其中所述布置包括將通道布線布置在所述地址控制電路之上以在列方向上延伸。
13. 根據(jù)權(quán)利要求12的布圖方法，進(jìn)一步包括 在行方向上布置(L-l)個(gè)存儲(chǔ)器宏，L是大于l的整數(shù)， 其中所述L個(gè)存儲(chǔ)器宏被布置在芯片上，根據(jù)L和行方向上每個(gè)所述存儲(chǔ)器宏的長(zhǎng)度來(lái)確定行方向上所述芯片的長(zhǎng)度，根據(jù)列方向上每個(gè)所述存儲(chǔ)器宏的長(zhǎng)度來(lái)確定列方向上所述芯片 的垂直長(zhǎng)度，并且 所述M個(gè)通道布線被布置以在每個(gè)所述存儲(chǔ)器宏的所述存儲(chǔ)單元陣列之上延伸。
14. 根據(jù)權(quán)利要求12的布圖方法，進(jìn)一步包括 定向布置(L-l)個(gè)存儲(chǔ)器宏，L是大于l的整數(shù)，其中，所述M個(gè)通道布線被布置以在每個(gè)所述存儲(chǔ)器宏的所述存 儲(chǔ)單元陣列之上延伸而不被布置在所述列周邊電路之上。
15. —種顯示裝置，包括 顯示面板；禾口被配置以驅(qū)動(dòng)所述顯示面板的半導(dǎo)體集成電路器件， 其中所述半導(dǎo)體集成電路器件具有多層布線結(jié)構(gòu)，所述多層布線 結(jié)構(gòu)包括第一組布線層和在所述第一組上設(shè)置的第二組布線層， 其中所述半導(dǎo)體集成電路器件包括 存儲(chǔ)器宏，該存儲(chǔ)器宏包括 布置成矩陣的存儲(chǔ)單元陣列，連接存儲(chǔ)單元并在列方向上延伸的位線對(duì)的多個(gè)對(duì)，和 具有連接位線對(duì)的讀出放大器電路的列周邊電路，其中所述存儲(chǔ)器宏包括所述第一組布線層；以及一個(gè)或多個(gè)通道布線，布置成沿不平行于所述列方向的行方向延伸；其中所述一個(gè)或多個(gè)通道布線被設(shè)置在最靠近所述第一組的第二 組的各層中最下面的一層中；以及其中布置所述第二組的各層的最下面的那層以避免任意的布線分 段在所述列周邊電路上沿著所述行方向延伸。
16. 根據(jù)權(quán)利要求15的顯示裝置，其中，M個(gè)所述通道布線滿足如下關(guān)系式，以便M》(Ya+Yb)/Yb，其中Ya和Yb分別是所述存儲(chǔ)單 元陣列和所述列周邊電路在所述列方向上的長(zhǎng)度。
17. 根據(jù)權(quán)利要求16的顯示裝置，其中，所述通道布線具有第一 部分和第二部分，所述第一部分在所述存儲(chǔ)單元陣列上延伸，所述第 二部分在所述一層中沿所述存儲(chǔ)單元陣列之外的方向延伸，所述第二 部分的延伸方向在經(jīng)過(guò)所述一層中在所述列周邊電路上方的方向上。
18. 根據(jù)權(quán)利要求17的顯示裝置，其中，所述特定通道布線包括 初始通道布線部分，包括所述第一部分，并被布置以在行方向上延伸；校正通道布線部分，包括所述第二部分，并被布置在所述存儲(chǔ)單 元陣列之上以在行方向上延伸；和中繼通道布線部分，被布置以連接所述初始通道布線部分和所述 校正通道布線部分。
19. 根據(jù)權(quán)利要求15至18任一項(xiàng)的顯示裝置，其中，所述存儲(chǔ) 器宏進(jìn)一步包括布置以在行方向上延伸的多條字線；和地址控制電路，其與所述多條字線連接且被配置以根據(jù)行地址信 號(hào)選擇所述字線中的一條，并且其中，所述半導(dǎo)體集成電路器件進(jìn)一步包括被布置在所述地址控 制電路之上以在列方向上延伸的通道布線。
全文摘要
一種半導(dǎo)體集成電路器件包括存儲(chǔ)器宏和M(M是大于1的整數(shù))個(gè)通道布線。存儲(chǔ)器宏包括具有布置成矩陣的存儲(chǔ)器單元的存儲(chǔ)器單元陣列、連接存儲(chǔ)器單元并在列方向上延伸的位線對(duì)，和連接位線對(duì)并包括讀出放大器電路的列周邊電路。M(M是大于1的整數(shù))個(gè)通道布線被布置以在正交于位線對(duì)的行方向上延伸。禁止在列周邊電路之上布置M個(gè)通道布線。
文檔編號(hào)H01L23/52GK101252130SQ20081008047
公開(kāi)日2008年8月27日 申請(qǐng)日期2008年2月19日 優(yōu)先權(quán)日2007年2月19日
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