專利名稱：屏蔽浮柵隧穿元件結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明一般涉及浮柵電路，尤其涉及用于高精度浮柵電壓基準(zhǔn)電路的遂穿元件。
背景技術(shù)：
高精度模擬浮柵電壓基準(zhǔn)電路在2005年1月25日授權(quán)的美國專利No.6,847,555中描述，該專利通過引用結(jié)合于此。高精度CMOS浮柵模擬電壓基準(zhǔn)的工作原理也在Ahuja,B.K.等人、題為"A very high precision 500-nA CMOSfloating-gate analog voltage reference"(極高精度500-nA CMOS浮柵模擬電壓基準(zhǔn)) 一文，IEEE固態(tài)電路雜志、巻40、 12期、2005年11月、第2364-2372頁中描述，該文章通過引用結(jié)合于此。

圖1A是浮柵電壓基準(zhǔn)電路的說明性現(xiàn)有技術(shù)等效電路圖10。如以上標(biāo)識的Ahuja參考文獻(xiàn)所述，兩個(gè)隧穿元件即隧道二極管Tl和T2需要在它們之間的接合處的浮柵節(jié)點(diǎn)上設(shè)置固定電壓。基本上，使用通過多晶硅間氧化物的Fowler-Nordheim隧穿，隧穿元件Tl被用來在編程期間通過提高VP并降低VN對浮柵節(jié)點(diǎn)充電，隧穿元件T2被用來對浮柵節(jié)點(diǎn)放電。當(dāng)浮柵節(jié)點(diǎn)上的電壓到達(dá)所需設(shè)定電平時(shí)，兩個(gè)隧穿元件都通過使VP和VN約零伏特來關(guān)斷。因而，固定電荷被永久存儲在浮柵上以供設(shè)備的正常操作。
圖1B是示出圖1A中的串聯(lián)隧穿元件T1和T2的截面圖和示例性電路圖?，F(xiàn)有技術(shù)等效電路圖在20示出且物理實(shí)現(xiàn)截面在30示出。如截面所見，有形成于基板上的多晶硅層(polyl)和另一多晶硅層(poly2)以及兩個(gè)電子隧穿區(qū)。在限定這些隧穿區(qū)的兩個(gè)預(yù)定位置，poly2層與polyl層重疊并且其間有薄的氧化物電介質(zhì)。通常，多晶硅層1和2通過約400A的氧化物電介質(zhì)相互分開，并且浮柵(FG)被電介質(zhì)完全包圍。電絕緣浮柵包括連接在一起的polyl層和poly2層，如接觸區(qū)70所示。在polyl/poly2的邊緣，增強(qiáng)的發(fā)射隧穿在約10-12V的隧穿電壓發(fā)生。兩個(gè)隧道區(qū)都具有給定電容。
圖1B所示的物理實(shí)現(xiàn)的一個(gè)缺點(diǎn)是其形成需要特定的非標(biāo)準(zhǔn)CMOS工藝，該工藝自身不適于簡單的模擬設(shè)計(jì)。即，形成圖1B中結(jié)構(gòu)所需的特定工藝不采用在這里也稱為標(biāo)準(zhǔn)CMOS工藝的已知且便宜的通用CMOS工藝。此實(shí)現(xiàn)的另一缺點(diǎn)是該工藝不能用導(dǎo)電層完全覆蓋浮柵元件，由此使浮柵與覆蓋電介質(zhì)隔離。作為其結(jié)果，總存在于浮柵上電介質(zhì)中的低濃度的移動和極化電荷會影響存儲于浮柵中的電荷量。因而，期望使用提供完全封閉的浮柵元件的通用CMOS技術(shù)來構(gòu)建隧道二極管結(jié)構(gòu)。包括使用標(biāo)準(zhǔn)CMOS工藝形成的基于浮柵的電容器和晶體管元件的存儲器件在申請S/N. 11/498,628的共同待審申請 "A multiple time programmable (MTP) PMOS floating gate-basednon-volatile memory device for a general-purpose CMOS technology with thickgate oxide"(針對通用CMOS技術(shù)的具有厚柵氧化物的可多次編程(MTP)PMOS的基于浮柵的非易失性存儲器件)中描述，該申請通過引用結(jié)合于此。需要使用通用CMOS技術(shù)來構(gòu)造可用于高精確度電壓基準(zhǔn)電路的隧穿元件結(jié)構(gòu)。
在浮柵上存儲精確量電荷所需的基于浮柵器件(如在浮柵基準(zhǔn)電路中)對總存在于沉積在浮柵上的電介質(zhì)中的低密度移動離子和極化電荷的存在高度敏感。移動和極化電荷密度通常不足以對不需要高精度電壓的器件的電路性能產(chǎn)生不利影響。例如，這些效應(yīng)沒有不利地影響上述共同待審申請中所描述的存儲器件的電路性能。相反地，為提供高精度浮柵電壓基準(zhǔn)電路，浮柵需要與覆蓋電介質(zhì)屏蔽以便于最小化所存儲電荷與移動和極化電荷之間的反應(yīng)。使用標(biāo)準(zhǔn)CMOS工藝的已知方法的缺點(diǎn)是它們不提供高精度浮柵電壓基準(zhǔn)電路必需的浮柵的所需屏蔽。
浮柵屏蔽通常通過多數(shù)EEPROM或者閃存EEPROM技術(shù)中所存在的耦合電容器多晶硅層形成。此已知方法的缺點(diǎn)是EEPROM技術(shù)不提供為精確模擬電壓基準(zhǔn)電路所需以及實(shí)現(xiàn)高度集成所需的器件組。高精度電路所需的高度集
成可通過在通用CMOS技術(shù)中嵌入EEPROM實(shí)現(xiàn)。此嵌入工藝的缺點(diǎn)是它非常昂貴，這主要由所需的大量附加工藝操作導(dǎo)致。另一缺點(diǎn)是在采用已知可用結(jié)構(gòu)時(shí)，小區(qū)域的浮柵節(jié)點(diǎn)可能未被屏蔽從而導(dǎo)致劣化的性能。
因此存在使用通用CMOS技術(shù)來構(gòu)造結(jié)構(gòu)的器件及相應(yīng)方法的需要，該結(jié)構(gòu)提供高精度浮柵電壓基準(zhǔn)所需的Fowler-Nordheim隧穿功能以及屏蔽浮
發(fā)明概要
本發(fā)明提供屏蔽用通用CMOS技術(shù)制造的基于浮柵的隧穿元件的器件及相應(yīng)方法。
寬泛地說，本發(fā)明提供一種屏蔽浮柵隧穿元件結(jié)構(gòu)的方法，該方法包括以下步驟在由基板的第一和第二摻雜阱區(qū)限定的兩個(gè)有源區(qū)中將浮柵置于柵氧化物上，該浮柵包括第一摻雜阱區(qū)上的第一浮柵部分以及第二摻雜阱區(qū)上的第二浮柵部分，其中該第一浮柵部分顯著小于第二浮柵部分以便于為在第一摻雜阱區(qū)與第一浮柵部分之間發(fā)生的Fowler-Nordheim隧穿提供充足的電壓耦合；以及形成浮柵屏蔽層以便于封閉浮柵。
寬泛地說，本發(fā)明提供一種屏蔽浮柵隧穿元件結(jié)構(gòu)，該結(jié)構(gòu)包括在由基板的第一和第二摻雜阱區(qū)限定的兩個(gè)有源區(qū)中置于柵氧化物上的浮柵，該浮柵包括第一摻雜阱區(qū)上的第一浮柵部分以及第二摻雜阱區(qū)上的第二浮柵部分，其中該第一浮柵部分顯著小于第二浮柵部分以便于為在第一摻雜阱區(qū)與第一浮柵部分之間發(fā)生的Fowler-Nordheim隧穿提供充足的電壓耦合；以及形成以封閉浮柵的浮柵屏蔽層。
寬泛地說，本發(fā)明還提供一種屏蔽浮柵隧穿元件結(jié)構(gòu)，該結(jié)構(gòu)包括:在由形成于P基板中的第一和第二N阱區(qū)限定的兩個(gè)有源區(qū)中置于柵氧化物上的浮柵，該浮柵包括第一 N阱區(qū)上的第一浮柵部分以及第二 N阱區(qū)上的第二浮柵部分，其中該第一浮柵部分顯著小于第二浮柵部分以便于為在第一N阱區(qū)與第一浮柵部分之間發(fā)生的Fowler-Nordheim隧穿提供充足的電壓耦合；形成于第一 N阱區(qū)中并且被第一溝道區(qū)分隔開的第一和第二擴(kuò)散區(qū)；形成于第二 N阱區(qū)中并且被第二溝道區(qū)分隔開的第三和第四擴(kuò)散區(qū)；形成于第二和第三擴(kuò)散區(qū)之間的場氧化物區(qū)；形成于P基板中第一和第二N阱區(qū)之間的P阱區(qū)；以及形成以封閉浮柵的浮柵屏蔽層。
參考以下描述、所附權(quán)利要求書以及附圖將更佳地理解本發(fā)明的這些和其他各實(shí)施例、特征、方面以及優(yōu)點(diǎn)。
附圖簡述
圖1A是浮柵電壓基準(zhǔn)電路的說明性現(xiàn)有技術(shù)等效電路圖；圖1B是示出圖1A中的串聯(lián)隧道二極管的截面圖和示例性電路圖；圖2示出根據(jù)本發(fā)明優(yōu)選實(shí)施例的用于其中浮柵多晶硅層被導(dǎo)電屏蔽層完全封閉的高精度浮柵基準(zhǔn)電路的隧道元件結(jié)構(gòu)的布局的俯視圖；圖2A是圖2中結(jié)構(gòu)的等效電路的示意圖3A是圖2左側(cè)的有源區(qū)旋轉(zhuǎn)九十度的圖2的布局的示例性簡化圖3B示出對應(yīng)于圖3A中的簡化布局的結(jié)構(gòu)的部分示意圖4是根據(jù)優(yōu)選實(shí)施例的圖2中結(jié)構(gòu)沿A-A的截面圖，該結(jié)構(gòu)包括多晶
硅浮柵屏蔽層110A和分隔開的N+擴(kuò)散區(qū)；
圖5是根據(jù)替換實(shí)施例的圖2中結(jié)構(gòu)沿A-A的截面圖，該結(jié)構(gòu)包括多晶
硅浮柵屏蔽層、分隔開的P+擴(kuò)散區(qū)、以及N+區(qū)；以及
圖6是根據(jù)本發(fā)明替換實(shí)施例的具有TiN或TiW浮柵屏蔽層的圖2中結(jié)
構(gòu)沿A-A的截面圖。
附圖標(biāo)記或名稱在附圖中用來指示其中所示的某些部件、方面或特征，并
且不止一個(gè)附圖所通用的附圖標(biāo)記指示其中所示的相同的部件、方面或特征。
發(fā)明詳述
圖2示出根據(jù)本發(fā)明優(yōu)選實(shí)施例的其中浮柵元件被浮柵導(dǎo)電屏蔽層完全封閉的隧道二極管100的俯視圖。隧道二極管結(jié)構(gòu)100使用標(biāo)準(zhǔn)CMOS工藝構(gòu)造。等效電路圖在圖2A中示出。如圖2A所示，隧道二極管包括端子VC1和Vc2之間的與耦合電容器C ^串聯(lián)的隧穿電容器Ctan。浮柵接合部分120在圖2A中標(biāo)識為Ctun的極板與C稱合的極板的互連。浮柵180包括形成的極
8板的第一浮柵部分、以及形成C齢的極板的另一浮柵部分，兩者通過接合部分120連接。隧道二極管結(jié)構(gòu)在這里也稱為隧穿元件，因?yàn)樵摻Y(jié)構(gòu)提供用于將電
荷注入浮柵以及從浮柵去除電荷的隧穿功能。圖2中的有源區(qū)140對應(yīng)于圖2A中的隧穿電容器Ctun。圖2中的有源區(qū)240對應(yīng)于圖2A中的耦合電容器C稱合。圖3A是圖2左側(cè)的有源區(qū)旋轉(zhuǎn)九十度的圖2的示例性簡化布局圖。圖3B示出對應(yīng)于圖2A和3A中的布局的結(jié)構(gòu)。
在圖3A中，整個(gè)陰影部分表示在這里也稱為浮柵層的浮柵108。圖3B示出包括根據(jù)圖2A中等效電路圖的電容器與端子VC1和VC2的結(jié)構(gòu)。
在由形成于P基板102中的被場氧化物(fox)包圍的兩個(gè)N阱區(qū)142、342所限定的兩個(gè)有源區(qū)140、240中使用標(biāo)準(zhǔn)CMOS工藝將浮柵多晶硅層108放置在柵氧化層180、 380上。對應(yīng)于圖3B中Ctun的結(jié)構(gòu)包括在N阱142內(nèi)形成的分隔開的N型擴(kuò)散區(qū)144和146。或者，分隔開的擴(kuò)散區(qū)是P型擴(kuò)散層。溝道區(qū)148被限定在擴(kuò)散區(qū)144與146之間。耦合電容器C稱合包括在N阱342內(nèi)形成的分隔開的N型擴(kuò)散區(qū)344和346。或者，分隔開的擴(kuò)散區(qū)是P型擴(kuò)散區(qū)。溝道區(qū)348被限定在擴(kuò)散區(qū)344與346之間。包括例如使用淺槽隔離(STI)工藝、硅的局部氧化(LOCOS)工藝、多緩沖層LOCOS (poly buffer LOCOS)工藝等形成的場氧化物("場ox")區(qū)132是為了提供該結(jié)構(gòu)與鄰近元件的隔離。圖3B中的兩個(gè)N阱區(qū)142、 342通常通過將P阱區(qū)118插入基板102來隔離。與N阱區(qū)142、 342分隔開的P阱區(qū)118 (如所示)幫助增大操作具有厚柵氧化物的隧道二極管所需的N阱一P阱擊穿電壓。
標(biāo)識為圖3B中的180和380的柵氧化層優(yōu)選具有與用作輸入/輸出接口器件、工作電壓為5V (即5VI/0柵氧化物)的CMOS器件的柵氧化物厚度相同的厚度。換言之，柵氧化物的厚度優(yōu)選出自5VI/0器件的制造工藝，稱為5VI/0柵氧化物。這使得該結(jié)構(gòu)能使用標(biāo)準(zhǔn)CMOS工藝制造，且柵氧化物大于70A(7nm)，且針對此應(yīng)用優(yōu)選為120A (12nm)。因而，相信本發(fā)明的各實(shí)施例將對使這些實(shí)施例能用于具有更高I/O電壓的器件的柵氧化物厚度起作用。
浮柵108包括N阱區(qū)142上的第一浮柵部件400，即圖3B中的C^蓋板多晶硅(cap plate poly);以及N阱區(qū)342上的第二浮柵部件500，即圖3B中的C稱合蓋板多晶硅(參見圖3B)。電容器Ctun和C稱合形成如圖2A所示的電容分壓器。根據(jù)電荷守恒，如果Ct皿顯著小于C賠，則施加在該結(jié)構(gòu)上的大 部分電壓將落在Ct加上。根據(jù)本發(fā)明，Ctun蓋板多晶硅400比C船蓋板多晶硅
500小得多，例如10倍，用于為發(fā)生在N阱區(qū)142與第一浮柵部件400之間 的Fowler-Nordheim隧穿提供足夠的電壓耦合，并且隧穿方向由施加到N阱區(qū) 中的一個(gè)的高電壓確定。以下所示的表1被用來示出要施加在端子V。和VC2 上的電壓，如圖2A、 3A和3B所示，用于從浮柵108注入和去除電荷。
操作Vci OOVc2 (V)
將電荷注入FG (寫入)0 V高電壓
將電荷從FG去除(擦除)高電壓0 V
表1
如表1所示，大的正隧穿電壓施加在端子Vc2并且端子Vu保持在零伏(例
如接地)使得電荷在浮柵節(jié)點(diǎn)注入(寫)。大的正隧穿電壓施加在端子VC1、
并且端子Vc2保持在近似接地的零位使得電荷從浮柵節(jié)點(diǎn)去除。
在標(biāo)準(zhǔn)CMOS工藝期間，硅化物區(qū)通常在擴(kuò)散區(qū)上形成。這些硅化物區(qū) 用于向硅提供低阻抗接觸區(qū)，通常用于連接到例如圖3B中所示的Vd和VC2 之類的電壓端子。示例性接觸區(qū)在圖2的俯視圖中被標(biāo)識為170。接觸區(qū)通常 自對準(zhǔn)，意味著所暴露硅的任何非電介質(zhì)區(qū)將被轉(zhuǎn)化為硅化物。
標(biāo)準(zhǔn)CMOS工藝執(zhí)行到例如圖2中可見的160a之類的自對準(zhǔn)多晶硅化物 隔絕層160并包括沉積該層。通常約300A厚度的Si02的自對準(zhǔn)多晶硅化物隔 絕層160根據(jù)標(biāo)準(zhǔn)CMOS工藝被沉積到約600A的厚度以擔(dān)當(dāng)后續(xù)所沉積的屏 蔽層的蝕刻停止層。該厚度依賴于制造工藝，并且通常為300-1000A。
然后沉積浮柵屏蔽層110，以便于封閉浮柵108。優(yōu)選地，屏蔽層沉積為 原位摻雜或本征的非晶硅或多晶硅層。屏蔽層以這種方式圖案化，以便于完全 封閉浮柵然后使用標(biāo)準(zhǔn)的技術(shù)蝕刻。對于本發(fā)明，屏蔽層的實(shí)際尺寸不是關(guān)鍵 的，所以蝕刻可用濕法化學(xué)執(zhí)行，以便于從CMOS柵極形態(tài)中完全去除所沉 積的材料。 一旦屏蔽圖案被限定，標(biāo)準(zhǔn)的自對準(zhǔn)多晶硅化物阻擋圖案就被施加 到晶片。自對準(zhǔn)多晶硅化物阻擋圖案在圖2中被標(biāo)識為160a、 160b、 160c。需 要此自對準(zhǔn)多晶硅化物阻擋圖案來覆蓋屏蔽層的邊緣以及硅中的鄰近擴(kuò)散以
10用于避免這些區(qū)域之間的硅化物短路(silicide shorts)并且用于隔離它們。自
對準(zhǔn)多晶硅化物阻擋圖案的各部分未示出從而避免使本發(fā)明的其他細(xì)節(jié)混淆。 所得結(jié)構(gòu)使浮柵和鄰近擴(kuò)散部分被屏蔽層完全封閉。
替換地，屏蔽層可由諸如TiN或TiW之類的金屬膜形成。如果選擇了這 些材料，則施加到膜上的自對準(zhǔn)硅化物阻擋圖案將不得不修改成覆蓋屏蔽特 征，從而防止在未反應(yīng)金屬蝕刻期間被去除。
優(yōu)選提供如160所示的通常為TiSi2或CoSi2的自對準(zhǔn)多晶硅化物阻擋圖 案(適用于多晶硅屏蔽)用于覆蓋鄰近擴(kuò)散?？筛鶕?jù)特定的CMOS制造設(shè)備 使用其他適當(dāng)?shù)淖詫?zhǔn)多晶硅化物。覆蓋屏蔽層邊緣的自對準(zhǔn)多晶硅化物阻擋 圖案在圖4中示為160c。
圖4是根據(jù)優(yōu)選實(shí)施例的圖2中結(jié)構(gòu)沿A-A的截面圖，該結(jié)構(gòu)包括多晶 硅浮柵屏蔽層110A和分隔開的N+擴(kuò)散區(qū)。應(yīng)該理解，這里的截面圖沒有示出 通過本領(lǐng)域普通技術(shù)人員已知的通用CMOS技術(shù)形成的結(jié)構(gòu)的詳情。導(dǎo)電屏 蔽層110a包括多晶硅。圖4中的結(jié)構(gòu)140a包括形成于n型阱142內(nèi)的分隔開 的N型擴(kuò)散區(qū)144和146，該n型阱142形成于p型基板102中。溝道區(qū)148 被限定在N型區(qū)144與146之間。多晶硅柵188形成于溝槽區(qū)146上。圖2 的布局中未見到的側(cè)壁隔離片152被包括在柵188的任一側(cè)上。隔離片152通 常在標(biāo)準(zhǔn)的CMOS技術(shù)中使用，諸如用于輕摻雜漏極(LDD)結(jié)構(gòu)，用于使 源極/漏極注入與柵極隔離從而避免擴(kuò)散到柵極硅化物短路。如圖4所示，該結(jié) 構(gòu)優(yōu)選包括350士100A的示例性厚度的例如PE—氧化物之類的氧化物，用作隔 離片(和柵極)的最上面邊緣與屏蔽層的對應(yīng)下邊緣之間的絕緣層的垂直空間。 本發(fā)明不限于將PE—氧化物用于所示的絕緣層。
覆蓋屏蔽層邊緣的自對準(zhǔn)多晶硅化物阻擋圖案在圖4中示為160c。提供 在圖4-6中所見的接觸區(qū)170，用于使N阱能經(jīng)由擴(kuò)散區(qū)連接到端子，例如圖 4所示的端子Va。
例如使用淺槽隔離(STI)工藝、硅的局部氧化(LOCOS)工藝、多緩沖 層LOCOS工藝等形成的場氧化物("場ox")區(qū)132被包括在內(nèi)用于提供該結(jié) 構(gòu)與鄰近元件的隔離。
圖5是根據(jù)替換實(shí)施例的圖2中結(jié)構(gòu)沿A-A的截面圖，該結(jié)構(gòu)包括多晶硅浮柵屏蔽層、分隔開的P+擴(kuò)散區(qū)、以及N+區(qū)。結(jié)構(gòu)140b包括形成于n型 阱142內(nèi)的分隔開的P型擴(kuò)散區(qū)244和246，該n型阱142形成于p型基板102 中。N+區(qū)250被設(shè)置為到n阱142的歐姆接觸。
圖6是根據(jù)本發(fā)明的替換實(shí)施例的具有TiN或TiW浮柵屏蔽層的圖2中 結(jié)構(gòu)沿A-A的截面圖。如圖所示，屏蔽層110b圍繞浮柵和鄰近擴(kuò)散部分。對 于如圖6可見的氮化鈦(TiN)或鎢化鈦(TiW)的金屬屏蔽層，自對準(zhǔn)多晶 硅化物阻擋圖案覆蓋整個(gè)屏蔽圖案特征。
本發(fā)明已公開了各示例性實(shí)施例，但是可對所公開的各實(shí)施例作修改和變 化而仍然落在由以下權(quán)利要求書所描述的本發(fā)明的范圍之內(nèi)。
權(quán)利要求
1. 一種屏蔽浮柵隧穿元件結(jié)構(gòu)的方法，包括在由形成于基板中的第一和第二摻雜阱區(qū)所限定的兩個(gè)有源區(qū)中將浮柵置于柵氧化物上，所述浮柵包括所述第一摻雜阱區(qū)上的第一浮柵部件以及所述第二摻雜阱區(qū)上的第二浮柵部件，其中所述第一浮柵部件顯著小于所述第二浮柵部件以便于為在所述第一摻雜阱區(qū)與所述第一浮柵部件之間發(fā)生的Fowler-Nordheim隧穿提供足夠的電壓耦合；以及形成浮柵屏蔽層以封閉所述浮柵。
2. 如權(quán)利要求1所述的方法，其特征在于，所述第一和第二摻雜阱區(qū)是N 阱區(qū)并且所述基板是P基板。
3. 如權(quán)利要求l所述的方法，其特征在于，所述Fowler-Nordheim隧穿的 方向通過使高電壓與所述摻雜阱區(qū)之一耦合確定。
4. 如權(quán)利要求4所述的方法，其特征在于，所述高電壓與所述第一摻雜 阱區(qū)的耦合使電荷從所述浮柵去除。
5. 如權(quán)利要求4所述的方法，其特征在于，所述高電壓與所述第二摻雜 阱區(qū)的耦合使電荷注入到所述浮柵上。
6. 如權(quán)利要求1所述的方法，其特征在于，所述形成所述浮柵屏蔽層的 步驟包括使用標(biāo)準(zhǔn)CMOS工藝沉積自對準(zhǔn)多晶硅化物隔絕層，用于向所述屏 蔽層提供蝕刻停止層。
7. 如權(quán)利要求1所述的方法，其特征在于，進(jìn)一步包括將自對準(zhǔn)多晶硅 化物阻擋圖案施加到所沉積的屏蔽層用于提供其隔離。
8. 如權(quán)利要求1所述的方法，其特征在于，所述屏蔽層是包括多晶硅的 導(dǎo)電層。
9. 如權(quán)利要求1所述的方法，其特征在于，所述屏蔽層是包括金屬膜的 導(dǎo)電層。
10. 如權(quán)利要求9所述的方法，其特征在于，所述金屬膜包括TiN膜。
11. 如權(quán)利要求9所述的方法，其特征在于，所述金屬膜包括TiW膜。
12. 如權(quán)利要求6所述的方法，其特征在于，所述自對準(zhǔn)多晶硅化物隔絕 層被沉積到約600A的厚度。
13. 如權(quán)利要求1所述的方法，其特征在于，形成所述浮柵屏蔽層的步驟 包括使用標(biāo)準(zhǔn)CMOS工藝沉積導(dǎo)電層并蝕刻所述導(dǎo)電層。
14. 如權(quán)利要求1所述的方法，其特征在于，所述柵氧化物具有70埃與 150埃之間的厚度。
15. 如權(quán)利要求14所述的方法，其特征在于，所述柵氧化物具有約120 埃的厚度。
16. —種屏蔽浮柵隧穿元件結(jié)構(gòu)，包括浮柵，所述浮柵在由形成于基板中的第一和第二摻雜阱區(qū)所限定的兩個(gè)有 源區(qū)中被放置在柵氧化物上，所述浮柵包括所述第一摻雜阱區(qū)上的第一浮柵部件；以及 所述第二摻雜阱區(qū)上的第二浮柵部件；其中所述第一浮柵部件顯著小于所述第二浮柵部件，以便于為在所述第一 摻雜阱區(qū)與所述第一浮柵部件之間發(fā)生的Fowler-Nordheim隧穿提供足夠的電 壓耦合；以及形成以封閉所述浮柵的浮柵屏蔽層。
17. —種屏蔽浮柵隧穿元件結(jié)構(gòu)，包括在由形成于P基板中的第一和第二 N阱區(qū)所限定的兩個(gè)有源區(qū)中被置于 柵氧化物上的浮柵，所述浮柵包括所述第一N阱區(qū)上的第一浮柵部件以及所述 第二 N阱區(qū)上的第二浮柵部件，其中所述第一浮柵部件顯著小于所述第二浮柵 部件以便于為在所述第一 N阱區(qū)與所述第一浮柵部件之間發(fā)生的 Fowler-Nordheim隧穿提供足夠的電壓耦合；形成于所述第一N阱區(qū)中并被第一溝道區(qū)分隔開的第一和第二擴(kuò)散區(qū)； 形成于所述第二 N阱區(qū)中并被第二溝道區(qū)分隔開的第三和第四擴(kuò)散區(qū)；形成于所述第二和第三擴(kuò)散區(qū)之間的場氧化物區(qū)；形成于所述P基板中在所述第一和第二 N阱區(qū)之間的P阱區(qū)；以及形成以封閉所述浮柵的浮柵屏蔽層。
18. 如權(quán)利要求17所述的結(jié)構(gòu)，其特征在于，所述第一、第二、第三和第四擴(kuò)散區(qū)是N型擴(kuò)散區(qū)。
19. 如權(quán)利要求17所述的結(jié)構(gòu)，其特征在于，所述第一和第二擴(kuò)散區(qū)是P 型擴(kuò)散區(qū)。
20. 如權(quán)利要求19所述的結(jié)構(gòu)，其特征在于，進(jìn)一步包括與所述第一 P 型擴(kuò)散區(qū)相鄰形成的N型擴(kuò)散區(qū)，以便提供與所述第一 N阱區(qū)的歐姆接觸。
全文摘要
一種用于屏蔽浮柵隧穿元件的方法和對應(yīng)的結(jié)構(gòu)。該方法包括使用標(biāo)準(zhǔn)CMOS工藝在由形成于基板中被場氧化物包圍的第一和第二摻雜阱區(qū)所限定的兩個(gè)有源區(qū)中將浮柵置于柵氧化物上，并且形成浮柵屏蔽層以封閉該浮柵。該浮柵包括第一摻雜阱區(qū)中有源區(qū)上的第一浮柵部件以及第二摻雜阱區(qū)中有源區(qū)上的第二浮柵部件。第一浮柵部件顯著小于第二浮柵部件以便于為在第一摻雜阱區(qū)與第一浮柵部件之間發(fā)生的Fowler-Nordheim隧穿提供足夠的電壓耦合。該隧穿的方向由施加到所摻雜阱區(qū)之一的高電壓確定。
文檔編號H01L29/66GK101506968SQ200780031191
公開日2009年8月12日 申請日期2007年8月20日 優(yōu)先權(quán)日2006年8月21日
發(fā)明者A·卡爾尼斯基, J·M·卡魯索 申請人:英特賽爾美國股份有限公司