專利名稱：低噪聲結(jié)型場效應(yīng)晶體管的器件和制造方法
技術(shù)領(lǐng)域：
本發(fā)明的實(shí)施例涉及一種結(jié)型場效應(yīng)晶體管(JFET)，其提供了對流經(jīng) 溝道的電流的更大的控制。
背景技術(shù)：
可以在半導(dǎo)體襯底上以集成電路或單個器件的形式制造半導(dǎo)體器件。 晶體管是一種可以用于開關(guān)、放大、信號調(diào)制以及很多其它功能的半導(dǎo)體 器件類型。
被稱為場效應(yīng)晶體管(FET)的晶體管類型依賴于向柵極施加電壓，從 而控制"溝道"的導(dǎo)電性或電流。
可以采用n型注入物或p型注入物對任何FET的溝道區(qū)進(jìn)行摻雜，從 而形成n型器件或p型器件。各種不同類型的FET在溝道和柵極之間釆用 不同的絕緣類型。
可能最常見的FET為金屬氧化物半導(dǎo)體場效應(yīng)晶體管(M0SFET)，其在 溝道和柵極之間采用了例如Si02 (氧化物)的絕緣體。
另一種類型的被稱為JFET的FET利用p-n結(jié)作為柵極。常規(guī)的三端子 JFET允許在采用兩個柵極控制電流的同時使電流從源極流向漏極。
在沒有柵極電壓的情況下，電荷載流子流入源極和漏極端子之間的溝 道區(qū)，并處于"常導(dǎo)通狀態(tài)"，除非施加了柵極電壓。在施加了柵極電壓時， 通過將移動載流子推離溝道，并"夾斷"溝道而形成了耗盡區(qū)。
可以改變柵極電壓，從而通過影響溝道的截面面積和溝道電阻而使 JFET充當(dāng)開關(guān)，或者用于對電流的流動加以調(diào)制。JFET應(yīng)用的類型將決定 JFET是否是作為開關(guān)或調(diào)制器的最為理想的選擇。
在一個例子中，JFET可以用于設(shè)計(jì)采用直接轉(zhuǎn)換的無線電收發(fā)器。實(shí) 質(zhì)上，射頻信號和本地振蕩器信號被以相同的載頻輸入到混頻器內(nèi)。使所 述信號彼此相減，從而得到低頻基帶輸出信號。直接轉(zhuǎn)換的問題之一在于，混頻器必須工作在非常高的頻率，同時提 供一定的增益，這樣將引入噪聲，從而使信號處理變得困難。
理想地，混頻器晶體管應(yīng)當(dāng)是小型的，以支持超過6GHz的頻率。但是， 器件的面積與所生成的閃爍噪聲成反比。在較低的頻率下，M0SFET中的主 要閃爍噪聲源歸因于移動電荷與硅一氧化物界面以及溝道中的摻雜離子的 相互作用。
相及，JFET將減小閃爍噪聲，因?yàn)槠鋫鲗?dǎo)是經(jīng)由體中的p-n結(jié)發(fā)生的， 而不是在氧化物界面的表面附近發(fā)生的。但是，采用標(biāo)準(zhǔn)的互補(bǔ)金屬氧化 物半導(dǎo)體(CMOS)工藝制造JFET仍然存在問題。采用標(biāo)準(zhǔn)的CMOS工藝制 造有效的JFET通常需要經(jīng)過仔細(xì)設(shè)計(jì)的注入，從而獲得正確的溝道深度， 這還需要額外的掩模處理，從而增加了產(chǎn)品的成本。很多JFET采用襯底材 料中的埋柵來作為控制溝道流的另一裝置。如果不采用埋柵，那么所得到 的JFET將需要高達(dá)幾百伏的電壓來"夾斷"溝道，這缺乏效率。


下面參照附圖以示例的方式描述本發(fā)明，其中
圖1是根據(jù)本發(fā)明的一個實(shí)施例的含有多個結(jié)型場效應(yīng)晶體管的襯底 的頂視圖2是沿圖1的2-2線截取的截面前視圖； 圖3是沿圖1的3-3線截取的截面?zhèn)纫晥D； 圖4是沿圖1的4-4線截取的截面?zhèn)纫晥D5是與圖2類似的截面前視圖，其示出了制造工藝中向襯底施加絕 緣體材料的階段；
圖6是與圖5類似的圖示，其示出了制造工藝中向襯底施加共形層的 階段；
圖7是與圖6類似的圖示，其示出了制造工藝中蝕刻所述共形層的階
段；
圖8是與圖7類似的圖示，其示出了制造工藝中向襯底中插入注入物 的階段；
圖9是與圖8類似的圖示，其示出了制造工藝中已對器件進(jìn)行了退火
6的階段；
圖IO是根據(jù)本發(fā)明的另一個實(shí)施例的含有結(jié)型場效應(yīng)晶體管的襯底的 頂視圖ll是沿圖10的11-11線的截面?zhèn)纫晥D；以及 圖12是沿圖10的12-12線的截面前視圖。
具體實(shí)施例方式
附圖中的圖1到4示出了根據(jù)本發(fā)明的一個實(shí)施例的JFET20，其包括 源極22、漏極24、溝道26以及第一和第二柵極30和32。
首先參考圖5到9對結(jié)型場效應(yīng)晶體管的制造進(jìn)行描述，然后將描述 其功能。
圖5示出了晶片的p襯底36。所述襯底材料可以是砷化鎵、硅、鍺、 碳化硅或其它公知的半導(dǎo)體襯底材料。然后，對襯底材料進(jìn)行P摻雜，以 形成P襯底36，所述p襯底36隨后將充當(dāng)?shù)诙艠O32和第三柵極34。
在P襯底36的頂部上生長由例如氧化物的絕緣體材料38構(gòu)成的薄外 延層，并在所述絕緣體材料38的頂部上施加電極材料40。然后，向p襯底 36的未受掩蔽的部分注入n型摻雜劑，從而得到n型區(qū)42。所述n型慘雜 劑可以是磷、砷、銻或任何其它公知的摻雜劑，所述摻雜劑能夠在施加了 所述摻雜劑的材料內(nèi)形成大量的移動電子。
如圖6所示，在形成了 n型區(qū)42之后，在絕緣體材料38、電極材料 40和n型區(qū)42之上施加氧化物共形層44。可以根據(jù)所采用的蝕刻工藝的 類型選擇共形層44的材料。
在圖7中，通過蝕刻工藝對所述共形層44進(jìn)行各向異性回蝕，從而形 成在所述n型區(qū)42的一部分上延伸的間隔體46。所述蝕刻工藝可以是等離 子體蝕刻或任何公知的各向異性刻蝕工藝。
如圖8所示，然后，采用例如硼的p型摻雜劑，通過任何公知的p型 摻雜方法，緊鄰所述間隔體46注入p注入物48。設(shè)置由所述各向異性刻蝕 工藝得到的間隔體46，從而防止所述p注入物48完全覆蓋所述n型摻雜區(qū) 42。因此，如圖8所示，在插入了 p注入物48之后，在間隔體46之下形 成了小的N末端(N-tip)注入溝道50。同樣如圖8所示，所述N末端溝道50位于間隔體46的正下方，而并未延伸到電極材料40之下。通過所述N 末端溝道50使P注入物48與電極材料40隔開。
如圖9所示，然后對器件組件退火，這將引起P注入物48和N末端溝 道50的活化和擴(kuò)散。高溫退火工藝將使得所述N末端溝道50和P注入物 48在豎直方向和水平方向上均發(fā)生擴(kuò)散，由此將導(dǎo)致最終的N末端溝道50 的位置位于電極材料40之下。所述P注入物48也擴(kuò)散到所述P注入物48 的邊緣與電極材料40的邊緣對齊的位置。在所述最終位置上，所述P注入 物48不再通過N末端溝道50與電極材料40隔開。P襯底36仍然從不面對 p注入物48和氧化物界面38的側(cè)面包圍所述N末端溝道50。
在擴(kuò)散之后，P注入物48有效地充當(dāng)?shù)谝粬艠O30， p襯底36的部分充 當(dāng)?shù)诙艠O32和第三柵極34。此外，電極材料40有效地充當(dāng)?shù)谒臇艠O52。 在退火工藝中通過修復(fù)在注入工藝期間可能產(chǎn)生的晶格損傷還引起摻雜區(qū) 48和50的活化。此外，所述N末端溝道50將變成活化N末端溝道26。
再次參考圖2、圖3和圖4，然后沿z方向形成第二絕緣體材料，從而 形成包圍第四柵極52的第二絕緣體層54。在被第二絕緣體層54的頂部上 形成的第三絕緣體層60包圍的第四柵極52的頂部上施加接觸材料56，其 可以是鎢或任何公知的接觸材料。由金屬化工藝向接觸部56和第三絕緣體 層60的頂部施加最終的導(dǎo)體層62。最終的導(dǎo)體層62為銅或者任何其它可 以接受的導(dǎo)電材料。
如圖1所示，源極22和漏極24通常沿y方向彼此隔開，并且它們是 N+摻雜的。襯底36主要沿x方向和y方向延伸。P+耗盡器電極(d印letor electrode) 28沿y方向與源極22和漏極24隔開，所述電極被連接為向第 一柵極30、第二柵極32、第三柵極34和第四柵極52施加?xùn)艠O電壓。
參考圖4，將N+摻雜源極22和漏極24區(qū)設(shè)置到N末端溝道26的相對 側(cè)。將源極22和漏極24設(shè)置為與N末端溝道26接觸。這一設(shè)置允許電流 通過與N末端溝道26的接觸而在源極22和漏極24之間流動。
如圖3所示，源極22和漏極24可以具有通過接觸材料58施加的電壓， 所述接觸材料58可以選自任何公知的接觸材料，例如鎢。
如圖2所示，第四柵極52位于N末端溝道26之上，第一柵極30位于 N末端溝道26的側(cè)面，而p襯底36則包圍N末端溝道26，充當(dāng)?shù)诙艠O
832和第三柵極34。第一柵極30和第二柵極32沿x方向被隔開。
如圖l和圖2進(jìn)一步示出的那樣，四個N末端溝道26沿y方向延伸，
并且沿x方向相互隔開。應(yīng)當(dāng)指出，根據(jù)應(yīng)用和電流要求，可以形成具有
一個或多個N末端溝道26的器件。
圖2示出了總共三個第一柵極30、四個N末端溝道26和兩個第四柵極
52。參考圖2，兩個N末端溝道26位于第四柵極52之下，同時p襯底36
將二者隔開。兩個N末端溝道26和一部分p襯底36位于兩個第一柵極30之間。
在使用當(dāng)中，參考圖1到圖4，通過接觸材料58向源極22和漏極24 施加設(shè)置電壓，從而使電流流過N末端溝道26。所述N末端溝道26被第一 柵極30以及充當(dāng)?shù)诙艠O32和第三柵極34的p襯底材料36包圍。第四 柵極52也沿z方向設(shè)置在N末端溝道26之上。
參考圖l，當(dāng)接著通過P+耗盡器28施加負(fù)柵極電壓時，第一柵極30、 第二柵極32、第三柵極34和第四柵極52在所述N末端溝道26內(nèi)形成了反 向偏置區(qū)，使N末端溝道26被"夾斷"，從而完全耗盡、無傳導(dǎo)。所述柵 極通過在N末端溝道26中排斥或推開空穴形成負(fù)偏置區(qū)，從而終止電子的 流動。在這一實(shí)施例中，多數(shù)載流子為空穴，但是在基于電子的器件中， 多數(shù)載流子也可以是電子。
對第一柵極30和第四柵極52進(jìn)行P+摻雜，以便更容易地通過所述材 料形成接觸。當(dāng)向第一柵極30施加?xùn)艠O電壓時，還將使p襯底36材料充 當(dāng)?shù)诙艠O32和第三柵極34。采用柵極包圍N末端溝道26能夠更有效地 限制經(jīng)過N末端溝道26的電流。當(dāng)移除柵極電壓時，電流將繼續(xù)在源極22 和漏極24之間流動。
當(dāng)施加正柵極電壓時，具有N+源極和漏極的典型的金屬氧化物半導(dǎo)體 場效應(yīng)晶體管(麗OS)形成恰好位于氧化物層之下的溝道。因?yàn)楫?dāng)電子在 源極和漏極之間流動時將沿硅-氧化物界面被俘獲，所以典型的麗OS器件 具有更高的閃爍噪聲或者1/f (1/頻率)噪聲。
與麗OS相比，所述的對JFET的改進(jìn)由于不存在俘獲電子的氧化物界 面，因而能夠?qū)崿F(xiàn)更低的1/f閃爍噪聲，因?yàn)槠鋫鲗?dǎo)是經(jīng)由體而不是經(jīng)由 襯底的表面發(fā)生的。但是，普通的JFET設(shè)置需要經(jīng)過仔細(xì)設(shè)計(jì)的掩埋注入
9物，以獲得正確的溝道深度和控制，而實(shí)現(xiàn)這一目的需要額外的掩模處理 和制造。增加的制造步驟將導(dǎo)致成本的增加和產(chǎn)品的復(fù)雜化。如果在典型
的JFET中不采用埋柵，那么所得到的JFET將需要幾百伏特的電壓來使深 溝道截止，而這是缺乏效率的。
圖1到圖4的實(shí)施例的主要優(yōu)點(diǎn)在于其采用了現(xiàn)有的標(biāo)準(zhǔn)互補(bǔ)金屬 氧化物半導(dǎo)體制造工藝，同時在沒有埋柵的情況下依靠N末端溝道26降低 了 1/f噪聲。盡管在N末端溝道26的附近存在氧化物或絕緣體層38，在圖 1到圖4中的實(shí)施例中也顯著地降低所述1/f噪聲。
因此，圖1的JFET 20是一種微電子產(chǎn)品，其具有主要沿x和y方 向延伸的襯底36;形成于襯底36上的溝道26;源極22和漏極24， 二者沿 y方向相互隔開并連接至溝道26的相對側(cè)，從而在溝道26上提供設(shè)置電壓； 以及第一和第二柵極部分30和32， 二者沿x方向相互隔開并且位于溝道 26的相對側(cè)，從而允許在所述柵極部分之上施加和移除柵極電壓，柵極電 壓的施加沿x方向排斥多數(shù)載流子，從而減小在源極22和漏極24之間傳 導(dǎo)的電流。
所述襯底36包括晶片的一部分，所述JFET 20還具有所述晶片上的p 摻雜層以及緊鄰溝道26的p+摻雜注入物，所述溝道26是所述p摻雜層上 的n摻雜溝道，所述第一柵極部分30和第二柵極部分32分別是所述p+摻 雜注入物和一部分的所述p摻雜層。所述p摻雜層形成了位于溝道26之下 的第三柵極34部分。
JFET 20還具有所述p摻雜層之上的形式為柵極52的電極，所述溝道 26是位于所述電極之下的末端注入物。
如從針對圖1到圖9的說明可以明顯看出的那樣，描述了一種結(jié)型場 效應(yīng)晶體管的制造方法。具體而言，在主要沿x方向和y方向延伸的襯底 24上形成溝道26、源極22、漏極24以及第一和第二柵極部分30和32。 所述源極和漏極22和24沿y方向相互隔開，并連接至溝道26的相對側(cè)， 從而跨過溝道26提供設(shè)置電壓。所述第一和第二柵極部分30和32沿x方 向相互隔開且位于溝道26的相對側(cè)，從而柵極部分上的柵極電壓的施加和 移除分別減小和增大在源極22和漏極24之間傳導(dǎo)的電流。
顯然，還描述了一種控制電流的方法。在跨過溝道26連接的源極22和漏極24上施加設(shè)置電壓，所述溝道26形成于沿x和y方向延伸的襯底 24上。在沿x方向相互隔開的第一和第二柵極部分30和32上交替地施加 和移除柵極電壓，所述柵極電壓的施加沿x方向排斥多數(shù)載流子，從而降 低了流經(jīng)溝道26的電流。
按照圖1到圖9中的結(jié)構(gòu)形成的JFET 20包括由半導(dǎo)體材料構(gòu)成的長 溝道26。對該材料進(jìn)行摻雜，從而使其包含大量的正電荷載流子(p型) 或大量的負(fù)電荷載流子(n型)。在各端具有接觸部；這些為源極和漏極22 和24。第三控制端子(即所述柵極)包圍溝道26，并且進(jìn)行與溝道26的 摻雜類型相反的摻雜。
在沒有柵極電壓時，當(dāng)在源極22和漏極24之間施加電壓時，可以很 容易地實(shí)現(xiàn)電流的流動。通過在柵極和源極端子之間施加電壓對電流進(jìn)行 調(diào)制。所述柵極電壓的極性使得所述柵極和溝道之間的p-n結(jié)處于反向偏 置狀態(tài)，從而增加了該結(jié)內(nèi)的耗盡區(qū)的寬度。因?yàn)檩d流溝道隨著柵極電壓 的增大而收縮，所以從源極到漏極的電流也減小。所述柵極通過這種方式 控制著溝道26的傳導(dǎo)，就像在M0SFET中一樣。與大多數(shù)M0SFET不同，JFET 通常是耗盡型器件-除非施加了柵極電壓它們都處于"導(dǎo)通"狀態(tài)。
JFET柵極具有小的電流負(fù)載，其是柵極到溝道結(jié)的反向泄漏。M0SFET 的優(yōu)點(diǎn)在于，因?yàn)闁艠O和溝道之間的絕緣氧化物的原因，所以柵極電流極 低(以微微安培為單位測量)。但是，與雙極結(jié)型晶體管的基極電流相比， JFET的柵極電流低得多，并且JFET比MOSFET具有更高的跨導(dǎo)。因此，將 JFET用于一些低噪聲、高輸入阻抗運(yùn)算放大器應(yīng)用中是有利的，有時也將 JFET用于開關(guān)應(yīng)用當(dāng)中。
通過下式給出了由小的電壓VDS導(dǎo)致的N-JFET中的電流
/DS=(20)，D々 其中
2f溝道厚度 W二寬度
Q二電子電荷二1.6X10—19C w二電子遷移率在飽和區(qū)內(nèi)，
在線性區(qū)內(nèi)，
々,,， 々
圖10到12所示的第二實(shí)施例示出了另一替代實(shí)施例，其具有源極64、 漏極66、 n阱溝道72以及第一柵極68和第二柵極70。如圖10所示，在p 襯底74內(nèi)，源極64和漏極66沿y方向隔開，而第一柵極68和第二柵極 70則大致沿x方向相互隔開。N阱溝道72連接源極64和漏極66，從而在 通過接觸材料78施加電壓時允許電流在所述源極64和漏極66之間流動。
如圖12所示，第一柵極68和第二柵極70可以具有通過柵極接觸材料 80施加于其上的電壓。如圖11所示，所述n阱溝道72具有源極端72a和 漏極端72b。
第三柵極76主要沿x和y方向延伸，并且位于第一柵極68和第二柵 極70以及n阱溝道72的頂部上。第三柵極76可以選自任何公知的有效導(dǎo) 體或者例如多晶硅的柵極材料。
如圖11和12所示，n阱溝道72在第一柵極68和第二柵極70之下延 伸，以連接源極64和漏極66。具體地，參考圖12，使第一柵極68和第二 柵極70在位于n阱溝道72之上的同一平面內(nèi)對齊。
具體而言，參考圖11， n阱溝道72的源極端72a與源極64N+區(qū)完全接 觸；但是n阱溝道72的漏極端72b只是略微接觸漏極66N+區(qū)。此外，參考 圖10，使第一柵極68和第二柵極70沿y方向朝向漏極66略微偏移。
所述n阱溝道可以具有大約1 X 1018cm—3的雜質(zhì)濃度，所述源極和漏極濃 度可以為大約lX102。cm—3。
可以將第一柵極68和第二柵極70以及源極64和漏極66制造成從p 襯底36的頂部開始具有大約.3 u m的深度?？梢詫阱72制造成具有大約 1.7um的深度。
在使用當(dāng)中，通過接觸材料78在源極64和漏極66之間施加設(shè)置電壓， 從而允許電流通過n阱溝道72在源極64和漏極66之間流動。但是，當(dāng)通 過柵極接觸材料80向第一柵極68和第二柵極70施加負(fù)柵極電壓時，通過
12在n阱溝道72以及n阱溝道端72a和72b中推開空穴而形成了反向偏置區(qū)。 如圖12所示，反向偏置區(qū)將沿z方向夾斷所述n阱溝道72。同樣如圖12 所示，第三柵極76上的負(fù)電壓將反轉(zhuǎn)所述n阱溝道72，從而引起進(jìn)一步的 耗盡。典型地，僅沿z方向夾斷電流可能仍然不能有效地防止在n阱溝道 72的底部發(fā)生體電流漏泄。
但是，參考圖11， n阱溝道72只是在漏極端72b處略微接觸漏極66N+ 區(qū)。此外，第一柵極68和第二柵極70被橫向設(shè)置在n阱溝道漏極端72b 的兩側(cè)，并且沿y方向朝向漏極66偏移。當(dāng)向所有的柵極68、 70和76施 加?xùn)艠O電壓時，柵極電壓使得不僅沿z方向夾斷，而且沿x和y方向夾斷。 在n阱溝道漏極端72b處的夾斷使得漏極66將被隔離，并且終止所有的電
流流動o
提供與n阱漏極端72b的小的漏極66接觸面積以及將第一柵極68和 第二柵極70特定地置于n阱漏極端72b的附近的結(jié)合可以實(shí)現(xiàn)漏極隔離。 因此，通過n阱溝道72的底部的體泄漏將不再成為問題，因?yàn)槁O66與 源極64之間被夾斷了 。通過這一布置，不再需要大電壓來夾斷n阱溝道72。 所述n阱溝道72充分薄，使得僅需幾伏特電壓就能夠夾斷所述溝道。
如上所述，由于電子沿氧化物一硅界面的流動，所以麗OS布置具有較 高的l/f噪聲。而且，沒有埋柵的JFET布置可能需要幾百伏特的電壓來耗 盡深溝道。
圖10-12的實(shí)施例的主要優(yōu)點(diǎn)在于所述器件能夠消除由氧化物一硅 界面導(dǎo)致的任何1/f噪聲，同時在不采用埋柵且無需使用幾百伏的電壓的 情況下切斷電流。此外，所述第一柵極68、第二柵極70和n阱溝道72的 獨(dú)特位置使得器件能夠在不采用埋柵的情況下耗盡深溝道，同時還能夠消 除可能因隔離漏極66而通過n阱溝道的底部產(chǎn)生的體泄漏。
盡管已經(jīng)對本發(fā)明的某些示范性實(shí)施例進(jìn)行了文字描述，并在附圖中 對其給出了圖示，但是應(yīng)當(dāng)理解，這些實(shí)施例只是示范性的，而不對本發(fā) 明具有限定性，并且本發(fā)明不限于圖中和文中給出的具體構(gòu)造和布置，因 為本領(lǐng)域普通技術(shù)人員可以想到各種修改。
權(quán)利要求
1、一種微電子產(chǎn)品，包括主要沿x和y方向延伸的襯底；形成于所述襯底上的溝道；源極和漏極，該源極和該漏極沿y方向相互隔開并且連接到所述溝道的相對側(cè)，從而在所述溝道上提供設(shè)置電壓；以及第一和第二柵極部分，該第一和第二柵極部分沿x方向相互隔開并且位于所述溝道的相對側(cè)，從而允許在所述柵極部分上施加和移除柵極電壓，所述柵極電壓的施加沿x方向排斥多數(shù)載流子，從而減小在所述源極和所述漏極之間傳導(dǎo)的電流。
2、 如權(quán)利要求l所述的微電子產(chǎn)品，還包括所述襯底上的P摻雜層以及緊鄰所述溝道的P+摻雜注入物，所述溝道是位于所述P摻雜層上的n摻雜溝道，所述第一和第二柵極部分分別是所述P+摻雜注入物和一部分的所述P摻雜層。
3、 如權(quán)利要求2所述的微電子產(chǎn)品，還包括位于所述p摻雜層之上的電極，所述溝道是所述電極之下的末端注入物。
4、 如權(quán)利要求2所述的微電子產(chǎn)品，其中，所述p摻雜層形成位于所述溝道之下的第三柵極部分。
5、 如權(quán)利要求l所述的微電子產(chǎn)品，還包括n阱，所述溝道是所述n阱的上部，其中，由于所述第一和第二柵極部分排斥所述溝道之下的n阱內(nèi)的多數(shù)載流子，因而防止了在所述源極和所述漏極之間的所述溝道之下發(fā)生電流泄漏。
6、 如權(quán)利要求5所述的微電子產(chǎn)品，還包括位于所述溝道之上并且沿z方向排斥多數(shù)載流子的第三柵極位置。
7、 如權(quán)利要求l所述的微電子產(chǎn)品，其中，所述源極和所述漏極是11+區(qū)。
8、 如權(quán)利要求7所述的微電子產(chǎn)品，其中，對所述溝道進(jìn)行了n摻雜。
9、 如權(quán)利要求8所述的微電子產(chǎn)品，其中，所述第一和第二柵極為？+區(qū)。
10、 一種結(jié)型場效應(yīng)晶體管的制造方法，包括在主要沿x和y方向延伸的襯底上形成溝道、源極、漏極以及第一和第二柵極部分，所述源極和所述漏極沿y方向相互隔開并且連接到所述溝道的相對側(cè)，從而在所述溝道上提供設(shè)置電壓，所述第一和第二柵極部分沿x方向相互隔開并且位于所述溝道的相對側(cè)，從而在所述柵極部分上施加和移除柵極電壓分別減小和增大在所述源極和所述漏極之間傳導(dǎo)的電流。
11、 如權(quán)利要求10所述的結(jié)型場效應(yīng)晶體管的制造方法，還包括在所述襯底上形成p摻雜層以及緊鄰所述溝道形成p+摻雜注入物，所述溝道是所述P摻雜層上的n摻雜溝道，所述第一和第二柵極部分分別是所述p+摻雜注入物和一部分的所述p摻雜層。
12、 如權(quán)利要求10所述的結(jié)型場效應(yīng)晶體管的制造方法，還包括形成n阱，所述溝道是所述n阱的上部，其中，由于所述第一和第二柵極部分排斥所述溝道之下的所述n阱內(nèi)的多數(shù)載流子，因而防止了在所述源極和所述漏極之間的所述溝道之下發(fā)生電流泄漏。
13、 一種控制電流的方法，包括在跨過溝道連接的源極和漏極上施加設(shè)置電壓，其中，所述溝道形成于沿x和y方向延伸的襯底上；以及交替地在沿X方向相互隔開的第一和第二柵極部分上施加和移除柵極電壓，所述柵極電壓的施加沿X方向排斥多數(shù)載流子，從而減小流經(jīng)所述溝道的電流。
14、 如權(quán)利要求13所述的控制電流的方法，還包括向位于所述襯底和所述溝道之間的柵極部分施加?xùn)艠O電壓，從而沿z方向排斥多數(shù)載流子。
15、 如權(quán)利要求14所述的控制電流的方法，還包括向位于所述溝道的與所述襯底相對的一側(cè)的柵極部分施加?xùn)艠O電壓，從而沿z方向排斥多數(shù)載流子。
全文摘要
提供了一種微電子產(chǎn)品和所述產(chǎn)品的制造方法。源極和漏極沿第一方向相互隔開，并且連接至溝道的相對端以提供設(shè)置電壓。包圍所述溝道的一部分的第一和第二柵極沿第二方向相互隔開，從而允許施加和移除柵極電壓。柵極電壓的施加排斥溝道內(nèi)的多數(shù)載流子，從而減小在源極和漏極之間傳導(dǎo)的電流。
文檔編號H01L29/78GK101501827SQ200780030273
公開日2009年8月5日 申請日期2007年9月13日 優(yōu)先權(quán)日2006年9月13日
發(fā)明者D·施密特 申請人:英特爾公司