專利名稱:半導(dǎo)體器件及其制造方法
技術(shù)領(lǐng)域:
本發(fā)明涉及一種半導(dǎo)體器件,特別地,涉及一種DMOS ( Diffused MOS )
型的晶體管。
背景技術(shù):
DMOS型的MOS晶體管具有高的源.漏極耐壓、高的柵極耐壓,被廣 泛地應(yīng)用于LCD驅(qū)動(dòng)器等各種驅(qū)動(dòng)器和電源電路等中。特別地,近年來, 需要具有高的漏極耐壓(BVds)并且具有低的導(dǎo)通電阻的高耐壓MOS晶體官。
圖8是表示在同一半導(dǎo)體襯底上混載N溝道型DMOS晶體管100和P 溝道型MOS晶體管101的結(jié)構(gòu)的剖面圖。
在P型半導(dǎo)體襯底102的表面之上,形成N型外延層103。在外延層 103和半導(dǎo)體襯底102底部的交界面處,形成N+型埋置層104。此外,外 延層103被使P型雜質(zhì)擴(kuò)散的絕緣分離層105分隔成多個(gè)區(qū)域。在同一圖 中,具有第1分離區(qū)域106和第2分離區(qū)域107。
在外延層103內(nèi)重疊上分離層105a和下分離層105b, —體化地構(gòu)成絕 緣分離層105。通過自外延層103的上面向下方擴(kuò)散硼等P型雜質(zhì)來形成上 分離層105a。另一方面,通過自半導(dǎo)體襯底102的底部側(cè)向上方擴(kuò)散硼等P 型雜質(zhì)來形成下分離層105b。
在第1分離區(qū)域106的外延層103中,形成DMOS晶體管100。在外 延層103上隔著柵極絕緣膜108形成柵極109。此外,在外延層103的表面 之上,形成P型體層llO,在體層110的表面之上,鄰接?xùn)艠O109的一端, 形成N+型的源極層111。此外,在外延層103的表面之上,形成與柵極109 的另一端鄰接的N+型的漏極層112。
外延層103和源極層lll之間的體層110的表面區(qū)域是溝道區(qū)域CH。 此外,鄰接源極層111,形成體層110的電位固定用的P+型的電位固定層 113。此外,在第2分離區(qū)域107中,形成由在外延層103的表面上形成的 源極層114及漏極層115和隔著柵極絕緣膜116在外延層103上形成的柵極 117構(gòu)成的P溝道型MOS晶體管101。
再有,本發(fā)明的關(guān)聯(lián)技術(shù)被記載在以下的專利文獻(xiàn)中。
專利文獻(xiàn)1 JP特開2004-39774號公報(bào)
在上述現(xiàn)有的DMOS晶體管100的結(jié)構(gòu)中,外延層103具有作為漏極 區(qū)域的功能。即,將漏極層112和外延層103設(shè)定成等電位。為此,在由 上述那樣的絕緣分離層105包圍的一個(gè)分離區(qū)域中,就限制了能夠與DMOS 晶體管100混載的元件。例如,不能在一個(gè)分離區(qū)域中形成DMOS晶體管 100和上述的P溝道型MOS晶體管101兩者。此外,在一個(gè)分離區(qū)域內(nèi)也 不能形成DMOS晶體管IOO和與其相反導(dǎo)電類型(P溝道型)的DMOS晶 體管。
但是,近年來,正希望半導(dǎo)體器件的微細(xì)化.高集成化。例如,存在 一種在一個(gè)分離區(qū)域內(nèi)作為高電源電壓(Vddl)利用200伏、作為低電源 電壓(Vssl)利用190伏,在其它的分離區(qū)域內(nèi)作為高電源電壓(Vdd2) 利用10伏、作為低電源電壓(Vss2)利用O伏這樣的在各個(gè)分離區(qū)域中使 用的電壓不同的情形。在這種情況下,如果是現(xiàn)有的結(jié)構(gòu),就要遏過絕緣 分離層105形成多個(gè)分離區(qū)域,其結(jié)果就會(huì)增大芯片面積。
發(fā)明內(nèi)容
因此,本發(fā)明的一個(gè)目的在于,在含有DMOS晶體管的半導(dǎo)體器件中 減小芯片面積。
此外,希望一種導(dǎo)通電阻(源 漏間電阻)變小、電流驅(qū)動(dòng)能力高的 DMOS晶體管。本發(fā)明的另一個(gè)目的在于,提供一種具有高的源.漏極耐 壓且低導(dǎo)通電阻、電流驅(qū)動(dòng)能力高的DMOS晶體管。
本發(fā)明的主要特征如下。即,本發(fā)明的半導(dǎo)體器件的特征在于,包括 在第1導(dǎo)電類型的半導(dǎo)體層的表面上形成的、具有元件分離功能的第2導(dǎo) 電類型的阱層;以及在上述阱層內(nèi)形成的DMOS晶體管,上述DMOS晶體 管包括包含在上述阱層的表面上形成的溝道區(qū)域的第2導(dǎo)電類型的體層; 在上述體層的表面上形成的第1導(dǎo)電類型的源極層;在上述體層的一部分 上隔著柵極絕緣膜形成的柵極;在上述阱層的表面上形成的第1導(dǎo)電類型的漏極層;在上述柵電極的下方形成的、用于降低導(dǎo)通電阻的第1導(dǎo)電類 型的第1擴(kuò)散層。再有,在此所謂的第2導(dǎo)電類型是與第1導(dǎo)電類型相反 的導(dǎo)電類型。
此外,本發(fā)明的半導(dǎo)體器件的特征在于,還包括在上述阱層的表面上, 鄰接上述柵極的上述漏極層側(cè)的端部形成的、比上述第1擴(kuò)散層的濃度更 高的第1導(dǎo)電類型的第2擴(kuò)散層。
此外,本發(fā)明的半導(dǎo)體器件,其特征在于,上述第2擴(kuò)散層形成得比 上述第1擴(kuò)散層更深。
此外,本發(fā)明的半導(dǎo)體器件,其特征在于,包括與上述漏極層重疊、 比上述漏極層形成得更深的第2導(dǎo)電類型的第3擴(kuò)散層。
此外,本發(fā)明的半導(dǎo)體器件,其特征在于,包括將上述半導(dǎo)體層分離 成多個(gè)分離區(qū)域、使相鄰的分離區(qū)域絕緣的絕緣分離層,在一個(gè)分離區(qū)域 內(nèi)混載上述DMOS晶體管和利用與上述DMOS晶體管相同的電源電壓的器 件元件。
此外,本發(fā)明的半導(dǎo)體器件的制造方法的特征在于,包括在第1導(dǎo) 電類型的半導(dǎo)體層的表面上形成具有元件分離功能的第2導(dǎo)電類型的阱層 的工序;在上述阱層的表面的柵極形成區(qū)域中,形成用于降低導(dǎo)通電阻的 第1導(dǎo)電類型的第1擴(kuò)散層的工序;在上述第1擴(kuò)散層的一部分上隔著柵 極絕緣膜形成柵極的工序;在上述阱層內(nèi)形成深達(dá)上述柵極的下方區(qū)域的 一部分的第2導(dǎo)電類型的體層的工序;在上述體層內(nèi)形成與上述柵極鄰接 的源極層的工序;和在上述阱層內(nèi)形成漏極層的工序。
此外,本發(fā)明的半導(dǎo)體器件的制造方法,其特征在于,具有在上述阱 層的表面上,鄰接上述柵極的上述漏極層側(cè)的端部,形成比上述第1擴(kuò)散 層的濃度更高的第1導(dǎo)電類型的第2擴(kuò)散層的工序。
此外,本發(fā)明的半導(dǎo)體器件的制造方法,其特征在于,具有與上述漏 極層重疊、形成比上述漏極層更深的第2導(dǎo)電類型的第3擴(kuò)散層的工序。
此外,本發(fā)明的半導(dǎo)體器件的制造方法,其特征在于,具有將上述半 導(dǎo)體層分離成多個(gè)分離區(qū)域、形成使相鄰的分離區(qū)域絕緣的絕緣分離層的 工序;和形成在一個(gè)分離區(qū)域內(nèi)混載上述DMOS晶體管和利用與上述 DMOS晶體管相同電源電壓的器件元件的工序。
在本發(fā)明中,在第1導(dǎo)電類型的半導(dǎo)體層內(nèi)形成第2導(dǎo)電類型的阱層,在該阱層內(nèi)形成DMOS晶體管。根據(jù)這樣的結(jié)構(gòu),用該阱層使DMOS晶體 管的漏極區(qū)域和上述半導(dǎo)體層絕緣。由此,就能夠在由絕緣分離層包圍的 一個(gè)分離區(qū)域內(nèi)高效地混載DMOS晶體管和其它的器件元件,能夠減小芯 片面積。
圖1是說明本發(fā)明的實(shí)施方式的半導(dǎo)體器件的概況的剖面圖2是說明本發(fā)明的實(shí)施方式的半導(dǎo)體器件的概況的剖面圖3是說明本發(fā)明的實(shí)施方式的半導(dǎo)體器件的制造方法的剖面圖4是說明本發(fā)明的實(shí)施方式的半導(dǎo)體器件的制造方法的剖面圖5是說明本發(fā)明的實(shí)施方式的半導(dǎo)體器件的制造方法的剖面圖6是說明本發(fā)明的實(shí)施方式的半導(dǎo)體器件及其制造方法的剖面圖7是說明本發(fā)明的半導(dǎo)體器件的特性圖表;
圖8是說明現(xiàn)有的半導(dǎo)體器件的剖面圖。
符號說明
1 半導(dǎo)體襯底,2 外延層,3 埋置層,4 P+W層,5 柵絕緣膜,6 柵 極,7 體層,8 源極層,9 漏極層,10 電位固定層,11 源極層,12 漏極層,13 柵極絕緣膜,14 柵極,15 絕緣分離層,15a 上分離層, 15b 下分離層,20 FN層,21 P+D層,22 P+D層,23 N+D層,24 FP 層,25 SP+D層,26 層間絕緣膜,27 布線層,50 DMOS晶體管,60 MOS晶體管,70 DMOS晶體管,100 DMOS晶體管,101 MOS晶體 管,102 半導(dǎo)體襯底,103 外延層,104 埋置層,105 絕緣分離層, 105a 上分離層,105b 下分離層,106 第I分離區(qū)域,107 第2分離區(qū) 域,108 4冊極絕緣膜,109 柵極,110 體層,111 源極層,112 漏極 層,113 電位固定層,114 源極層,115 漏極層,116 柵極絕緣膜,117 柵極,CH 溝道區(qū),BD 擊穿點(diǎn)
具體實(shí)施例方式
接著,參照
本發(fā)明的實(shí)施方式。圖1是表示本發(fā)明的實(shí)施方 式的半導(dǎo)體器件的概況的剖面圖。
在P型半導(dǎo)體襯底1的表面上形成N型外延層2。在外延層2和半導(dǎo)
7體襯底1的底部的交界面處形成N+型埋置層3。在外延層2的表面上,形 成注入了 P型雜質(zhì)的P+W層4。然后,在形成P+W層4的區(qū)域內(nèi)形成DMOS 晶體管50。
說明DMOS晶體管50。在P+W層4上,隔著柵極絕緣膜5形成柵極 6。此外,在P+W層4的表面上形成注入了 P型雜質(zhì)的體層7,在體層7的 表面上形成鄰接?xùn)艠O6的一端的N型源極層8 (NSD)。此外,在P+W層4 的表面上形成鄰接?xùn)艠O6的另一端的N型漏極層9 (NSD)。再有,漏極層 9也可以與^H及6分離。
P+W層4和源極層8之間的體層7的表面區(qū)域是溝道區(qū)域CH。此外, 在體層7內(nèi)鄰接源極層8形成體層7的電位固定用P+型電位固定層10 (PSD )。
此外,在同一外延層2內(nèi)形成P溝道型MOS晶體管60。 MOS晶體管 60由在外延層2的表面上形成的源極層11 (P+)及漏極層12 (P+)、和在 外延層2上隔著柵極絕緣膜3形成的柵極14構(gòu)成。
然后,形成使P型雜質(zhì)擴(kuò)散的絕緣分離層15,以便包圍DMOS晶體管 50和MOS晶體管60雙方的元件。在外延層2內(nèi)重疊上分離層15a和下分 離層15b, 一體化地構(gòu)成絕緣分離層15。通過從外延層2的上面向下方擴(kuò) 散硼等P型雜質(zhì)來形成上分離層15a。另一方面,通過自半導(dǎo)體襯底l的底 部側(cè)向上方擴(kuò)散硼等P型雜質(zhì)來形成下分離層15b。利用絕緣分離層15使 相鄰的分離區(qū)域絕緣。
在以上這樣的結(jié)構(gòu)中,在N型外延層2內(nèi)形成P+W層4,在該P(yáng)+W 層4內(nèi)形成N溝道型DMOS晶體管50。在這樣的結(jié)構(gòu)中,利用P+W層4 使外延層2和DMOS晶體管50的漏區(qū)絕緣,設(shè)定彼此獨(dú)立的電位。由此, 在由絕緣分離層15包圍的一個(gè)區(qū)域內(nèi),能夠高效地混載DMOS晶體管50 其它的器件元件,與現(xiàn)有結(jié)構(gòu)相比,能夠減小芯片面積。而且,采用此結(jié) 構(gòu),不會(huì)對其它的器件元件(上述例子中MOS晶體管60)的特性造成影響。
此外,如果是上述這樣的結(jié)構(gòu),就能夠設(shè)計(jì)圖2所示的半導(dǎo)體芯片。 在圖2中,在用絕緣分離層15包圍的一個(gè)分離區(qū)域X內(nèi),就集成形成了例 如作為高電源電壓(Vddl )利用200伏、作為低電源電壓(Vssl )利用190 伏的DMOS晶體管、利用與該DMOS晶體管相同電源電壓(Vddl及Vssl ) 的MOS晶體管、雙極晶體管等的器件元件。并且,在另 一分離區(qū)域Y中,就集成形成了例如作為高電源電壓(Vdd2 ) 利用10伏、作為低電源電壓(Vss2)利用0伏的DMOS晶體管、利用與該 DMOS晶體管相同電源電壓(Vdd2及Vss2)的MOS晶體管、雙極晶體管 等的器件元件。
像這樣,根據(jù)本實(shí)施方式的結(jié)構(gòu),能夠按各使用的電源電壓形成分離 區(qū)域,不需要像現(xiàn)有這樣形成多個(gè)分離區(qū)域。由此,就能夠減小作為整體 的芯片面積。
接著,參照附圖,說明在上述這樣的P+W層4內(nèi)形成的DMOS晶體 管中具有低導(dǎo)通電阻、提高電流驅(qū)動(dòng)能力的結(jié)構(gòu)。圖3至圖6是按制造工 序順序表示該結(jié)構(gòu)的DMOS晶體管形成區(qū)域的剖面圖。再有,對于與上述 DMOS晶體管50相同的結(jié)構(gòu)使用相同的符號,并省略或簡化其說明。
首先,如圖3所示,對P型半導(dǎo)體襯底1的表面,高濃度地離子注入 N型雜質(zhì),經(jīng)外延生長,形成外延層2及N+型埋置層3。
接著,以未圖示的光刻膠層作為掩膜,向外延層2的表面的絕緣分離 層形成區(qū)域中注入P型雜質(zhì),經(jīng)擴(kuò)散,形成成為絕緣分離層15的一部分的 下分離層15b (P+B)。例如,在加速電壓80KeV、注入量1.6 x 1014/cm2W 條件下,進(jìn)行硼離子的該離子注入。
接著,以未圖示的光刻膠層作為掩膜,向外延層2的表面注入P型雜 質(zhì),在形成DMOS晶體管的區(qū)域中形成P+W層4。例如,在加速電壓80KeV 、 注入量3 x 10'Vcn^的條件下,進(jìn)行硼離子的該離子注入。
接著,以未圖示的光刻膠層作為掩膜,在與下分離層15b對應(yīng)的位置 處注入P型雜質(zhì),經(jīng)熱擴(kuò)散,形成上分離層15a (ISO)。由此,在外延層2 內(nèi),重疊上分離層15a和下分離層15b。 一體化地形成絕緣分離層15。
接著,以未圖示的光刻膠層作為掩膜,向P+W層4的表面中的、 一部 分包含柵極形成區(qū)域的區(qū)域中注入N型雜質(zhì),形成用于降低導(dǎo)通電阻的FN 層20。例如,在加速電壓160KeV、注入量5 x 1012/cm2的條件下,進(jìn)行砷 (As)離子的該離子注入。使用砷(As)離子是為了在P+W層4的淺的區(qū) 域中形成FN層20。由此,耗盡層變得容易擴(kuò)展,提高耐壓。此外,基于 防止擊穿的觀點(diǎn),也優(yōu)選在淺的區(qū)域中形成FN層20。
接著,如圖4所示,在半導(dǎo)體襯底1的表面上,例如通過熱氧化法形 成具有約90nm膜厚的柵極絕緣膜5。接著,在柵絕緣膜5上形成具有約400nm膜厚的柵極6。構(gòu)圖柵極6,以使其配置在FN層20的 一部分上。再 有,柵極6由多晶硅、高熔點(diǎn)金屬硅化物等構(gòu)成。
接著,以柵極6作為掩膜的 一部分,向柵極6的左側(cè)的P+W層4的表 面注入P型雜質(zhì),經(jīng)熱擴(kuò)散,形成成為體層一部分的P+D層21。同時(shí),在 柵極6的右側(cè)的P+W層4的表面上形成與柵極6分離的P+D層22。例如, 在加速電壓50KeV、注入量2 x 10'Vcm2的條件下,進(jìn)行硼離子的該離子注 入。再有,P+D層22被形成在此后形成的接觸形成區(qū)域的下方。此外,P+D 層22是與沒有該P(yáng)+D層22的情形相比擊穿點(diǎn)處于更深位置、有助于提高 耐靜電擊穿性的層。
接著,以柵極6作為掩膜的 一部分,向柵極6的右側(cè)的P+W層4的表 面注入N型雜質(zhì),形成具有比FN層20更高的N型雜質(zhì)濃度、且比FN層 20更深地注入了 N型雜質(zhì)的N+D層23。例如,在加速電壓100KeV、注入 量1.5 x 10"/ci^的條件下,進(jìn)行磷離子的該離子注入。由于N+D層23的 形成,構(gòu)成了從FN層20的柵極6側(cè)的端部向漏極區(qū)域側(cè)的方向慢慢地提 高N型雜質(zhì)的濃度的結(jié)構(gòu),能夠使導(dǎo)通電阻下降。此外,N+D層23比FN 層20形成得更深,通過在N型雜質(zhì)濃度的分布中設(shè)置差異,就能夠使柵極 6的下方的耗盡層容易擴(kuò)展,縮短實(shí)效的溝道長度。
接著,如圖5所示,以未圖示的光刻膠層作為掩膜,向形成P+D層22 的區(qū)域中注入P型雜質(zhì),形成與P+D層重疊的FP層24。例如,在加速電 壓50KeV、注入量1.5 x 1(VVcm2的條件下,進(jìn)行硼離子的該離子注入。再 有,F(xiàn)P層24與P+D層22相同,也形成在此后形成的接觸形成區(qū)域的下方, 是擊穿點(diǎn)處于更深位置、有助于提高耐靜電擊穿性的層。
接著,以柵極6作為掩膜的一部分,向P+D層21的表面注入P型雜 質(zhì),形成具有比P+D層21更高的P型雜質(zhì)濃度的SP+D層25。例如,在 加速電壓50KeV、注入量2x 10"/cm2的條件下,進(jìn)行硼離子的該離子注入。 像這樣,本實(shí)施方式的體層7由P型P+D層22和比P+D層22濃度更高的 淺擴(kuò)散的SP+D層25兩重結(jié)構(gòu)構(gòu)成。借助于此兩重結(jié)構(gòu),在利用濃度低的 P+D層21承受耐壓,利用濃度更高的SP+D層25進(jìn)行閾值的調(diào)整的同時(shí), 還能夠防止擊穿。
接著,以未圖示的光刻膠層作為掩膜,注入P型雜質(zhì),在SP+D層25 的表面上形成與源極層8鄰接的電位固定層10。例如,在加速電壓50KeV、注入量1.3 x 1015/0112的條件下,進(jìn)行磷離子的該離子注入。
接著,以柵極6作為掩膜的一部分,注入N型雜質(zhì),進(jìn)行熱處理,形 成與柵極6的各個(gè)端鄰接的源極層8 (NSD)及漏極層9 (NSD)。
接著,如圖6所示,在半導(dǎo)體襯底1的表面的整個(gè)表面上形成層間絕 緣膜26(例如,利用熱氧化法或CVD法形成的氧化硅膜或BPSG膜)。接 著,通過以未圖示的光刻膠層為掩膜,蝕刻層間絕緣膜26及柵極絕緣膜5, 來形成到達(dá)源極層8、漏極層9及電位固定層10的接觸孔。接著,在該接 觸孔處形成由鋁等導(dǎo)電材料構(gòu)成的布線層27。再有,前面形成的P+D層22 及FP層24位于該接觸區(qū)域的下方。
由以上的制造工序,能夠得到具有充分源.漏極耐壓且具有低的導(dǎo)通 電阻的電流驅(qū)動(dòng)能力高的DMOS晶體管70。
說明圖6所示的DMOS晶體管70的工作特性的一個(gè)例子。比較在 DMOS晶體管70的結(jié)構(gòu)中,F(xiàn)N層20的離子注入量為5.5 x 1012/0112時(shí)的 DMOS晶體管(DM0S1 )、注入量為6.0 x 1012/(^2的條件的DMOS晶體管 (DMOS2 )、和圖8中示出的現(xiàn)有結(jié)構(gòu)的DMOS晶體管(Normal DMOS ) 的工作特性。
圖7表示上述各DMOS晶體管的閾值(Vt)、導(dǎo)通電阻(Ron)、跨導(dǎo) (Gm)、飽和電流(Idsat)、截止時(shí)(柵極電位、源極電位及襯底電位為0V 的情形)的源 漏極耐壓(BVdson)的測量結(jié)果。
由此圖可知,由于DMOS1及DMOS2的導(dǎo)通電阻(Ron )比現(xiàn)有結(jié)構(gòu) (Normal DMOS)減小了 1/2左右,跨導(dǎo)(Gm )變大7倍左右,所以能夠 證明提高了電流驅(qū)動(dòng)能力。此外,判明截止時(shí)的耐壓(BVds)維持現(xiàn)有結(jié) 構(gòu)沒有變化的耐壓。此外,導(dǎo)通時(shí)的耐壓(BVdson)也非常高。即,本實(shí) 施形態(tài)的結(jié)構(gòu)中,能夠?qū)崿F(xiàn)耐壓的維持和導(dǎo)通電阻的降低的兩方面。
并且還有,比較作為另一DMOS晶體管,沒有形成N+D層23的情形 和形成N+D層23的情形的測量結(jié)果。于是,相對于在沒有形成N+D層23 的情況下導(dǎo)通電阻為大約103.1 (kQ),在形成N+D層23的情況下導(dǎo)通電 阻卻約為96.3 (kQ ),降低了大約6.6%。由此證明,從使導(dǎo)通電阻提高的 觀點(diǎn)出發(fā),優(yōu)選具備N+D層23。
像這樣,在上述的本實(shí)施方式中,在外延層內(nèi)形成與該外延層相反導(dǎo) 電類型的阱層,在該阱層內(nèi)配置DMOS晶體管。由此,能夠在由絕緣分離
ii層包圍的一個(gè)分離區(qū)域內(nèi)高效地混載DMOS晶體管和其它的器件元件,與
現(xiàn)有的結(jié)構(gòu)相比,能夠縮小芯片面積。
此外,在本實(shí)施方式的DMOS晶體管中,由于結(jié)構(gòu)為形成了N型雜質(zhì) 擴(kuò)散層(FN層20及N+D層23),自柵極6的下方相對漏極方向使N型雜 質(zhì)濃度慢慢地變高,所以提高了導(dǎo)通電阻及相互電導(dǎo)。此外,通過將FN層 20形成得比N+D層23淺,就能夠防止擊穿、實(shí)現(xiàn)高耐壓。
此外還有,通過在漏極層9的接觸區(qū)域的下方形成P型雜質(zhì)擴(kuò)散層 (P+D層22或FP層24 ),就將擊穿點(diǎn)BD配置在比襯底表面更深的位置。 由此,認(rèn)為難以引起柵極端的破壞,提高了對于靜電擊穿的耐性。再有, 在此所說的擊穿點(diǎn)是引起擊穿現(xiàn)象(Breakdown)的位置。
再有,本發(fā)明不限于上述實(shí)施方式,毫無疑問,能夠在不脫離其宗旨 的范圍內(nèi)進(jìn)行設(shè)計(jì)變更。例如,為了提高耐靜電擊穿性,雖然在上述實(shí)施 方式中是P+D層22和FP層24的兩層結(jié)構(gòu),但通過改變注入條件等,用一 層同樣也能夠提高耐靜電擊穿性。此外,雖然省略了有關(guān)P溝道型的DMOS 晶體管的說明,但僅導(dǎo)電類型不同、而結(jié)構(gòu)相同是周知的。此外,即使是 混載本發(fā)明的DMOS晶體管和P溝道型MOS晶體管以外的其它的器件元 件的結(jié)構(gòu),也能夠同樣適用。
權(quán)利要求
1、一種半導(dǎo)體器件,其特征在于,包括在第1導(dǎo)電類型的半導(dǎo)體層的表面上形成的、具有元件分離功能的第2導(dǎo)電類型的阱層;和在上述阱層內(nèi)形成的DMOS晶體管,上述DMOS晶體管包括包含在上述阱層的表面上形成的溝道區(qū)域的第2導(dǎo)電類型的體層;在上述體層的表面上形成的第1導(dǎo)電類型的源極層;在上述體層的一部分上隔著柵極絕緣膜形成的柵極;在上述阱層的表面上形成的第1導(dǎo)電類型的漏極層;和在上述柵極下方形成的、降低導(dǎo)通電阻的第1導(dǎo)電類型的第1擴(kuò)散層。
2、 根據(jù)權(quán)利要求1所述的半導(dǎo)體器件,其特征在于,包括在上述阱層 的表面上,與上述柵極的上述漏極層側(cè)的端部相鄰接而形成的、比上述第1 擴(kuò)散層的濃度更高的第l導(dǎo)電類型的第2擴(kuò)散層。
3、 根據(jù)權(quán)利要求2所述的半導(dǎo)體器件,其特征在于,上述第2擴(kuò)散層 形成得比上述第1擴(kuò)散層更深。
4、 根據(jù)權(quán)利要求1至權(quán)利要求3任意一項(xiàng)所述的半導(dǎo)體器件,其特征 在于,包括與上述漏極層重疊、比上述漏極層形成得更深的第2導(dǎo)電類型 的第3擴(kuò)散層。
5、 根據(jù)權(quán)利要求1至權(quán)利要求4任意一項(xiàng)所述的半導(dǎo)體器件,其特征 在于,包括將上述半導(dǎo)體層分離成多個(gè)分離區(qū)域、使相鄰的分離區(qū)域絕緣 的絕緣分離層,在一個(gè)分離區(qū)域內(nèi)混載上述DMOS晶體管和利用與上述DMOS晶體管 相同的電源電壓的器件元件。
6、 一種半導(dǎo)體器件的制造方法,特征在于,包括在第1導(dǎo)電類型的半導(dǎo)體層的表面上形成具有元件分離功能的第2導(dǎo) 電類型的阱層的工序;在上述阱層的表面的柵極形成區(qū)域中,形成用于降低導(dǎo)通電阻的第1 導(dǎo)電類型的第l擴(kuò)散層的工序;在上述第1擴(kuò)散層的一部分上隔著柵極絕緣膜形成柵極的工序;在上述阱層內(nèi)形成深達(dá)上述柵極的下方區(qū)域的一部分的第2導(dǎo)電類型的體層的工序;在上述體層內(nèi)形成與上述柵極鄰接的源極層的工序;和 在上述阱層內(nèi)形成漏極層的工序。
7、 根據(jù)權(quán)利要求6所述的半導(dǎo)體器件的制造方法,其特征在于,具有 在上述阱層的表面上,鄰接上述柵極的上述漏極層側(cè)的端部,形成比上述 第l擴(kuò)散層的濃度更高的第1導(dǎo)電類型的第2擴(kuò)散層的工序。
8、 根據(jù)權(quán)利要求7所述的半導(dǎo)體器件的制造方法,其特征在于,在形 成上述第2擴(kuò)散層的工序中,將上述第2擴(kuò)散層形成得比上述第1擴(kuò)散層 更深。
9、 根據(jù)權(quán)利要求6至權(quán)利要求8任意一項(xiàng)所述的半導(dǎo)體器件的制造方 法,其特征在于,具有形成與上述漏極層重疊、比上述漏極層更深的第2 導(dǎo)電類型的第3擴(kuò)散層的工序。
10、 根據(jù)權(quán)利要求6至權(quán)利要求9任意一項(xiàng)所述的半導(dǎo)體器件的制造 方法,其特征在于,具有將上述半導(dǎo)體層分離成多個(gè)分離區(qū)域、形成使相鄰的分離區(qū)域絕緣的 絕緣分離層的工序;和在一個(gè)分離區(qū)域內(nèi)形成上述DMOS晶體管和利用與上述DMOS晶體管 相同的電源電壓的器件元件的工序。
全文摘要
一種在含有DMOS晶體管的半導(dǎo)體器件中,減小芯片面積且導(dǎo)通電阻低、電流驅(qū)動(dòng)能力高的DMOS晶體管。在N型外延層(2)的表面上形成相反導(dǎo)電類型(P型)的P+W層(4),在該P(yáng)+W層(4)內(nèi)形成DMOS晶體管(50)。用P+W層(4)使外延層(2)與漏極區(qū)域絕緣。由此,就能夠在用絕緣分離層(15)包圍的一個(gè)區(qū)域內(nèi)混載DMOS晶體管和其它的器件元件。此外,在柵極(6)下方的P+W層(4)的表面區(qū)域中形成N型FN層(20)。形成與柵極(6)的漏極層(12)側(cè)的端部相鄰接的N+D層(23)。此外,在漏極層(12)的接觸區(qū)域的下方,形成比漏極層(12)更深的P型雜質(zhì)層(P+D層(22)、FP層(24))。
文檔編號H01L21/70GK101442073SQ200710306670
公開日2009年5月27日 申請日期2007年11月23日 優(yōu)先權(quán)日2007年11月23日
發(fā)明者中谷清史, 田中秀治, 菊地修一 申請人:三洋電機(jī)株式會(huì)社;三洋半導(dǎo)體株式會(huì)社