專利名稱：凹入式柵極晶體管元件結構及制作方法
技術領域：
本發(fā)明涉及一種半導體元件結構及制作方法，尤其涉及一種深溝渠電
容(deep trench capacitor)動態(tài)隨機存取存儲器(dynamic random access memory ，簡稱為DRAM)的凹入式柵極(recessed-gate)晶體管元件結構及制作方法。
背景技術：
隨著元件設計的尺寸不斷縮小，晶體管柵極溝道長度(gate channel lcngth)縮短所引發(fā)的短溝道效應(short channel effect ，簡稱為SCE)已成為半 導體存儲器元件進一 步提升集成度及操作效能的障礙。
過去已有人提出避免發(fā)生短溝道效應的方法，例如，減少柵極氧化層 的厚度或是增加溝道的摻雜濃度等，然而，這些方法卻可能同時造成元件 可靠度的下降或是數據傳送速度變慢等問題，并不適合實際應用。
為解決這些問題，該領域現已逐漸采用凹入式一冊杉L(recessed-gate)的 MOS晶體管元件設計，或所謂的U型延伸溝道元件(extended U-shape device,簡稱為EUD)，藉以提升如動態(tài)隨機存取存儲器(DRAM)等集成電路 集成度以及效能。
相較于傳統(tǒng)水平置放式MOS晶體管的源極、柵極與漏極，所謂的凹入 式柵極MOS晶體管是將柵極與漏極、源極制作于預先蝕刻在半導體基底中 的溝渠中，并且將^^極溝道區(qū)域設置在該溝渠的底部，從而形成一凹入式 溝道(recessed-channel),由此降低MOS晶體管的橫向面積，以:提升半導體
元件的集成度。
然而，前述的凹入式柵極MOS晶體管元件仍有諸多缺點，例如，高柵
leakage,簡稱為GIDL),這些都是導致元件操作效能下降的原因，因此需 要進一步改善及改進。

發(fā)明內容
本發(fā)明的主要目的在于提供一種改良的凹入式柵極MOS晶體管元件， 其具有不對稱的柵極氧化層結構，可以有效改善元件的操作效能以及漏電
流問題。
根據本發(fā)明的優(yōu)選實施例，本發(fā)明披露一種凹入式柵極晶體管元件結 構，包括有一凹入式柵極，設于一形成在一半導體基底內的柵極溝渠中，
其中該柵極溝渠分為一垂直側壁部分以及一 U型底部； 一源極4參雜區(qū)，設 于該柵極溝渠一側的該半導體基底內； 一漏極摻雜區(qū)，設于該柵極溝渠另 一側的該半導體基底內；及一不對稱的柵極氧化層，介于該凹入式柵極與 該半導體基底之間的該柵極溝渠上，其中該不對稱的柵極氧化層于該凹入
式柵極與該漏極摻雜區(qū)之間具有一第一厚度，于該凹入式柵極與該源極摻 雜區(qū)之間具有一第二厚度，且該第一厚度大于該第二厚度。
依據另 一優(yōu)選實施例，本發(fā)明提供一種形成不同厚度柵極氧化層的方 法，包括有提供一半導體基底，其上形成有一柵極溝渠，其中該柵極溝渠 分為一垂直側壁部分以及一 U型底部；進行單次的斜角度離子注入工藝， 在該柵極溝渠的單側的該垂直側壁部分注入第一摻雜劑；進行一垂直的離 子注入工藝，在該柵極溝渠的該U型底部注入第二摻雜劑；及進行一熱氧 化工藝，于注入有該第一摻雜劑的該垂直側壁部分長出一第一柵極氧化層， 同時于注入有該第二摻雜劑的該U型底部長出一第二柵極氧化層，其中該 第 一柵極氧化層的厚度大于該第二柵極氧化層的厚度。
依據又另 一優(yōu)選實施例，本發(fā)明提供一種形成不同厚度柵極氧化層的 方法，包括有提供一半導體基底，其上形成有一柵極溝渠，其中該柵極溝 渠分為一垂直側壁部分以及一U型底部；進行單次的斜角度離子注入工藝， 僅于該柵極溝渠的單側的該垂直側壁部分注入一摻雜劑；進行第一熱氧化 工藝，于注入有該摻雜劑的該垂直側壁部分長出一第一柵極氧化層，同時 于該柵極溝渠的其它部位長出 一 第二柵極氧化層，且該第 一柵極氧化層的 厚度大于該第二柵極氧化層的厚度；進行一蝕刻工藝，去除位于該柵極溝 渠的該U型底部上的該第二柵極氧化層，以暴露出部分的該半導體基底； 及進行一第二熱氧化工藝，于暴露出的該半導體基底上長出一第三柵極氧 化層。
為讓本發(fā)明的上述目的、特征、和優(yōu)點能更明顯易懂，下文特舉優(yōu)選實施方式，并配合附圖，作詳細說明如下。然而如下的優(yōu)選實施方式與圖 式僅供參考與說明用，并非用來對本發(fā)明加以限制。


圖1為依據本發(fā)明優(yōu)選實施例所繪示的凹入式柵極MOS晶體管元件的
剖面示意圖。
圖2為依據本發(fā)明另 一優(yōu)選實施例所繪示的凹入式柵極MOS晶體管元
件的剖面示意圖。
圖3至圖6繪示的是本發(fā)明優(yōu)選實施例在柵極溝渠中形成具有三種不 同厚度柵極氧化層的方法的剖面示意圖。
圖7至圖IO繪示的是本發(fā)明僅用單次的離子注入工藝，配合同步蒸汽 法，在柵極溝渠內形成不同的厚度柵極氧化層的示意圖。
主要元件符號說明
1深溝渠電容DRAM陣列10 凹入式柵極MOS晶體管元件
10a凹入式柵極MOS晶體管元件
11凹入式4冊才及12柵極溝渠
12a垂直側壁部分12bU型底部
13源極摻雜區(qū)14漏極摻雜區(qū)
15柵極氧化層15a柵極氧化層
15b柵極氧化層15c柵極氧化層
16U型溝道20深溝渠電容結構
22摻雜多晶硅層23側壁電容介電層
24擴散區(qū)域26單邊埋入導電帶
30溝渠上蓋層40接觸插塞
100半導體基底
具體實施例方式
請參閱圖1，其為依據本發(fā)明優(yōu)選實施例所繪示的凹入式柵極MOS晶 體管元件的剖面示意圖。如圖1所示，根據本發(fā)明的優(yōu)選實施例，凹入式 柵極MOS晶體管元件IO是設置在一深溝渠電容DRAM陣列1中，因此，RCAT)，而每一個凹入式柵極MOS晶體管元件10與一個設置在其鄰近位 置的深溝渠電容結構20,共同組成一個DRAM單元胞。
根據本發(fā)明的優(yōu)選實施例，凹入式柵極MOS晶體管元件10包括有一 凹入式柵極11、 一源極摻雜區(qū)13、 一漏極摻雜區(qū)14以及一柵極氧化層15。 其中，凹入式柵極11是嵌入于蝕刻至半導體基底100 —預定深度的柵極溝 渠(gate trench)12內，且凹入式柵極11可以包括有多晶硅、金屬或者其組合。 柵極溝渠12可分為垂直側壁部分12a以及U型底部12b,而凹入式柵極 MOS晶體管元件10的U型溝道16即位于U型底部12b。
形成在柵極溝渠12表面上的柵極氧化層15可以是由爐管技術、快速 熱反應(RTP)工藝或類似的氧化層生長技術所形成，但其中不包括同步蒸汽 法(in-situ steam generation, 簡稱ISSG)。
根據本發(fā)明的優(yōu)選實施例，深溝渠電容結構20包括有一摻雜多晶硅 (doped polysilicon)層22以及一,j壁電容介電(sidewall capacitor dielectric)層 23，例如，ONO介電層。摻雜多晶硅層22是用來作為深溝渠電容結構20 的上電極。為簡化說明，溝渠電容結構20的埋入式電容下電極(buriedplate) 并未特別顯示在圖中，而僅簡要顯示溝渠電容結構20的上部構造。
此外，在溝渠電容結構20的上部，利用所謂的"單邊埋入導電帶 (Single-SidedBuried Strap,又稱為SSBS)"工藝形成有單邊埋入導電帶26, 以及溝渠上蓋層(Trench Top Oxide,簡稱為TTO)30。其中，溝渠上蓋層30 可以是氧化硅所構成，例如，以高密度等離子體化學氣相沉積(high-density plasma chemical vapor deposition, HDPCVD)法所沉積。
前述的"單邊埋入導電帶"工藝通常包括有以下的步驟將側壁電容 介電層23以及多晶硅層(Poly-2) 22回蝕刻至一第一預定深度，再填入另一 多晶硅層(Poly-3),回蝕刻Poly-3至第二預定深度后，在Poly-3上形成不對 稱的間隙壁，然后蝕刻未被該間隙壁覆蓋的Poly-3以及Poly-2，最后，填 入TTO硅氧絕緣層，再以化學機械拋光工藝將TTO硅氧絕緣層平坦化。
凹入式柵極MOS晶體管元件10是通過漏極〗參雜區(qū)14，與經由溝渠電 容結構20的單邊埋入導電帶26外擴出來的擴散區(qū)域24相連接。電子或者 電流即經由位線(圖未示)通過接觸插塞40、凹入式柵極MOS晶體管元件10 的源極摻雜區(qū)13、開啟的U型溝道16、漏極摻雜區(qū)14、擴散區(qū)域24所構 成的路徑到達深溝渠電容20的上電極，并進行數據的存取動作。本發(fā)明的技術特征在于凹入式柵極MOS晶體管元件10的柵極氧化層 15至少具有兩種不同的厚度，呈現出一種獨特的不對稱結構，其中厚度較 厚的柵極氧化層15a位于凹入式柵極MOS晶體管元件10的凹入式柵極11 與漏極摻雜區(qū)14之間，而厚度較薄的柵極氧化層15b則是位于凹入式柵極 11與源極摻雜區(qū)13之間。
柵極氧化層15b從柵極溝渠12靠近源極摻雜區(qū)13 —側的垂直側壁部 分12a向下延伸到U型底部12b。根據本發(fā)明的優(yōu)選實施例，柵極氧化層 15a的厚度約介于150埃至300埃之間，而柵極氧化層15b的厚度約介于20 埃至60埃之間。
較厚的柵極氧化層15a可以降低凹入式柵極MOS晶體管元件10在操 作時，于圓圈處50所示的凹入式柵極11、漏極摻雜區(qū)14與半導體基底100 三者交界處所產生的高電場所引起的柵極引發(fā)漏極漏電流(GIDL)，同時， 由于柵極氧化層15的不對稱的結構，另一方面可以維持或改善凹入式柵極 MOS晶體管元件10的操作效能。
請參閱圖2,其為依據本發(fā)明另一優(yōu)選實施例所繪示的凹入式柵極 M()S晶體管元件的剖面示意圖，其中，仍沿用相同的符號來表示相同的元 件部位。如圖2所示，凹入式柵極MOS晶體管元件10a同樣包括有一凹入 式柵極ll、 一源極摻雜區(qū)13、 一漏極摻雜區(qū)14以及一對冊極氧化層15。
其中，凹入式柵極11是嵌入于蝕刻至半導體基底100 —預定深度的柵 極溝渠12內。柵極溝渠12可分為垂直側壁部分12a以及U型底部12b，而 凹入式柵極MOS晶體管元件10的U型溝道16位于U型底部12b。
深溝渠電容結構20包括有一摻雜多晶硅層22以及一側壁電容介電層 23。摻雜多晶硅層22是用來作為深溝渠電容結構20的上電極。為簡化說 明，溝渠電容結構20的埋入式電容下電極并未特別顯示在圖中，而僅簡要 顯示溝渠電容結構20的上部構造。凹入式柵極MOS晶體管元件10a與深 溝渠電容結構20共同組成一個DRAM單元胞。
柵極氧化層15具有三種不同的厚度，呈現出不對稱的結構，其中厚度 最厚的柵極氧化層15a位于凹入式柵極11與漏極摻雜區(qū)14之間，而厚度次 厚的柵極氧化層15b則是位于凹入式柵極11與源極摻雜區(qū)13之間。最薄 的柵極氧化層15c位于U型底部12b。
根據本發(fā)明的優(yōu)選實施例，柵極氧化層15a的厚度約介于150埃至300埃之間，柵極氧化層15b的厚度約介于80埃至120埃之間，而柵極氧化層 5c的厚度約介于20埃至60埃之間。
請參閱圖3至圖6，其繪示的是本發(fā)明優(yōu)選實施例在柵極溝渠中形成具 有三種不同厚度柵極氧化層的方法的剖面示意圖，其中，仍沿用相同的符 號來表示相同的元件部位。首先，如圖3所示，于半導體基底100上形成 一深溝渠電容結構20，包括有一摻雜多晶硅層22以及一側壁電容介電層 23。接著，在半導體基底100上形成一柵極溝渠12，包括垂直側壁部分12a 以及U型底部12b。
如圖4所示，進行單次的斜角度離子注入工藝，在較靠近深溝渠電容 結構20的垂直側壁部分12a上注入預定濃度的氬離子。接著，如圖5所示， 進行單次的離子注入工藝，在深溝渠電容結構20的U型底部12b上注入預 定濃度的氮離子。當然，圖4以及圖5的離子注入工藝順序上可以對調。
然后，如圖6所示，進行一熱氧化工藝，優(yōu)選為爐管或快速熱反應(RTP) 工藝，在柵極溝渠12內長出不同厚度的柵極氧化層15，其中，注入有氬離 子的垂直側壁部分12a在熱氧化工藝中的氧化層成長速率最快，而注入有氮 離子的U型底部12b在熱氧化工藝中的氧化層成長速率最慢，因此，最終 可以得到三種不同的厚度，呈現出不對稱的結構。
其中，柵極氧化層15a厚度最厚，而位于U型底部12b的柵極氧化層 15c最薄，柵極氧化層15b的厚度則介于柵極氧化層15a與柵極氧化層15c 之間。由于U型底部12b注入有氮離子，因此最終于U型底部12b形成的 柵極氧化層15c為氮4參雜氧化硅(nitrogen-doped silicon oxide)。
此處，要注意的是前述的熱氧化工藝并不包括同步蒸汽法(ISSG)，這是 因為同步蒸汽法對于注入有摻雜劑的半導體基底表面在氧化過程中不會有 選擇性，因此不會產生氧化速率的差異。因此，針對圖3至圖6所描述的 工藝，同步蒸汽法并不適合。
此外，同樣利用離子注入工藝使柵極溝渠12內注入摻雜劑導致氧化層 成長速率差異化的原理，本發(fā)明亦可以通過注入不同濃度的氮離子，來形 成不同厚度的柵極氧化層15。例如，第一次的離子注入工藝采垂直方式于 U型底部12b注入濃度較高的氮離子，隨后進行單次的斜角度離子注入工 藝，在柵極溝渠12的單邊垂直側壁12a上注入濃度較低的氮離子。
接著，進行氧化工藝。此時，注入濃度較高的氮離子的U型底部12b的氧化層成長速率最慢，因此長出最薄的氧化層，而注入濃度較低的氮離
子的單邊垂直側壁12a的氧化層成長速率次之，而未注入摻雜劑的垂直側壁 12a的氧化層成長速率最快，如此同樣可以得到三種不同的厚度的柵極氧化 層15，而呈現出不對稱的結構。
請參閱圖7至圖10，本發(fā)明亦可以僅用單次的離子注入工藝，配合同 步蒸汽法，在柵極溝渠內形成三種不同的厚度的柵極氧化層。首先，如圖7 所示，于半導體基底100上形成一深溝渠電容結構20，包括有一摻雜多晶 硅層22以及一側壁電容介電層23。接著，在半導體基底100上形成一柵極 溝渠12,包括垂直側壁部分12a以及U型底部12b。然后，進行單次的斜 角度離子注入工藝，在較靠近深溝渠電容結構20的垂直側壁部分12a上注 入預定濃度的氳離子。
如圖8所示，進行第一次熱氧化工藝，例如爐管或快速熱反應工藝， 在柵極溝渠12內長出不同厚度的柵極氧化層15a及15b,其中，注入有氬 離子的垂直側壁部分12a在熱氧化工藝中的氧化層成長速率最快，形成較厚 的柵極氧化層15a，而未被注入的U型底部12b以及另一側的垂直側壁部分 12a，在熱氧化工藝中的氧化層成長速率相對較慢，如此可以得到兩種不同 厚度的柵極氧化層15a及15b,且同樣為不對稱結構。
如圖9所示，接著進行一各向異性干蝕刻工藝，將U型底部12b上的 柵極氧化層15b去除，暴露出部分的半導體基底100。最后，如圖IO所示， 進行第二次熱氧化工藝，如同步蒸汽法，在柵極溝渠12內被暴露出來的半 導體基底IOO上長出一柵極氧化層15c。如此僅使用單次的離子注入工藝， 便同樣可以在柵極溝渠12內得到三種不同的厚度的柵極氧化層15,而呈現 出不對稱的結構。
以上所述僅為本發(fā)明的優(yōu)選實施例，凡依本發(fā)明權利要求所做的均等 變化與修飾，皆應屬本發(fā)明的涵蓋范圍。
權利要求
1. 一種凹入式柵極晶體管元件結構，包括有凹入式柵極，設于形成在半導體基底內的柵極溝渠中，其中該柵極溝渠包括側壁部分，以及連結著該側壁部分的U型底部；源極摻雜區(qū)，設于該柵極溝渠一側的該半導體基底內；漏極摻雜區(qū)，設于該柵極溝渠相對于該源極摻雜區(qū)另一側的該半導體基底內；及不對稱的柵極氧化層，介于該凹入式柵極與該半導體基底之間的該柵極溝渠上。
2. 如權利要求1所述的凹入式柵極晶體管元件結構，其中該不對稱的 柵極氧化層于該凹入式柵極與該漏極纟參雜區(qū)之間具有第 一厚度，于該凹入 式柵極與該源極摻雜區(qū)之間具有第二厚度。
3. 如權利要求2所述的凹入式柵極晶體管元件結構，其中該第一厚度 大于該第二厚度。
4. 如權利要求2所述的凹入式柵極晶體管元件結構，其中于該凹入式 柵極底面和柵極溝渠的該U型底部間，該不對稱的柵極氧化層具有第三厚度。
5. —種在溝渠內形成氧化層的方法，包括有提供半導體基底，其上形成有溝渠，其中該溝渠分為側壁部分以及U 型底部；注入第一摻雜劑于該側壁的一部分；以及生成第一氧化層于注入有該第一摻雜劑的該側壁部分，以及于該側壁 部分的相對側壁處，生成第二氧化層。
6. 如權利要求5所述的在溝渠內形成氧化層的方法，其中該第一氧化 層厚度大于該第二氧化層厚度。
7. 如權利要求5所述的在溝渠內形成氧化層的方法，其中，注入該第 一摻雜劑的方法包括斜角度離子注入工藝。
8.如權利要求7所述的在溝渠內形成氧化層的方法，其中該第一摻雜 劑包括有氬離子。
9.如權利要求5所述的在溝渠內形成氧化層的方法，其中于生成該第二氧化層后還包括移除該U型底部上所生成的該第二氧化層；以及 于該U型底部上生成第三氧化層。
10. 如權利要求9所述的在溝渠內形成氧化層的方法，其中該第三氧化 層厚度小于該第二氧化層厚度。
11. 一種在溝渠內形成氧化層的方法，包括有提供半導體基底，其上形成有溝渠，其中該溝渠分為側壁部分以及U 型底部；于該側壁的一部分注入第一摻雜劑； 于該U型底部注入第二摻雜劑；以及進行熱氧化工藝，于注入有該第一摻雜劑的該側壁部分生成第一氧化 層，于未注入該第一摻雜劑的該側壁部分生成第二氧化層，而注入該第二 摻雜劑的U型底部生成第三氧化層。
12. 如權利要求11所述的在溝渠內形成氧化層的方法，其中該第三氧 化層的厚度小于該第二氧化層的厚度。
13. 如權利要求12所述的在溝渠內形成氧化層的方法，其中該第二氧 化層的厚度小于該第一氧化層的厚度。
14. 如權利要求11所述的在溝渠內形成氧化層的方法，其中于該側壁 的 一部分注入該第 一摻雜劑的方法包括斜角度離子注入工藝。
15. 如權利要求14所述的在溝渠內形成氧化層的方法，其中該第一摻 雜劑包括有氬離子。
16. 如權利要求14所述的在溝渠內形成氧化層的方法，其中該第二摻 雜劑包括有氮離子。
17. —種凹入式柵極氧化層結構，包括柵極溝渠，設置于半導體基底中，該柵極溝渠具有側壁部分和U型底 部；以及柵極氧化層，覆蓋于該半導體溝渠表面，其中覆蓋于該側壁部分的該 柵極氧化層具有不均勻厚度。
18. 如權利要求17所述的凹入式柵極氧化層結構，其中該柵極氧化層 覆蓋于該U型底部的厚度不同于覆蓋該側壁部分的厚度。
全文摘要
一種凹入式柵極晶體管元件結構，包括有一凹入式柵極，設于一形成在一半導體基底內的柵極溝渠中，其中該柵極溝渠分為一垂直側壁部分以及一U型底部；一源極摻雜區(qū)，設于該柵極溝渠一側的該半導體基底內；一漏極摻雜區(qū)，設于該柵極溝渠另一側的該半導體基底內；及一不對稱的柵極氧化層，介于該凹入式柵極與該半導體基底之間的該柵極溝渠上，其中該不對稱的柵極氧化層于該凹入式柵極與該漏極摻雜區(qū)之間具有一第一厚度，于該凹入式柵極與該源極摻雜區(qū)之間具有一第二厚度，且該第一厚度大于該第二厚度。
文檔編號H01L29/66GK101452957SQ20071019622
公開日2009年6月10日 申請日期2007年11月30日 優(yōu)先權日2007年11月30日
發(fā)明者吳鐵將, 李中元, 林正平, 王哲麒 申請人:南亞科技股份有限公司