專利名稱：疊層集成電路存儲器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及到疊層集成電路存儲器。
背景技術(shù)：
提高電子電路性能和降低其成本的制造方法，毫無例外地是提高 電路集成度和減小相等數(shù)量的諸如晶體管或電容器之類的電子器件所 占據(jù)的物理尺寸的方法。這些方法已經(jīng)生產(chǎn)了每秒鐘能夠運行一億次 的成本低于1000美元的1996微處理器和數(shù)據(jù)存儲時間小于50毫微秒 的成本低于50美元的64兆位DRAM電路。這種電路的物理尺寸小于 2cm2。這些制造方法很大程度上支撐著主要工業(yè)化國家的經(jīng)濟生活標(biāo) 準(zhǔn)，并在全球人民的日常生活中肯定會繼續(xù)具有重大影響。
電路制造方法有二種主要形式工藝集成和裝配集成。歷史上， 這二種制造科目之間的界線是很清楚的，但隨著MCM(多芯片模塊) 和倒裝片管芯安裝的使用的出現(xiàn)，這一清晰的分隔可能會很快地消失。 (相對于例如封裝形式中的集成電路，此處的術(shù)語"集成電路(IC)" 主要是用于切自半導(dǎo)體晶片之類的電路襯底的單個管芯中的集成電 路)。在初期的管芯形式中，大多數(shù)IC現(xiàn)在是單獨封裝的，但越來越 多地使用MCM。 MCM中的管芯通常用諸如金屬絲鍵合、DCA (直 接芯片安裝)或FCA (倒裝片安裝)之類的常規(guī)IC管芯I/O互連鍵
合方法，以平面形式被安裝到電路襯底。
諸如DRAM、 SRAM、快速EPROM、 EEPROM、鐵電存儲器、 GMR (巨磁阻)之類的集成電路存儲器，具有共同的結(jié)構(gòu)特性，即與 控制電路單片集成在同一個具有存儲器陣列電路的管芯上。對于大存 儲器電路，這樣構(gòu)成的(標(biāo)準(zhǔn)或常規(guī)的)結(jié)構(gòu)即電路布局結(jié)構(gòu)就在控 制電路與存儲器陣列電路之間產(chǎn)生了設(shè)計折中限制。制造過程中存儲 器單元電路的幾何尺寸的減小已經(jīng)導(dǎo)致了密度越來越高的存儲器IC， 但這種更高的存儲器密度已經(jīng)導(dǎo)致了以犧牲更大的IC面積為代價的 更尖端的控制電路。更大的IC面積至少意味著單位IC的更高的制造 成本(每個晶片的IC更少)以及更低的IC成品率(每個晶片可工作 的IC更少)，而在最壞的情況下，由于成本無竟?fàn)幮曰蜻\行不可靠而 導(dǎo)致無法制造的IC設(shè)計。
隨著存儲器密度的增大和單個存儲器單元尺寸的減小，需要更多 的控制電路。在諸如DRAM之類的某些情況下，存儲器IC的控制電 路所占IC面積的百分?jǐn)?shù)接近或超過40%。 一部分控制電路是讀出放 大器，它在讀出操作過程中對存儲器陣列電路中的存儲器單元的狀態(tài)、 電位或電荷進行讀出。讀出放大器電路是控制電路的主要部分，改善 讀出放大器的靈敏度，以便讀出甚至更小的存儲器單元同時又防止讀 出放大器所用的面積變得太大，是對IC存儲器設(shè)計者的一個永恒的挑 戰(zhàn)。
如果沒有這一控制電路和存儲器電路之間的限制或折中，則能夠 將控制電路制造成執(zhí)行大量的額外功能，諸如對每個存儲器單元進行 多重存儲狀態(tài)的讀出、通過更靈敏的讀出放大器進行更快的存儲器存 取、超高速緩存、刷新、地址轉(zhuǎn)換等等。但這一折中是目前所有制造 廠家所制造的存儲器IC的物理的和經(jīng)濟的現(xiàn)實。
DRAM電路的容量每代之間以4倍的因子增加，例如1兆位，4 兆位，16兆位，64兆位DRAM。電路存儲器容量的這一每代4倍的 增大，已經(jīng)導(dǎo)致了越來越大的DRAM電路面積。在引入新一代DRAM 的時候，電路成品率太低，因而大量制造是不合算的。在新一代DRAM
的實驗性樣品出現(xiàn)的日期與大量生產(chǎn)這種電路的日期之間，通常要幾 年。
在本發(fā)明人的美國專利5354695中，公開了以疊層即三維(3D) 方式來裝配管芯，此處列為參考。而且，還試圖以3D方式裝配存儲 器管芯。德克薩斯州Dallas的德州儀器公司、力。州Costa Mesa的Irvine Semsors以及力口州Scotts Valley的Cubic Memory ^>司，都已試圖生 產(chǎn)疊層即3D DRAM產(chǎn)品。在所有三種情況下，管芯形式的常規(guī)DRAM 都被層疊起來，并沿電路疊層的外表面制作疊層中各個DRAM之間的 互連。這些產(chǎn)品已經(jīng)銷售幾年了，并已證明對于商業(yè)應(yīng)用來說是太昂 貴了，但由于其物理尺寸即腳印(footprint)小，故在空間及軍事應(yīng) 用中已經(jīng)得到了一些應(yīng)用。
DRAM電路類型被認(rèn)為是并常常被用作本說明書的樣品，然而， 本發(fā)明顯然不局限于DRAM類型電路。諸如EEPROM (電可擦可編 程只讀存儲器)、快速EPROM、鐵電存儲器、GMR (巨磁阻)或這 些存儲器單元的組合之類的存儲器單元類型，無疑也能夠用于本三維 結(jié)構(gòu)(3DS)方法來制作3DS存儲器器件。
本發(fā)明還有下列其它的目的
1. 比之僅僅用單片電路集成方法常規(guī)制造的電路，存儲器每兆位 的制造成本降低幾倍。
2. 比之常規(guī)制造的存儲器電路，性能高幾倍。
3. 比之常規(guī)制造的存儲器電路，單位IC的存儲器密度高許多倍。
4. 設(shè)計者對電路面積尺寸因而對成本的更大的控制權(quán)。
5. 用內(nèi)部控制器對存儲器單元進行電路的動態(tài)和靜態(tài)自測試。
6. 動態(tài)錯誤恢復(fù)和重構(gòu)。
7. 每個存儲器單元的多層存儲。
8. 虛擬地址變換、地址分屏(address windowing )、諸如間接尋 址或按內(nèi)容尋址的各種尋址功能、模擬電路功能、以及各種圖象加速 和微處理器功能。

發(fā)明內(nèi)容
本3DS存儲器技術(shù)是一種疊層即3D電路裝配技術(shù)。其特點包括:
1. 存儲器電路與控制邏輯，物理上分隔在不同的層上；
2. 幾個存儲器電路用一個控制邏輯；
3. 存儲器電路被減薄到厚度小于約50微米，形成一個具有平坦 的加工過的鍵合表面的基本上柔軟的襯底，并在仍然處于晶片襯底形 式的情況下，將電路鍵合到電路疊層；以及
4. 采用細粒高密度層間垂直總線連接。
3DS存儲器制造方法使得能夠?qū)崿F(xiàn)幾種功能和物理尺寸效能，并 用現(xiàn)有的半導(dǎo)體工藝技術(shù)加以實現(xiàn)。以DRAM電路作為例子，用0.25 微米工藝制造的64兆位DRAM可以具有84mm2的管芯尺寸、存儲器 面積對管芯尺寸的比率為40%、和約為50ns的對8兆位存儲的存取 時間；用同樣的0.25微米工藝制造的3DSDRAMIC將具有18.6mm2 的管芯尺寸，釆用17層DRAM陣列電路，存儲器面積對管芯尺寸的 比率為94.4%，而對64兆位存儲的存取時間可望小于10ns。 3DS DRAM IC制造方法代表了相對于常規(guī)DRAM IC制造方法的每兆位 成本的可觀的幾倍的降低。換言之，3DS存儲器制造方法在基本結(jié)構(gòu) 層面上代表了與所用的工藝制造技術(shù)無關(guān)的十分重要的成本節(jié)省方 法。


結(jié)合附圖，從下列描述中可以進一步了解本發(fā)明。在這些附圖中
圖la是用方法A或方法B制造的3DS DRAM IC的示意圖，顯 示了與常規(guī)IC管芯相同的I/O鍵合焊點的物理狀態(tài)；
圖lb是3DS存儲器IC的剖面圖，示出了幾個減薄了的電路層之 間的金屬鍵合互連；
圖lc是面朝下鍵合和互連在一個較大的常規(guī)IC或另 一個3DS IC 上的3DS DRAM IC的示意圖2a示出了具有一組數(shù)據(jù)線總線即一個端口的3DS DRAM陣列
電路塊的物理布局；
圖2b示出了具有二組數(shù)據(jù)線總線即二個端口的3DS DRAM陣列
電路塊的物理布局；
圖2c示出了部分典型存儲器控制器電路的物理布局；
圖3示出了 3DSDRAM陣列電路的物理布局，示出了 ( 64 ) 3DS
DRAM陣列塊各部分；
圖4是減薄了的襯底中的普通3DS垂直互連或連接線的剖面圖； 圖5示出了用來向下選擇柵線讀出或?qū)懭脒x擇的3DS存儲器多路
復(fù)用器的布局。
具體實施例方式
參照圖la和圖lb， 3DS (三維結(jié)構(gòu))存儲器器件100是一個所有 電路層之間具有細粒垂直互連的集成電路疊層。如從圖2a和圖2b可 見，術(shù)語"細粒層間垂直互連"被用來表示穿透電路層的導(dǎo)體，它具有 或不具有插入的器件元件，且標(biāo)稱間距小于100微米，更典型是小于 IO微米，但不限制小于2微米的間距。細粒層間互連也起將各個電路 層鍵合到一起的作用。如圖lb所示，雖然鍵合和互連層105a和105b 等最好是金屬，但如以下更充分地所述，也可以使用其它材料。
鍵合和互連層105a和105b等中的圖形107a和107b等，確定了 集成電路各層之間的垂直互連接觸，并用來使這些接觸彼此電隔離以 及與其余的鍵合材料電隔離；此圖形在鍵合層中取空洞或介電質(zhì)填充
的間隔的形式。
3DS存儲器疊層通常被組織成控制器101和數(shù)目 一般為9-32個的 存儲器陣列電路層103,但對層數(shù)沒有特別的限制?？刂破麟娐肥菢?biāo) 稱電路厚度(通常為0.5mm或更厚)，但各個存儲器陣列電路層是減 薄了的基本上柔軟的凈應(yīng)力低的電路，其厚度小于50微米，通常小于
IO微米。在最終的存儲器陣列電路層上制作常規(guī)i/o鍵合焊點，以便
用于常規(guī)封裝方法?？梢允褂弥T如插入互連(公開在本發(fā)明人的美國 專利5323035和5453404中)、DCA (直接芯片安裝)或FCA (倒裝
片安裝)方法之類的其它金屬圖形。
細粒層間垂直互連還可以用于3DS存儲器管芯與常規(guī)管芯(其中 常規(guī)管芯可以是圖lc所示的控制器電路)之間的或3DS存儲器管芯 與另 一個3DS存儲器管芯之間的直接單個管芯鍵合；應(yīng)該設(shè)想的是， 待要鍵合到一起的各個芯片的面積(尺寸)可以不同，不必完全相同。 更確切地說，參照圖lc， 3DS DRAM IC疊層100被面朝下鍵合并互 連在一個較大的常規(guī)IC或另一個3DS IC 107上。3DS疊層100也可 以只由具有DRAM控制器電路作為較大管芯部分的DRAM陣列電路 組成。若DRAM控制器電路是較大管芯部分，則可能要求細粒垂直總 線互連(在3DS DRAM IC疊層100的表面109處)將3DS DRAM陣 列電路連接到DRAM控制器，否則較大晶粒的常規(guī)互連可能進入(圖 形化)到整平了的鍵合層中。
如圖3所示，各個存儲器陣列電路層包括由存儲器陣列塊301(標(biāo) 稱面積小于5mm2 )組成的存儲器陣列電路300，且各個塊由存儲器單 元(以與DRAM或EEPROM電路的單元陣列很相似的方式)、總線 電極、以及按設(shè)計者的意思用來選擇存儲器陣列的特定行或列的啟動 柵組成?？刂齐娐酚赏ǔＴ谥T如常規(guī)DRAM之類的單片設(shè)計的典型存 儲器電路的外圍可能找到的讀出放大器、地址、控制和驅(qū)動邏輯組成。
細?？偩€獨立于各個存儲器陣列層垂直連接控制器，使控制器能 夠?qū)Ⅱ?qū)動(功率)或啟動信號提供給任一層而不影響其它任何一層的 狀態(tài)。這使控制器能夠獨立地對各個存儲器電路層進行測試、讀出或 寫入。
圖2a和圖2b示出了諸如圖3的塊301的存儲器陣列的可能塊的 布局的例子。雖然只示出了塊的一部分，但在所示的實施例中，各個 塊呈現(xiàn)橫向?qū)ΨQ，致使可以從所示的部分確定整個塊的布局。各個參 考號后面的縮寫"T，，、"L，，和"TL"分別被用來表示"上"、"左"和"左上"， 表示圖中未示出的相應(yīng)元件。
參照圖2a，塊的核心部分200由大量的存儲器單元組成。邏輯上 說，存儲器單元集合可以再分成各含有例如由64兆位存儲器單元組成的8x8陣列的"宏單元，，201。在核心的外圍制作了細粒垂直互連，它包 含以下參照圖4更詳細地描述的層間鍵合和總線接觸金屬化400。細 粒垂直互連包括I/O功率和接地總線203TL、存儲器電路層選擇205T、 存儲器宏單元列選擇207T、數(shù)據(jù)線209L和柵線多路復(fù)用器("mux") 選擇209TL。在所示實施例中，柵線多路復(fù)用器211T是4:l多路復(fù)用 器，用來在8列寬的存儲器宏單元列中選擇4列中的1個。相應(yīng)的下 側(cè)4:1多路復(fù)用器與上側(cè)多路復(fù)用器211T組合形成等效8:1多路復(fù)用 器，用來從8柵線寬的存儲器宏單元列中選擇一個柵線。
圖5示出了 4:1柵線總線多路復(fù)用器500的一種實現(xiàn)。柵線啟動 209TL (例如制作在金屬層1中)分別控制晶體管501a-501d。耦合到 晶體管的是各個柵線503a-503d。同時部分可看到的是耦合到相應(yīng)4:1 多路復(fù)用器(未示出)的柵線505a-505d。當(dāng)一個柵線啟動被激活時， 相應(yīng)的柵線被耦合到多路復(fù)用器(例如制作在金屬層2中)的輸出線 507。輸出線通過線509 (例如制作在金屬層3中且相應(yīng)于垂直總線互 連的金屬接觸400 )和鵠栓511和513，被連接到一個或更多個垂直總 線接觸。鎢栓513將線509連接到垂直互連(未示出)。
再次參照圖2a，在存儲器電路層的情況下，此層也可以包括來自 控制器層啟動信號205T的輸出線啟動(柵)，對其可以提供I/0啟動 (柵)213。
要注意的是，在存儲器層面處，各個存儲器塊301與每個其它的 存儲器塊301是電隔離的。因此，各個存儲器塊的成品率幾率是獨立 的。
同可以增加額外的4冊線垂直互連一樣，可以增加額外的讀出/寫入 端口；額外的垂直互連能夠以冗余的方式被采用，以便改善垂直互連 成品率。3DS存儲器電路能夠被設(shè)計成具有一個或更多個數(shù)據(jù)讀出和 寫入總線端口互連。參照圖2b，存儲器塊301，被示為具有端口 P0 (209L )和另 一個端口 P， ( 209L，)。對垂直互連數(shù)目的唯一限制是這 種垂直互連加在電路成本上的雜項開支(overhead )。細粒垂直互連方 法在僅僅增加百分之幾的管芯面積的情況下，使每個塊能夠有上千的互連。
作為一個例子，圖2b所示的具有二個讀出/寫入端口并在0.35微 米或0.15微米設(shè)計規(guī)則中完成的4兆位DRAM存儲器塊的垂直互連 的雜項開支由接近5000個連接組成，并小于存儲器陣列塊總面積的 6%。因此，3DS DRAM電路中的每個存儲器陣列電路層的垂直互連 雜項開支小于6%。這顯著小于目前在單片DRAM電路設(shè)計中遇到的 非存儲器單元面積能夠超過40%的情況。在完成了的3DS DRAM電 路中，非存儲器卑元面積的百分比通常小于疊層結(jié)構(gòu)中所有電路總面 積的10%。
3DS存儲器器件去耦通常在單片存儲器電路的存儲器單元鄰近發(fā) 現(xiàn)的控制功能，并將它們分離到控制電路。控制功能不出現(xiàn)在常規(guī)存 儲器IC中的各個存儲器陣列層上，而只在控制電路中出現(xiàn)一次。這就 產(chǎn)生了一個節(jié)省的辦法，使幾個存儲器陣列層共用同一個控制邏輯， 因而比常規(guī)存儲器設(shè)計降低了高達二倍的單位存儲器單元的凈成本。
控制功能向分立控制電路的分離，使得這種功能可以有更大的面 積(即等于一個或幾個存儲器陣列塊的面積)。功能的這一物理分離還 使二個用于控制邏輯和存儲器陣列的非常不同的制造工藝能夠分離， 再次實現(xiàn)了比之用于常規(guī)存儲器的更復(fù)雜的組合邏輯/存儲器制造工 藝的額外制造成本的節(jié)省。存儲器陣列也可以在不考慮控制邏輯功能 的工藝要求的工藝技術(shù)中制造。這導(dǎo)致能夠以低于目前存儲器電路的 成本來設(shè)計性能更高的控制器功能。而且，也可以用較少的工藝步驟 來制造存儲器陣列電路，標(biāo)稱降低存儲器電路制造成本30%-40% (例 如，在DRAM陣列的情況下，對于CMOS，工藝技術(shù)能夠被限制到 NMOS或PMOS晶體管)。
因此，雖然用熱擴散金屬鍵合方法使存儲器控制器襯底和存儲器 陣列襯底的足夠平坦的表面鍵合是比較好的，但在本發(fā)明的較廣泛的 情況下，本發(fā)明試圖用諸如各向異性導(dǎo)電環(huán)氧樹脂粘合劑之類的各種 常規(guī)表面鍵合方法來鍵合分立的存儲器控制器和存儲器陣列襯底，以 便形成二者之間的互連以提供隨機存取數(shù)據(jù)存儲。
參照圖2c，示出了部分示范性存儲器控制電路的布局。層間鍵合 和總線金屬化的圖形與前述圖2a的相同。然而，提供了例如包括讀出 放大器和數(shù)據(jù)線緩沖器215的存儲器控制器電路來代替大量的存儲器 單元。由于增大了管芯的可用面積，故多層邏輯可以與讀出放大器和 數(shù)據(jù)線緩沖器215—起制造。還示出了地址譯碼器、柵線和DRAM層 選擇邏輯217、刷新和自測試邏輯219、 ECC邏輯221、開屏邏輯 (windowing !ogic ) 223等。要注意的是，除了通常在DRAM存儲器 控制器電路中的功能外，還提供了自測試邏輯、ECC邏輯和開屏邏輯。 依賴于管芯尺寸或使用的控制器電路的數(shù)目，也可以提供任何大量的 其它功能，例如包括虛擬存儲器安排、諸如間接尋址或內(nèi)容尋址之類 的地址功能、數(shù)據(jù)壓縮、數(shù)據(jù)解壓縮、聲頻編碼、聲頻譯碼、視頻編 碼、視頻譯碼、聲音識別、手寫體識別、功率安排、數(shù)據(jù)庫處理、圖 象加速功能、微處理器功能(包括加入一個微處理器襯底)等。
3DS存儲器電路管芯的尺寸不依賴于對一個單層上的存儲器單元 和控制功能邏輯的必要數(shù)目的這一限制。這使電路設(shè)計者能夠減小 3DS電路管芯的尺寸或選擇對電路成品率最佳的管芯尺寸。3DS存儲 器電路管芯尺寸主要是用來制造最終3DS存儲器電路的存儲器陣列塊 的尺寸和數(shù)目以及存儲器陣列層的數(shù)目的函數(shù)。(如下所述，19層的 0.25微米工藝的3DS DRAM存儲器電路的成品率可以呈現(xiàn)為大于 90%。)選擇3DS電路管芯尺寸的這一優(yōu)點，使得能夠比常規(guī)單片電 路設(shè)計可以在制造中更早地使用更先進的工藝技術(shù)。這當(dāng)然意味著比 常規(guī)存儲器電路額外的成本降低和功能提高。
3DS存儲器器件的制造方法
3DS存儲器電路有二種基本的制造方法。但此二種3DS存儲器制 造方法具有共同的目的，即大量電路襯底被熱擴散金屬鍵合(也稱為 熱壓鍵合)到堅固的支持件即公共襯底上，此公共襯底本身也可以是 電路的元件層。
支持件即公共村底可以是標(biāo)準(zhǔn)的半導(dǎo)體晶片、石英晶片或能夠適 應(yīng)3DS電路工藝步驟、電路運行和所使用的工藝設(shè)備的任何材料組分構(gòu)成的襯底。支持襯底的尺寸和形狀是最大限度優(yōu)化可獲得的制造設(shè) 備和方法的一種選擇。通過各種方法將電路襯底鍵合到支持襯底，然 后進行減薄。電路襯底可以制作在標(biāo)準(zhǔn)的單晶半導(dǎo)體襯底上，或作為
多晶電路制作在諸如硅或石英之類的適當(dāng)?shù)囊r底上。
多晶硅晶體管電路具有重要的成本節(jié)約選擇余地，即加入一個分
離層(膜)，使其上制作了多晶硅電路的襯底能夠分離并重新使用。多
晶硅晶體管或TFT (薄膜晶體管)器件被廣泛地使用，也不一定僅僅 由硅制成。
利用通常是鋁的二個金屬表面的熱擴散，將3DS存儲器電路的各 個電路層鍵合到一起。待要鍵合的電路的表面是光滑的且足夠平整， 正如未被加工的半導(dǎo)體晶片或已經(jīng)用CMP(化學(xué)機械工藝)方法整平 過的已被加工過的半導(dǎo)體晶片的表面情況那樣，至少在待要鍵合的電 路(制作在襯底上)的表面區(qū)域上，表面平整度小于lmm，最好是小 于1000埃。待要鍵合的電路表面上的金屬鍵合材料被圖形化成彼此成 鏡象，從而確定圖2a、圖2b、圖2c和圖5所示的各個垂直互連接觸。 鍵合二個電路襯底的步驟導(dǎo)致在二個電路層即襯底之間同時形成垂直 互連。
電路層的熱擴散鍵合最好在具有受控壓力和諸如含有少量H20和 02的N2氣氛的設(shè)備工作室中進行。鍵合設(shè)備對準(zhǔn)待要鍵合的襯底的 圖形，然后用一組編程壓力和用作鍵合材料的金屬的類型所要求的一 定時間的一種或更多種溫度，將它們壓到一起。鍵合材料的標(biāo)稱厚度 在500-15000埃的范圍內(nèi)或更大，最佳厚度為1500埃。根據(jù)鍵合圖形 的設(shè)計，襯底鍵合的開始階段最后在例如1-740乇的負壓這樣的低于 標(biāo)準(zhǔn)壓力的情況下進行。這樣可以在鍵合表面之間留下一個內(nèi)部負壓， 一旦回到外部大氣壓力，這進一步有助于形成鍵合并增強鍵合的可靠 性。
最佳的鍵合材料是純鋁或鋁的合金，但不局限于鋁，例如可以包 括在可接受的溫度和制作時間內(nèi)提供可接受的表面鍵合擴散能力的諸 如Sn、 Ti、 In、 Pb、 Zn、 Ni、 Cu、 Pt、 Au之類的金屬或這些金屬的 合金。鍵合材料不局限于金屬，可以是諸如高導(dǎo)電多晶硅之類的鍵合 材料的組合，其中有些是諸如二氧化硅那樣不導(dǎo)電，且上述示范性鍵 合材料選擇不應(yīng)該認(rèn)為是對如何鍵合電路層的限制。
在金屬鍵合材料形成表面天然氧化物的情況下，這種氧化物或阻 止形成滿意的鍵合，或者還可能增大鍵合所形成的垂直互連的電阻， 必須清除此氧化物。鍵合設(shè)備提供了降低氧化物的能力，使鍵合材料 的鍵合表面沒有天然氧化物。組成降低表面氧化物的氣氛的方法是眾 所周知的，并且有其它的方法來清除天然氧化物，例如濺射腐蝕、等 離子體腐蝕或離子研磨腐蝕。在鋁被用作鍵合材料的情況下，最好在
鍵合之前清除鍵合表面上大約40埃的天然氧化鋁薄膜。
3DS存儲器電路的減薄了的(基本上柔軟的)襯底電路層通常是 存儲器陣列電路，但減薄了的襯底電路層不局限于存儲器電路。其它 的電路層類型可以是控制器電路、諸如EEPROM之類的非易失存儲 器、包括微處理器邏輯的額外的邏輯、以及諸如支持圖象或數(shù)據(jù)庫處 理的專用邏輯功能等。這些電路層類型的選擇遵照電路設(shè)計的功能要 求而不受3DS存儲器制造工藝的限制。
與常規(guī)存儲器電路制造中更普通地使用的由較高應(yīng)力的氧化硅和 氮化硅組成的介電質(zhì)相反，最好用諸如低應(yīng)力的二氧化硅和氮化硅介 電質(zhì)之類的低應(yīng)力(低于5xl0S達因/cm"介電質(zhì)來制造減薄了的(基 本上柔軟的)襯底電路。在本發(fā)明人的美國專利5354695中，詳細地 討論了這種低應(yīng)力介電質(zhì)，此處列為參考。具有常規(guī)應(yīng)力水平的介電 質(zhì)可以用于3DS DRAM電路的裝配中，但若疊層裝配件包含幾層以 上，則裝配件中的各個層必須平衡應(yīng)力，使層的淀積膜的凈應(yīng)力小于 5xl()S達因/cm2。比之使用各個淀積膜的應(yīng)力不相等但淀積成產(chǎn)生較低 的凈平衡應(yīng)力的方法，釆用本來就應(yīng)力低的淀積膜是較好的方法。 方法A， 3DS存儲器器件的制造工序
本制造工序假設(shè)幾個電路層將被鍵合到一個公共即支持襯底并接 著就地減薄。得到的3DS存儲器電路的一個例子示于圖la。 1.將第二電路襯底的上側(cè)對準(zhǔn)并鍵合到公共村底。
2A.將第二電路襯底的背側(cè)即暴露的表面研磨到厚度小于50微 米，然后拋光即平滑表面。此減薄了的襯底現(xiàn)在是基本上柔軟的襯底。
在器件制造之前，也可以在半導(dǎo)體表面以下在第二襯底中包含一 個厚度從小于1微米到幾微米的腐蝕停止層。此腐蝕停止層可以是外 延制作的諸如GeB之類的薄膜(在本發(fā)明人的美國專利5354695和 5323035中描述，此處列為參考)或低密度的02或Nz注入層，以便 正好在第二襯底的上側(cè)上的器件層下面形成掩埋氧化物或氮化物勢壘 腐蝕停止層。在初步研磨襯底背側(cè)的主要部分之后，再在化學(xué)浴液中 對第二村底背側(cè)的其余部分進行選擇性腐蝕，此腐蝕停止于外延層或 注入層的表面。如有需要，可以再用拋光和RIE步驟來完成第二襯底 的減薄。
作為變通，在器件制造之前，諸如注入到第二襯底的上側(cè)表面中 的H2之類的分離層可以用于熱處理步驟，以便裂開第二襯底背側(cè)的大 部分，使之能夠重新利用。
2B.第二電路襯底也可以是能夠被專用化學(xué)脫模劑激活的諸如 鋁、鈦、AlAs、 KBr之類的分離層上的由多晶硅晶體管或TFT組成 的電路。然后，在激活(溶解)分離層時，清除第二襯底的背側(cè)，如 有需要，則隨之以互連半導(dǎo)體工藝步驟。
3.對第二電路襯底的減薄了的背側(cè)進行加工，以便形成諸如圖4 所示的具有第二襯底的被鍵合表面?zhèn)鹊拇怪被ミB。背側(cè)加工通常包含 介電質(zhì)和金屬淀積物的常規(guī)半導(dǎo)體工藝步驟、光刻和RIE,其順序可 以變化很大。背側(cè)加工的完成還將導(dǎo)致相似于上側(cè)鍵合材料圖形的圖 形化金屬層，從而方便額外電路襯底、諸如常規(guī)I/OIC鍵合焊點(金 屬絲鍵合)圖形的端子圖形、3DS存儲器電路到另一個管芯(另一個 3DS電路或常規(guī)管芯)的熱擴散鍵合圖形、或用來插入互連、常規(guī)DCA (直接芯片安裝)或FCA (倒裝片安裝)的圖形的后續(xù)鍵合。
更確切地說，參照圖4，當(dāng)制造有源電路器件時，熱生長或淀積 一個氧化物掩模401。然后，例如與多晶硅柵制作步驟同時，從高摻 雜的多晶硅制作垂直總線接觸403。作為變通，接觸403也可以用金
屬制作。然后用常規(guī)工藝制作常規(guī)DRAM互連結(jié)構(gòu)410。 DRAM互連 可以包括內(nèi)部焊點405。晶片的"DRAM加工的，，部分420包括各種介 電層和金屬層。淀積最終鈍化層407，之后制作通孔409。然后用常規(guī) CMP工藝來獲得平坦的表面411。再在最上面的金屬層(例如第3金 屬層)中，對未示出的接觸413和鍵合表面進行圖形化。
在將第二襯底的背側(cè)鍵合并減薄到硅(或其它半導(dǎo)體)襯底415
的大約l-8mm之后，對準(zhǔn)接觸403,制作饋通線417。然后制作鈍化 層419和接觸421?？梢灾谱鹘佑|421以便形成接觸413的鏡象，使 其它晶片得以鍵合。
4.若另一個電路層要鍵合到3DS電路疊層，則重復(fù)步驟l-3。
5A.然后將完成的3DS存儲器村底常規(guī)地鋸成管芯(單個的)， 得到圖la所示類型的電路，并如常規(guī)集成電路那樣進行封裝。
5B.然后將完成的3DS存儲器襯底的電路常規(guī)地鋸開，并以相似 于上述步驟1鍵合電路襯底的方式，單個地對準(zhǔn)并熱擴散鍵合(金屬 圖形向下)到第二 (常規(guī)IC)管芯或MCM襯底的表面。(常規(guī)管芯 或MCM襯底可以具有比3DS存儲器襯底更大的面積，并可以包括圖 象控制器、視頻控制器或微處理器，使3DS被埋置成為另一個電路的 一部分。)這一最后鍵合步驟通常包括3DS存儲器電路與管芯或MCM 襯底之間的細?；ミB，但也可以使用常規(guī)的互連圖形。3DS存儲器電 路還可以面朝上鍵合到管芯形式的常規(guī)IC或MCM襯底和用來形成 常規(guī)I/O互連的金屬絲鍵合。
方法B， 3DS存儲器器件的制造工序
本制造工序假設(shè)電路襯底首先被鍵合到 一個傳送襯底，進行減薄， 然后鍵合到公共襯底成為電路疊層。然后分離傳送襯底。此方法相對 于方法A具有下述優(yōu)點，即襯底在被鍵合到最終電路疊層之前能夠被 減薄，而且能夠?qū)σr底電路層同時進行減薄和垂直互連加工。
1.用脫模層即分離層將第二電路襯底鍵合到傳送襯底。傳送襯底 可以具有高公差的平行表面(總厚度變化TTV小于l微米)，并可以 穿一系列的小孔以協(xié)助分離過程。分離層可以是平鋪淀積的鍵合金屬。
不要求表面精確對準(zhǔn)。
2. 執(zhí)行方法A的步驟2A或2B。
3. 加工第二襯底的背側(cè)，以形成圖4所示的具有第二襯底的鍵合 上側(cè)表面的互連。背側(cè)加工通常包含介電質(zhì)和金屬淀積物的常規(guī)半導(dǎo) 體工藝步驟、光刻和RIE，其順序可以變化很大。背側(cè)加工的完成還 將導(dǎo)致相似于公共襯底的鍵合材料圖形的圖形化金屬層，從而方便額 外電路層的后續(xù)鍵合。
4. 將第二電路鍵合到公共襯底即支持襯底(3DS疊層)，并借助 于激活它與第二電路之間的分離層而分離傳送襯底。
5. 加工第二襯底現(xiàn)在暴露的上側(cè)，以便形成后續(xù)襯底鍵合的互連 或常規(guī)I/0鍵合(金屬絲鍵合)焊點圖形的端子圖形、3DS存儲器電 路到另一個管芯(另一個3DS電路或常規(guī)管芯)的熱擴散鍵合圖形、 或用于常規(guī)插入互連、DCA (直接芯片安裝)或FCA (倒裝片安裝) 的圖形。若另一個電路層要鍵合到3DS電路疊層，則重復(fù)步驟l-4。
6. 執(zhí)行方法A的步驟5A或5B。 提高3DS存儲器器件的成品率的方法
3DS電路可以被認(rèn)為是一種垂直裝配的MCM(多芯片模塊)，且 其最終成品率為完成的3DS電路中各個組成電路(層)的成品率幾率 的乘積。3DS電路采用幾種提高成品率的方法，這些方法在單個存儲 器IC中的組合應(yīng)用中是疊加的。用在3DS存儲器電路中的提高成品 率的方法包括小的存儲器陣列塊尺寸、通過物理地孤立即分離垂直 總線互連而使存儲器陣列塊電隔離、備用內(nèi)部存儲器陣列塊柵線、備 用存儲器陣列層(備用塊間柵線)、備用控制器以及ECC (錯誤糾正 碼)。術(shù)語"備用"被用來表示用冗余的元件來替代。
存儲器陣列塊的選定的尺寸是3DS存儲器電路成品率公式中的首 要組成部分。各個存儲器陣列塊被單獨地(唯一地)存取，并由控制 器電路供電，因此，除了與不同存儲器陣列層上的存儲器陣列塊之外， 還與包括同一個存儲器陣列層上的存儲器陣列塊的每個其它存儲器陣 列塊，彼此物理上獨立。存儲器陣列塊的尺寸通常小于5mm2，最好
是小于3 mm2，但不局限于具體的尺寸。存儲器陣列塊的尺寸、其 NMOS或PMOS制造工藝的簡化、以及它與其它存儲器陣列塊之間的 物理獨立性，為幾乎所有的制造IC的工藝提供了大于99.5%的保守估 計的標(biāo)稱成品率。這一成品率假定存儲器陣列塊中的諸如互連線斷開 或短路之類的大多數(shù)點缺陷或失效的存儲器單元可以由塊內(nèi)或塊間的 冗余柵線備用(替代)。使完成的存儲器陣列塊無法使用的存儲器陣列 塊中的大多數(shù)缺陷，導(dǎo)致用冗余存儲器陣列層完全替代此塊，否則就 廢棄此3DS電路。
在3DS DRAM電路例子中，存儲器陣列塊疊層的成品率由下列成 品率公式計算
其中n是DRAM陣列的層數(shù)，b是每個DRAM陣列的塊數(shù)，Py 是小于3mm2的DRAM陣列塊的有效成品率(幾率)。假設(shè)在DRAM 陣列塊線和一個冗余DRAM陣列層中的柵線的DRAM陣列塊冗余量 為4%，并進一步假設(shè)每層的塊數(shù)為64，疊層中的存儲器陣列層數(shù)為 17，且Py的有效值為0.995，則整個存儲器陣列(包括所有存儲器陣 列塊疊層)的疊層成品率Ys為97.47%。
然后將存儲器陣列的疊層成品率Ys乘以控制器的成品率Y"假設(shè) 管芯尺寸小于50mm2，由0.5微米BiCMOS或混合信號工藝制造的控 制器的合理Ye在65。/。-85。/。之間，則給出3DS存儲器電路的凈成品率 在63.4%-82.8%之間。若冗余的控制器電路層被添加到3DS存儲器疊 層中，則成品率幾率可以在85.7%-95.2%之間。
借助于可選地使用ECC邏輯，能夠進一步提高存儲器陣列塊的有 效成品率。ECC邏輯對某些數(shù)據(jù)位組的數(shù)據(jù)位錯誤進行糾正。運行 ECC邏輯所必須的出錯位組的各個位可以存儲在垂直相關(guān)的塊疊層 中的任何一個存儲器陣列層的冗余柵線上。如有需要，為了適應(yīng)ECC 出錯位組各個位的存儲，還可以將額外的存儲器陣列層加入到電路中。
先進的3DS存儲器器件控制器的能力
比之常規(guī)存儲器電路，3DS存儲器控制器電路由于控制器電路能
夠有額外的面積以及可以得到各種混合信號工藝制造技術(shù)，而可以具 有各種優(yōu)越的能力。某些這種能力是具有動態(tài)柵線地址分配的存儲器
單元的自測試、虛擬地址轉(zhuǎn)換、可編程地址開屏或繪圖、ECC、數(shù)據(jù) 壓縮和多層存儲。
動態(tài)柵線地址分配是利用可編程柵來啟動讀出/寫入操作的層和 柵線。這使存儲器存儲的物理順序能夠分離或不同于存儲的存儲器的 邏輯順序。
對各代存儲器器件進行的測試已經(jīng)導(dǎo)致了明顯增大了的測試成 本。借助于組合足夠的控制邏輯以執(zhí)行各個存儲器陣列塊的內(nèi)部測試
(自測試)，3DS存儲器控制器降低了測試成本。按常規(guī)ATE方式的 電路測試僅僅要求驗證控制器電路的功能。內(nèi)部測試的范圍還被延伸 到對應(yīng)于各層上各個存儲器陣列塊的各個柵線的唯一地址的可編程
(動態(tài))分配。借助于重構(gòu)(替代)在產(chǎn)品中使用3DS存儲器電路之 后失效的柵線的地址，在3DS存儲器電路作為診斷工具和提高電路可 靠性的方法的壽命期內(nèi)的任何時候，都能夠使用3DS控制器電路的自 測試能力。
ECC是一種電路能力，即如果包括在控制器電路中，它被可編程 信號能夠啟動或關(guān)斷，或形成一種專用功能。
數(shù)據(jù)壓縮邏輯能夠提高可存儲在3DS存儲器陣列中的數(shù)據(jù)總量。 存在著可用于此目的的各種各樣的通常熟知的數(shù)據(jù)壓縮方法。
較大的讀出放大器具有較大的動態(tài)性能，并能夠從存儲器單元中 進行更高速的讀出操作。較大的讀出放大器可望提供在每個存儲器單 元中存儲多于一位的信息(多層存儲)的能力；在諸如快速EPROM 之類的非易失存儲器電路中已經(jīng)表現(xiàn)了這種能力。多層存儲也已經(jīng)被 提出用于4千兆位DRAM —代的電路中。
對本技術(shù)領(lǐng)域熟練人員來說，顯然，本發(fā)明可以體現(xiàn)在其它的具
體形式中而不超越其構(gòu)思和主旨特征。因此，此處公開的實施例被認(rèn) 為是說明性的而不是限制性的。本發(fā)明的范圍由所附權(quán)利要求而不是由 上述描述來表示，且其等效意義和范圍內(nèi)的改變都被認(rèn)為包括在其中。
權(quán)利要求
1.一種疊層集成電路存儲器，它包含其上制作有存儲器電路和存儲器控制器電路中的一個的基本上堅固的第一襯底；至少一個其上制作有所述存儲器電路和所述存儲器控制器電路中的另一個并鍵合到第一襯底的基本上柔軟的襯底；以及將第一襯底和基本上柔軟的襯底鍵合在一起的粘合劑，所述粘合劑具有與較高溫度的半導(dǎo)體工藝相容的承受溫度。
2. 權(quán)利要求l的裝置，其中的第一襯底上制作有存儲器電路，并 且是存儲器電路襯底疊層的一部分，而第二襯底上制作有存儲器控制 器電路。
3. 權(quán)利要求2的裝置，其中第一和第二襯底是單個的管芯，第二 襯底的面積大于第一襯底的面積。
4. 權(quán)利要求3的裝置，其中第二村底上制作有與存儲器控制器電 路分隔的額外的電路。
5. 權(quán)利要求4的裝置，其中額外的電路是圖象顯示子系統(tǒng)的一部分。
6. 權(quán)利要求4的裝置，其中額外的電路包含微處理器。
7. 權(quán)利要求l的裝置，其中基本上柔軟的襯底包括存儲器I/0焊點。
8. 權(quán)利要求7的裝置，其中存儲器電路制作在基本上柔軟襯底的 上表面附近，所述上表面被鍵合到基本上堅固的第一襯底，而所述存 儲器I/O焊點制作在基本上柔軟襯底的相反的底表面附近。
9. 權(quán)利要求l的裝置，其中存儲器電路與存儲器控制器電路由垂 直互連耦合。
10. 權(quán)利要求9的裝置，其中所述垂直互連包括以小于100nm間 距制作的細粒垂直互連。
11. 權(quán)利要求IO的裝置，其中至少某些細粒垂直互連排列成二維。
12. 權(quán)利要求10的裝置，其中所述存儲器電路包含存儲器塊的二 維陣列，各個存儲器塊附近制作有細粒垂直互連陣列，形成將存儲器塊耦合到存儲器控制器的第一端口。
13. 權(quán)利要求12的裝置，其中至少某些存儲器塊附近制作有細粒 垂直互連陣列，形成將存儲器塊耦合到存儲器控制器的第二端口。
14. 權(quán)利要求1的裝置，其中至少一個所述存儲器電路提供了冗 余存儲器位置。
15. 權(quán)利要求14的裝置，還包含其上制作冗余存儲器電路的額外 的基本上柔軟的襯底。
16. 權(quán)利要求15的裝置，其中存儲器控制器電路包含ECC邏輯 并被編程以便在冗余存儲器電路中存儲ECC出錯位組。
17. 權(quán)利要求14的裝置，其中存儲器控制器電路包含用來測試存 儲器電路的邏輯。
18. 權(quán)利要求17的裝置，其中存儲器控制器電路被編程，以便用 冗余存儲器位置取代存儲器電路中有缺陷的存儲器位置。
19. 權(quán)利要求1的裝置，其中存儲器控制器電路包含用來執(zhí)行至 少一個下列功能的邏輯虛擬存儲器管理、間接尋址、內(nèi)容尋址、數(shù) 據(jù)壓縮、數(shù)據(jù)解壓縮、圖形加速、聲頻編碼、聲頻譯碼、；f見頻編碼、 視頻譯碼、語音識別、手寫體識別、電源管理、數(shù)據(jù)庫處理。
20. 權(quán)利要求1的裝置，還包含其上制作有冗余存儲器控制器的 鍵合到基本上柔軟的襯底的襯底。
21. 權(quán)利要求1的裝置，還包含其上制作有微處理器的鍵合到基 本上柔軟的襯底的襯底。
22. 權(quán)利要求1的裝置，其中的存儲器控制器電路包含耦合到存 儲器電路的數(shù)據(jù)線的讀出放大器。
23. 權(quán)利要求22的裝置，其中的讀出放大器識別二個以上的信號 電平，每個讀出放大器產(chǎn)生多級輸出信號。
24. 權(quán)利要求22的裝置，其中的讀出放大器的尺寸做成使開關(guān)速 度約為10ns或更小。
25. 權(quán)利要求l的裝置，其中所述存儲器控制器電路采用特征在 于特殊的淀積順序的半導(dǎo)體工藝技術(shù)制造，并且所述存儲器電路采用 特征在于不同的淀積順序的不同工藝技術(shù)制作。
26. 權(quán)利要求25的裝置，其中所述不同的工藝技術(shù)選自由DRAM、 SRAM、 FLASH、 EPPOM、 EEPROM、纟失電和巨/F茲阻組成的組。
27. 權(quán)利要求8的裝置，其中所述上表面和所述基本上堅固的第 一襯底都包含互連金屬化和非互連金屬化，并且通過熱擴散鍵合來鍵 合在一起，從而熱擴散鍵合同時經(jīng)由所述互連金屬化實現(xiàn)的電互連以 及經(jīng)由所述非互連金屬化實現(xiàn)的機械鍵合。
28. —種疊層集成電路存儲器，它包含其上制作有存儲器電路和存儲器控制器電路中的一個的基本上堅 固的第一襯底；至少一個其上制作有所述存儲器電路和所述存儲器控制器電路中 的另一個的基本上柔軟的被鍵合到第一襯底的襯底；以及進入并在第一襯底和基本上柔軟的襯底之間延伸的、致密的細粒 垂直互連二維陣列，互連在所述第一襯底和基本上柔軟的襯底上形成 的集成電路。
29. 權(quán)利要求28的裝置，其中的第一襯底上制作有存儲器電路， 并且是存儲器電路襯底疊層的一部分，而第二襯底上制作有存儲器控 制器電路。
30. 權(quán)利要求28的裝置，其中基本上柔軟的襯底包括存儲器I/O 焊點。
31. 權(quán)利要求28的裝置，其中存儲器電路和存儲器控制器電路 通過垂直互連耦合。
32. 權(quán)利要求28的裝置，其中所述存儲器電路中的至少一個提供 冗余存儲位置。
33. 權(quán)利要求28的裝置，其中存儲器控制器電路包含用來執(zhí)行至 少一個下列功能的邏輯虛擬存儲器管理、間接尋址、內(nèi)容尋址、數(shù) 據(jù)壓縮、數(shù)據(jù)解壓縮、圖形加速、聲頻編碼、聲頻譯碼、視頻編碼、 視頻譯碼、語音識別、手寫體識別、電源管理、數(shù)據(jù)庫處理。
34. 權(quán)利要求28的裝置，還包含其上制作有冗余存儲器控制器的 鍵合到基本上柔軟的襯底的第二襯底。
35. 權(quán)利要求28的裝置，還包含其上制作有微處理器的鍵合到基 本上柔軟的襯底的第二襯底。
36. 權(quán)利要求28的裝置，其中的存儲器控制器電路包含耦合到存 儲器電路的數(shù)據(jù)線的讀出放大器。
37. —種疊層集成電路存儲器，它包含其上制作有存儲器電路和存儲器控制器電路中的一個的基本上堅固的第一襯底；以及至少一個其上制作有所述存儲器電路和所述存儲器控制器電路中的另一個的基本上柔軟的被鍵合到第一襯底的襯底。
38. 權(quán)利要求37的裝置，其中的第一襯底上制作有存儲器電路， 并且是存儲器電路襯底疊層的一部分，而第二襯底上制作有存儲器控 制器電路。
39. 權(quán)利要求38的裝置，其中第一和第二襯底是單個的管芯，第 二村底的面積大于第一襯底的面積。
40. 權(quán)利要求39的裝置，其中第二襯底上制作有與存儲器控制器 電路分隔的額外的電路。
41. 權(quán)利要求40的裝置，其中額外的電路是圖象顯示子系統(tǒng)的一 部分。
42. 權(quán)利要求40的裝置，其中額外的電路包含微處理器。
43. 權(quán)利要求37的裝置，其中基本上柔軟的襯底包括存儲器I/O 焊點。
44. 權(quán)利要求43的裝置，其中存儲器電路制作在柔軟襯底的上表 面附近，上表面被鍵合到第一襯底，而存儲器I/O焊點制作在柔軟襯 底的相反的底表面附近。
45. 權(quán)利要求37的裝置，其中存儲器電路與存儲器控制器電路由 垂直互連耦合。
46. 權(quán)利要求45的裝置，其中所述垂直互連包括以小于lOOpm間 距制作的細粒垂直互連。
47. 權(quán)利要求46的裝置，其中至少某些細粒垂直互連排列成二維。
48. 權(quán)利要求46的裝置，其中所述存儲器電路包含存儲器塊的二 維陣列，各個存儲器塊附近制作有細粒垂直互連陣列，形成將存儲器塊耦合到存儲器控制器的第一端口 。
49. 權(quán)利要求48的裝置，其中至少某些存儲器塊附近制作有細粒 垂直互連陣列，形成將存儲器塊耦合到存儲器控制器的第二端口。
50. 權(quán)利要求37的裝置，其中至少一個所述存儲器電路提供了冗 余存儲器位置。
51. 權(quán)利要求50的裝置，還包含其上制作冗余存儲器電路的額外 的基本上柔軟的襯底。
52. 權(quán)利要求51的裝置，其中存儲器控制器電路包含ECC邏輯 并被編程以便在冗余存儲器電路中存儲ECC出錯位組。
53. 權(quán)利要求50的裝置，其中存儲器控制器電路包含用來測試存 儲器電路的邏輯。
54. 權(quán)利要求53的裝置，其中存儲器控制器電路被編程，以便用 冗余存儲器位置取代存儲器電路中有缺陷的存儲器位置。
55. 權(quán)利要求37的裝置，其中存儲器控制器電路包含用來執(zhí)行至 少一個下列功能的邏輯虛擬存儲器管理、間接尋址、內(nèi)容尋址、數(shù) 據(jù)壓縮、數(shù)據(jù)解壓縮、圖形加速、聲頻編碼、聲頻譯碼、視頻編碼、 視頻譯碼、語音識別、手寫體識別、電源管理、數(shù)據(jù)庫處理。
56. 權(quán)利要求37的裝置，還包含其上制作有冗余存儲器控制器的 鍵合到基本上柔軟的襯底的第二襯底。
57. 權(quán)利要求37的裝置，還包含其上制作有微處理器的鍵合到基 本上柔軟的村底的第二襯底。
58. 權(quán)利要求37的裝置，其中的存儲器控制器電路包含耦合到存 儲器電路的數(shù)據(jù)線的讀出放大器。
59. 權(quán)利要求58的裝置，其中的讀出放大器識別二個以上的信號 電平，每個讀出放大器產(chǎn)生多級輸出信號。
60.權(quán)利要求58的裝置，其中的讀出放大器的尺寸做成使開關(guān)速 度約為10ns或更小。
全文摘要
一種三維結(jié)構(gòu)(3DS)存儲器(100)使得能夠?qū)⒋鎯ζ麟娐?103)和控制邏輯(101)物理上分離到不同的層(103)上，致使可以分別地優(yōu)化各個層。幾個存儲器電路(103)有一個控制邏輯(101)就夠了，從而降低了成本。3DS存儲器(100)的制造涉及到將存儲器電路(103)減薄到厚度小于50微米以及將電路鍵合到電路疊層，同時仍然呈晶片襯底形式。采用了細粒高密度層間垂直總線互連(105)。3DS存儲器(100)制造方法使得能夠?qū)崿F(xiàn)幾種性能和物理尺寸效能，并且是用現(xiàn)有的半導(dǎo)體工藝技術(shù)實現(xiàn)的。
文檔編號H01L27/10GK101188235SQ20071018083
公開日2008年5月28日 申請日期1998年4月3日 優(yōu)先權(quán)日1997年4月4日
發(fā)明者格倫·J·利迪 申請人:格倫·J·利迪