專利名稱：功率mosfet及其制造方法、包括其的半導(dǎo)體器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管(MOSFET )、包括該 MOSFET的半導(dǎo)體器件、以及制造該MOSFET的方法。特別地，涉及功率 MOSFET、包括該功率MOSFET的半導(dǎo)體器件、以及制造該功率MOSFET 的方法。
背景技術(shù)：
各種電子裝置的電源已設(shè)置有電壓變換器(voltagetransducer),其根據(jù) 用途提高或降低從電源輸出的電源電壓。這些變換器已設(shè)置有功率 MOSFET,其用作開(kāi)關(guān)元件等，所述開(kāi)關(guān)元件等被配置來(lái)通過(guò)基于預(yù)定控制
該功率MOSFET示于圖9A。如圖9A所示，功率MOSFET 100包括半 導(dǎo)體襯底101;通過(guò)將第一導(dǎo)電類型(P型)的雜質(zhì)離子穿過(guò)絕緣膜注入到 半導(dǎo)體襯底101中且然后使注入的離子熱擴(kuò)散而形成的第一導(dǎo)電類型的阱區(qū) 域103;源極區(qū)域110a和漏極區(qū)域110b,通過(guò)注入第二導(dǎo)電類型(N型) 的雜質(zhì)離子到阱區(qū)域103中而形成，使得該兩個(gè)區(qū)域彼此遠(yuǎn)離預(yù)定距離；以 及柵極電極105,形成在源極區(qū)域110a和漏極區(qū)域110b之間的區(qū)域中在阱 區(qū)域103的表面上的柵極絕緣膜104上(例如參見(jiàn)日本未審專利申請(qǐng)公開(kāi) No. 11-298000)。該功率MOSFET還包括輕摻雜漏極(LDD)區(qū)域108。
配置功率MOSFET 100使得通過(guò)應(yīng)用預(yù)定控制信號(hào)(柵極電壓)到柵極 電極105,與該柵極電壓對(duì)應(yīng)的電流在源極區(qū)域110a和漏極區(qū)域110b之間 流動(dòng)。
此類功率MOSFET 100通常安裝在涉及較高電壓和較大電流的部分中， 例如上面描述的電源，且因此期望獲得較高額定電壓和較高額定電流。
評(píng)價(jià)額定電壓和額定電流的手段之 一 是非箝位感應(yīng)開(kāi)關(guān)(undamped inductive switching, UIS )， 其指示雪崩電阻(avalanche resistance )。
為了進(jìn)行UIS評(píng)估，如圖9B所示，功率MOSFET 100首先被導(dǎo)通以允 許電流Id在漏極區(qū)域110b和源極區(qū)域110a之間流動(dòng)，同時(shí)通過(guò)線圈L將 功率MOSFET 100的漏極區(qū)域連接到電源Vdd。通過(guò)調(diào)節(jié)保持功率MOSFET 100導(dǎo)通的時(shí)間長(zhǎng)度，電流Id的值可被控 制。電流Id隨著該時(shí)間長(zhǎng)度而增大。在功率MOSFET 100截止后，由于線圈L的特性，電流Id仍保持流動(dòng)。 功率MOSFET 100允許電流Id繼續(xù)流動(dòng)，同時(shí)經(jīng)歷雪崩擊穿。然后，在功 率MOSFET導(dǎo)通時(shí)存儲(chǔ)于線圈L中的能量被完全釋放之后，功率MOSFET 進(jìn)入一般的截止?fàn)顟B(tài)，該狀態(tài)中電流Id不再在源極區(qū)域110a和漏極區(qū)域 110b之間流動(dòng)。然而，如果電流Id是更大的特定值，在功率MOSFET 100中不再發(fā)生 雪崩擊穿，導(dǎo)致功率MOSFET的擊穿(breaking)。這歸因于下面的機(jī)制。當(dāng)功率MOSFET 100從導(dǎo)通狀態(tài)切換到截止?fàn)?態(tài)，電流Id由于功率MOSFET 100暫時(shí)的雪崩擊穿^v漏^l區(qū)i或110b流到源 極區(qū)域110a。在該過(guò)程期間，通過(guò)N型漏極區(qū)域110b、柵極電極105下面 的P型阱區(qū)域103、以及N型源極區(qū)域110a寄生地形成NPN型雙極晶體管。 當(dāng)電流Id的值升高到預(yù)定水平或更大時(shí)，更大預(yù)定值的電勢(shì)產(chǎn)生在該NPN 型雙極晶體管的基極(base)(柵極電極下面的阱區(qū)域103)中。這導(dǎo)致NPN 型雙極晶體管進(jìn)入導(dǎo)通狀態(tài)，且發(fā)生漏極區(qū)域110b和源極區(qū)域110a之間的 短路，盡管沒(méi)有柵極電壓施加到功率MOSFET 100的柵極電極105，由此導(dǎo) 致功率MOSFET 100的擊穿。換言之，功率MOSFET 100擊穿時(shí)電流Id的值和此時(shí)施加到漏極區(qū)域 110b的電壓值分別是功率MOSFET 100的額定電流和額定電壓。發(fā)明內(nèi)容本領(lǐng)域已知的前述功率MOSFET 100遇到了增大額定電流或額定電壓 的困難，因?yàn)橼鍏^(qū)域103通過(guò)將第 一導(dǎo)電類型的雜質(zhì)離子穿過(guò)絕緣膜注入到 半導(dǎo)體襯底101中而形成。換言之，根據(jù)本領(lǐng)域已知的功率MOSFET 100， 因?yàn)橼鍏^(qū)域103通過(guò) 使穿過(guò)絕緣膜注入到半導(dǎo)體襯底101中的第一導(dǎo)電類型的雜質(zhì)離子熱擴(kuò)散而 形成，由此由于離子植入期間用作貫穿膜(through film )的絕緣膜的厚度變 化，會(huì)發(fā)生阱區(qū)域103內(nèi)雜質(zhì)濃度的局部變化。
此外，通常用作第一導(dǎo)電類型雜質(zhì)的硼(B)易受氧化和氮化影響且在 進(jìn)行熱擴(kuò)散的高溫?cái)U(kuò)散爐內(nèi)會(huì)與氣氛部分反應(yīng)。這也使雜質(zhì)濃度在阱區(qū)域103內(nèi)不均勻，在一些情況下導(dǎo)致濃度的局部變化。一旦在阱區(qū)域103中發(fā)生雜質(zhì)濃度的局部變化，寄生形成的NPN型雙 極晶體管的基極(阱區(qū)域103中柵極電極105下面的區(qū)域)的電阻增大。因 此，當(dāng)進(jìn)行UIS評(píng)估時(shí)，通過(guò)較小的電流Id或較低的電壓在NPN型雙極晶 體管的基極中產(chǎn)生大得足以使NPN型雙極晶體管導(dǎo)通的電勢(shì)，由此導(dǎo)致功 率MOSFET100的擊穿。因此，難以改善功率MOSFETIOO的UIS特性。根據(jù)本發(fā)明一實(shí)施例的金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管包括半導(dǎo)體襯 底；設(shè)置在該半導(dǎo)體襯底上的含有第一導(dǎo)電類型雜質(zhì)的阱區(qū)域，該阱區(qū)域包 括通過(guò)添加第二導(dǎo)電類型雜質(zhì)而形成的源極區(qū)域和漏極區(qū)域，該源極區(qū)域和 該漏極區(qū)域彼此分隔開(kāi)預(yù)定間隙；設(shè)置在該源極區(qū)域和該漏極區(qū)域之間的間 隙中的該阱區(qū)域的表面上的絕緣膜；以及設(shè)置在該絕緣膜上的柵極電極。該 阱區(qū)域由外延層構(gòu)成，該外延層包括具有不同的雜質(zhì)濃度的第 一導(dǎo)電類型雜 質(zhì)層。根據(jù)該結(jié)構(gòu)，因?yàn)榭梢允箻?gòu)成阱區(qū)域的層的雜質(zhì)濃度均勻，所以在構(gòu)成 阱區(qū)域的層的每個(gè)中可以防止電阻的局部增大，且該功率MOSFET的UIS 特性可被改善。優(yōu)選地，該雜質(zhì)層的雜質(zhì)濃度高于阱區(qū)域的其他層中的雜質(zhì)濃度。 以此方式，不僅可以使構(gòu)成阱區(qū)域的層的每個(gè)的雜質(zhì)濃度均勻，而且用 作UIS評(píng)估期間寄生形成的NPN型雙極晶體管的基極的區(qū)域的電阻可被減 ,J、。這是因?yàn)榫哂懈碗娮璧碾s質(zhì)層可形成在阱區(qū)域內(nèi)。因此，功率MOSFET 的UIS特性可進(jìn)一步改善。更優(yōu)選地，該雜質(zhì)層通過(guò)第一導(dǎo)電類型的雜質(zhì)區(qū)域連接到源極區(qū)域，該 第一導(dǎo)電類型的雜質(zhì)區(qū)域具有比除了該雜質(zhì)層之外的該阱區(qū)域中的雜質(zhì)濃 度更高的雜質(zhì)濃度。以此方式，用作UIS評(píng)估期間寄生形成的NPN型雙極晶體管的基極的 區(qū)域與用作發(fā)射極(emitter)的區(qū)域之間的電勢(shì)差可被減小，且防止了 NPN 型雙極晶體管在較低電壓或電流下被導(dǎo)通。因此，功率MOSFET的UIS特性可被改善。根據(jù)本發(fā)明另 一 實(shí)施例的半導(dǎo)體器件包括金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶
體管，其包括半導(dǎo)體村底；設(shè)置在該半導(dǎo)體襯底上的含有第一導(dǎo)電類型雜質(zhì) 的阱區(qū)域，該阱區(qū)域包括通過(guò)添加第二導(dǎo)電類型雜質(zhì)而形成的源極區(qū)域和漏極區(qū)域，該源極區(qū)域和該漏極區(qū)域彼此分隔開(kāi)預(yù)定間隙；設(shè)置在該源極區(qū)域 和該漏極區(qū)域之間的間隙中的該阱區(qū)域的表面上的絕緣膜；以及設(shè)置在該絕 緣膜上的柵極電極。該阱區(qū)域由外延層構(gòu)成，該外延層包括具有不同的雜質(zhì) 濃度的第一導(dǎo)電類型雜質(zhì)層。根據(jù)該結(jié)構(gòu)，由于可以使構(gòu)成該功率MOSFET的阱區(qū)域的每個(gè)層的雜 質(zhì)濃度均勻，所以可防止該阱區(qū)域的層的每個(gè)的電阻局部增大。此外，由于MOSFET的UIS特性可被改善，且可以提供具有更高額定電流和額定電壓 的半導(dǎo)體器件。根據(jù)本發(fā)明又一實(shí)施例的制造金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管的方法， 該晶體管包括半導(dǎo)體襯底；設(shè)置在該半導(dǎo)體襯底上的含有第一導(dǎo)電類型雜質(zhì) 的阱區(qū)域，該阱區(qū)域包括通過(guò)添加第二導(dǎo)電類型雜質(zhì)而形成的源極區(qū)域和漏 極區(qū)域，該源極區(qū)域和該漏極區(qū)域彼此分隔開(kāi)預(yù)定間隙；設(shè)置在該源才及區(qū)域緣膜上的柵極電極，該方法包括在該半導(dǎo)體襯底上形成含有該第一導(dǎo)電類型 雜質(zhì)的外延層；以及用該第一導(dǎo)電類型雜質(zhì)摻雜該外延層以形成具有不同的 雜質(zhì)濃度的第一導(dǎo)電類型雜質(zhì)層。根據(jù)該方法，可以使阱區(qū)域的層的每個(gè)中的雜質(zhì)濃度均勻。因此，可防 止阱區(qū)域的每層的電阻局部增大。此外，由于形成了具有比構(gòu)成該阱區(qū)域的 其他層的電阻低的電阻的雜質(zhì)層，所以可以制造具有改善的UIS特性的功率 MOSFET。


圖1是剖視圖，示出根據(jù)一實(shí)施例的包括在半導(dǎo)體器件中的功率 MOSFET;圖2A至2C是剖視圖，示出制造功率MOSFET的工藝； 圖3D至3G是剖視圖，示出制造功率MOSFET的工藝； 圖4是剖視圖，示出根據(jù)另一實(shí)施例的包括在半導(dǎo)體器件中的功率 MOSFET;
圖5A至5D是剖視圖，示出制造功率MOSFET的工藝； 圖6E至6H是剖視圖，示出制造功率MOSFET的工藝； 圖7是表，示出相關(guān)技術(shù)的功率MOSFET與圖1所示的功率M0SFET 之間的比較結(jié)果；圖8是剖視圖，示出圖4所示功率MOSFET的變型；以及 圖9A和9B是剖視圖，示出現(xiàn)有技術(shù)的功率MOSFET。
具體實(shí)施方式
現(xiàn)在將參照附圖詳細(xì)描述根據(jù)一實(shí)施例的包括在半導(dǎo)體器件中的功率 MOSFET和制造該功率MOSFET的方法。圖l是剖視圖，示出根據(jù)本發(fā)明一實(shí)施例的包括在半導(dǎo)體器件中的功率 MOSFET,圖2A至3G是剖視圖，用于描述制造該功率MOSFET的工藝。 圖4是根據(jù)本發(fā)明另一實(shí)施例的包括在半導(dǎo)體器件中的功率MOSFET的剖 視圖，圖5A至6H是剖視圖，用于描述制造圖4所示的功率MOSFET的工 藝。圖7是表，示出相關(guān)技術(shù)的功率MOSFET與圖1所示的功率MOSFET 之間的UIS特性比較結(jié)果。圖8示出圖4所示的功率MOSFET的修改示例。如圖l所示，根據(jù)一實(shí)施例的包括在半導(dǎo)體器件中的功率MOSFET 10 包括硅(Si)襯底1,其是含有較低雜質(zhì)濃度的第一導(dǎo)電類型雜質(zhì)的半導(dǎo) 體襯底；以及P型阱區(qū)域2，其是Si襯底1上含有第一導(dǎo)電類型雜質(zhì)例如硼 (B)的外延層。P型阱區(qū)域2包括通過(guò)添加(離子注入)是第二導(dǎo)電類型雜質(zhì)的砷(As) 而形成的源極區(qū)域9a和漏極區(qū)域9b,源極區(qū)域9a和漏極區(qū)域9b彼此分隔 開(kāi)預(yù)定間隙。是硅氧化物(Si02)膜的柵極絕緣膜3設(shè)置在源極區(qū)域9a和漏極區(qū)域 9b之間的間隙中在P型阱區(qū)域2的表面上，柵極電極4設(shè)置在柵極絕緣膜3 上。在圖1中，輕摻雜漏極(LDD)區(qū)域和口袋注入(pocket implantation, PKT)區(qū)域示出為附圖標(biāo)記7指示的一個(gè)區(qū)域。因?yàn)楹蠵型雜質(zhì)的外延層包含在此實(shí)施例的功率MOSFET 10的P型 阱區(qū)域2中，所以P型阱區(qū)域2內(nèi)的雜質(zhì)濃度是均勻的，且P型阱區(qū)域2中 的電阻也是均勻的。當(dāng)通過(guò)非箝位感應(yīng)開(kāi)關(guān)(UIS )來(lái)評(píng)估功率MOSFET 10時(shí)，功率MOSFET優(yōu)越的UIS特性。換言之，如果P型阱區(qū)域2是外延層，則柵極電極4下面的用作UIS評(píng) 估期間寄生形成的NPN型雙極晶體管的基極的區(qū)域位于具有均勻的P型摻 雜濃度的外延層中。結(jié)果，用作寄生形成的NPN型雙極晶體管的基極的區(qū) 域變得沒(méi)有局部地表現(xiàn)出高電阻的部分，且防止了此實(shí)施例的功率MOSFET 10擊穿，即使當(dāng)提供了比擊穿沒(méi)有作為阱區(qū)域的外延層的已知功率MOSFET 的電流更大的電流時(shí)。這表明此實(shí)施例的功率MOSFET 10的額定電流和額定電壓高于其中阱 區(qū)域不由外延層制成的已知功率MOSFET。圖7所示的相關(guān)技術(shù)的功率 MOSFET 100和此實(shí)施例的功率MOSFET 10的UIS評(píng)估的結(jié)果清楚地支持 此點(diǎn)。在圖7所示的UIS評(píng)估中，此實(shí)施例的功率MOSFET 10與相關(guān)技術(shù)的 功率MOSFET 100比較，功率MOSFET 100通過(guò)使用60keV的能量以 2.20E+13離子/cn^的劑量將硼離子注入到半導(dǎo)體襯底中，且在800。C氣氛中 進(jìn)行熱擴(kuò)散處理10分鐘以在半導(dǎo)體襯底中形成40nm深的阱區(qū)域103來(lái)制造。MOSFET 100擊穿時(shí)的電流Id的值是2A,而此實(shí)施例的功率MOSFET 10 擊穿時(shí)的電流Id的值高為22A?，F(xiàn)在將參照?qǐng)D2A至3G描述制造此實(shí)施例的功率MOSFET 10的方法。如圖2A所示，為了制造功率MOSFET 10，準(zhǔn)備含有較低濃度P型雜質(zhì) 的Si襯底l，且如圖2B所示，含有比Si襯底l中的P型雜質(zhì)濃度更高濃度 的P型雜質(zhì)的外延層形成在Si襯底1的表面上以形成P型阱區(qū)域2。該工藝期間，P型阱區(qū)域2通過(guò)使用Si作為材料氣體同時(shí)提供硼作為摻 雜氣體的氣相外延形成。隨后，圖中未示出的Si02膜形成在P型阱區(qū)域2的表面上以設(shè)置確定 功率MOSFET 10的開(kāi)關(guān)特性的闞值電壓，然后通過(guò)使用70keV的能量以 5.00E+12離子/cm2的劑量將硼離子穿過(guò)該SiCM菱注入到P型阱區(qū)域2中。如圖2C所示，將制造柵極絕緣膜3的Si02膜3a通過(guò)化學(xué)氣相沉積 (CVD)形成在阱區(qū)域2的表面上，并將制造柵極電極4的多晶硅膜4a也 頁(yè) 形成在Si02膜3a的表面上。在光致抗蝕劑應(yīng)用在多晶硅膜4a的表面上之后，光致抗蝕劑被光刻構(gòu) 圖從而在后面制造柵極電極4的部分之上在多晶硅膜4a的表面上形成抗蝕 劑掩模5。如圖3D所示，利用抗蝕劑掩模5進(jìn)行干蝕刻，接著灰化，從而去除多 晶硅膜4a的不需要的部分，由此形成柵極電極4。位于柵極電極4和阱區(qū)域 2之間的Si02膜用作柵極絕緣膜3。參照?qǐng)D3D,圖中未示出的Si02膜通過(guò)CVD形成得完全覆蓋阱區(qū)域2 的暴露部分和柵極電極4的表面，然后穿過(guò)Si02膜注入磷(P)離子以形成 LDD膜7，且注入硼離子以形成圖中未示出的PKT膜。在上述工藝中，磷離子通過(guò)20keV的能量以2.00E+13的劑量注入，硼 離子通過(guò)40keV的能量以8.48E+12的劑量注入。硼離子相對(duì)于Si襯底1以 45。角注入。Si02膜6通過(guò)CVD形成且如圖3F所示通過(guò)各向異性干蝕刻纟皮回蝕從而 形成柵極電極4的側(cè)表面上的側(cè)壁6a。如圖3G所示，通過(guò)CVD形成Si02膜8，其在側(cè)壁6a上的部分用來(lái)實(shí) 現(xiàn)對(duì)準(zhǔn)以進(jìn)一步減小線寬且其在形成源極區(qū)域9a和漏極區(qū)域％的離子注入 期間用作保護(hù)膜，穿過(guò)Si02膜8注入N型雜質(zhì)砷的離子以形成源極區(qū)域9a 和漏才及區(qū)i或9b。該工藝期間，砷離子通過(guò)50keV的能量以5.00E+15的劑量注入以形成源極區(qū)域9a和漏極區(qū)域9b 。最后，Si02膜8和側(cè)壁6a^l去除以得到圖1所示的功率MOSFET。 現(xiàn)在將參照?qǐng)D4至6H描述根據(jù)本發(fā)明另一實(shí)施例的功率MOSFET。在圖4至6H所示的功率MOSFET20中，與圖1至3G所示的那些類似的部件用相同的附圖標(biāo)記表示且省略其說(shuō)明。延層制成方面類似于圖1所示的功率MOSFET 10,但是與功率MOSFETIO質(zhì)層14。換言之，功率MOSFET20包括在P型阱區(qū)域2內(nèi)的雜質(zhì)層14,其由具 有比阱區(qū)域2更高的P型雜質(zhì)濃度的外延層制成。
P型阱區(qū)域2內(nèi)的雜質(zhì)層14具有比P型阱區(qū)域2內(nèi)的電阻低的電阻， 因?yàn)殡s質(zhì)層14具有比P型阱區(qū)域2更高的P型雜質(zhì)濃度。因此，當(dāng)通過(guò)UIS評(píng)估功率MOSFET 20時(shí)，可在柵才及電才及4下面形成 具有比圖1所示的功率MOSFET 10中的電阻低的電阻的區(qū)域，其是寄生形 成的NPN型雙極晶體管的基極。結(jié)果，在功率MOSFET 20的UIS評(píng)估期間，盡管通過(guò)線圈向功率 MOSFET 20的漏極區(qū)域提供比擊穿功率MOSFET 10的電流更大的電流，仍 防止了寄生形成的NPN型雙極晶體管被導(dǎo)通。這顯示此實(shí)施例的功率MOSFET 20的額定電流和額定電壓高于圖1所 示的功率MOSFET 10。現(xiàn)在將描述制造圖4所示的功率MOSFET 20的方法。在制造功率 MOSFET 20中，如圖5A所示，準(zhǔn)備含有較低濃度P型雜質(zhì)的Si襯底1,然 后，如圖5B所示，含有比Si襯底l中的的P型雜質(zhì)濃度更高濃度的P型雜 質(zhì)的外延層形成在Si襯底1上從而形成P型阱區(qū)域2。該工藝期間，P型阱區(qū)域2通過(guò)使用硅作為材料氣體同時(shí)提供硼作為摻 雜氣體的氣相外延制成。隨后，為了設(shè)置確定功率MOSFET 20的開(kāi)關(guān)特性的閾值電壓，圖中未 示出的Si02膜形成在P型阱區(qū)域2的表面上，硼離子通過(guò)使用70keV的能 量以5.00E+12離子/cir^的劑量穿過(guò)該Si02膜注入到P型阱區(qū)域2。接著，如圖5C所示，Si02膜13通過(guò)CVD形成在P型阱區(qū)域2的表面 上，P型雜質(zhì)即硼的離子穿過(guò)Si02膜13注入到P型阱區(qū)域2的內(nèi)部以形成 具有比P型阱區(qū)域2中更高的P型雜質(zhì)濃度的外延雜質(zhì)層14。結(jié)果，制成 了包括具有不同雜質(zhì)濃度的多個(gè)外延層的P型阱區(qū)域2。換言之，在功率MOSFET 20中，雜質(zhì)層14中的雜質(zhì)濃度高于構(gòu)成P 型阱區(qū)域2的其他層中的雜質(zhì)濃度，且雜質(zhì)層14的電阻低于構(gòu)成P型阱區(qū) 域2的其他層中的電阻。圖5C中，雜質(zhì)層14與P型阱區(qū)域2不同地繪示以清楚示出雜質(zhì)層14 的存在；然而，在功率MOSFET20中，包括圖5C所示的雜質(zhì)層14和位于 雜質(zhì)層14之上和之下的兩層的區(qū)域用作阱區(qū)域。形成雜質(zhì)層14的該工藝期間，硼離子利用l卯keV的能量以6.00E+12 離子/cm2的劑量注入。
現(xiàn)在參照?qǐng)D5D，后來(lái)制造柵極絕緣膜3的Si02膜3a通過(guò)CVD形成在 P型阱區(qū)域2的上表面上，且后來(lái)制造柵極電極4的多晶硅膜4a也通過(guò)CVD 形成在SiOJ莫3a的上表面上。光致抗蝕劑應(yīng)用在多晶硅膜4a的表面上且經(jīng)歷預(yù)定光刻構(gòu)圖以在多晶 硅膜4a的后來(lái)將制造柵極電極4的部分中的表面上形成抗蝕劑掩模5。接著，如圖6E所示，利用抗蝕劑掩模5進(jìn)行干蝕刻，接著灰化，從而 去除多晶硅膜4a的不需要部分，由此形成柵極電極4。位于柵極電極4和P 型阱區(qū)域2之間的Si02膜用作柵極絕緣膜3。如圖6E所示，圖中未示出的Si02膜通過(guò)CVD形成得完全覆蓋P型阱 區(qū)域2的暴露表面和柵極電極4的表面，穿過(guò)Si02膜注入磷離子以形成LDD 膜7,且然后注入硼離子以形成圖中未示出的PKT膜。在上述工藝中，磷離子通過(guò)20keV的能量以2.00E+13的劑量注入，硼 離子通過(guò)40keV的能量以8.48E+12的劑量注入。硼離子相對(duì)于Si襯底1以 45°角注入。SiC)2膜6 (見(jiàn)圖6G)通過(guò)CVD形成且如圖3F所示通過(guò)各向異性千蝕 刻被回蝕從而形成柵極電極4的側(cè)表面上的側(cè)壁6a。如圖6H所示，通過(guò)CVD形成Si02膜8，其在側(cè)壁6a上的部分用來(lái)實(shí) 現(xiàn)對(duì)準(zhǔn)以進(jìn)一步減小線寬，且其在形成源極區(qū)域9a和漏極區(qū)域9b的離子注 入期間用作保護(hù)膜，穿過(guò)Si02膜8注入N型雜質(zhì)砷的離子以形成源極區(qū)域 9a和漏4及區(qū)域9b。該工藝期間，砷離子通過(guò)50keV的能量以5.00E+15的劑量注入以形成 源極區(qū)域9a和漏極區(qū)域9b 。最后，SiOJ莫8和側(cè)壁6a被去除以得到圖4所示的功率MOSFET20。根據(jù)一實(shí)施例的功率MOSFET 10，因?yàn)橛米鱑IS評(píng)估期間寄生形成的域9a和漏極區(qū)域9b之間的區(qū)域)由含有P型雜質(zhì)的外延層制成，所以用作 寄生形成的NPN型雙極晶體管的基極的部分中的雜質(zhì)濃度可以被制得均勻， 且該部分中的電阻可^皮減小以改善UIS特性。根據(jù)另一實(shí)施例的功率MOSFET 20,由于具有較高P型雜質(zhì)濃度的雜 質(zhì)層14設(shè)置在P型阱區(qū)域2內(nèi)，所以用作寄生形成的NPN型雙極晶體管的 基極的部分中的電阻可被進(jìn)一步減小。因此，UIS特性可進(jìn)一步改善。
另外，盡管如上所述的阱區(qū)域2的形成，功率MOSFET的其他特性例 如Vth保持完好。功率MOSFET的UIS特性可通過(guò)一變型進(jìn)一步改善，該變型提供具有 比除了雜質(zhì)層14之外阱區(qū)域2中的雜質(zhì)濃度更高的雜質(zhì)濃度的P型(第一 導(dǎo)電類型)雜質(zhì)區(qū)域，該P(yáng)型雜質(zhì)區(qū)域設(shè)置在雜質(zhì)層14和源極區(qū)域之間。圖8是才艮據(jù)圖4所示的實(shí)施例的變型的功率MOSFET20a的剖視圖。如 圖8所示，功率MOSFET 20a具有與圖4所示的功率MOSFET 20相同的結(jié) 構(gòu)，除了雜質(zhì)區(qū)域9c設(shè)置在雜質(zhì)層14和源極區(qū)域9a之間，雜質(zhì)區(qū)域9c含 有比阱區(qū)域2中的濃度更高濃度的P型雜質(zhì)。雜質(zhì)區(qū)域9c可通過(guò)在制造功率MOSFET 20a的工藝中在形成源極區(qū)域 9a之后，選擇性注入硼(P型雜質(zhì))的離子到柵極電極4附近的源極區(qū)域9a 的表面部分中而形成。特別地，通過(guò)利用140keV的能量以2.00E+14離子/cm2的劑量注入硼離 子，然后利用40keV的能量以2.00E+15離子/cn^的劑量注入硼離子來(lái)形成 雜質(zhì)區(qū)域9c。當(dāng)具有比P型阱區(qū)域2中更高P型雜質(zhì)濃度的雜質(zhì)區(qū)域9c設(shè)置在雜質(zhì) 層14和源極區(qū)域9a之間時(shí)，柵極電極4下面的用作功率MOSFET 20a的 UIS評(píng)估期間寄生形成的NPN型雙極晶體管(圖8的電路符號(hào)所示的晶體 管)的基極的雜質(zhì)層14與用作發(fā)射極的雜質(zhì)區(qū)于9c之間的電勢(shì)差可被減小。 因此，可顯著防止寄生形成的NPN型雙極晶體管被導(dǎo)通，功率MOSFET20a 的UIS特性由此進(jìn)一步改善。本領(lǐng)域技術(shù)人員應(yīng)理解，可以根據(jù)設(shè)計(jì)需求和其他因素而進(jìn)行各種修 改、組合、子組合和替換，只要他們?cè)谒綑?quán)利要求書(shū)及其等價(jià)物的范圍內(nèi)。本發(fā)明包含與2006年9月27日向日本專利局提交的日本專利申請(qǐng) JP2006-263430相關(guān)的主題，在此引用其全部?jī)?nèi)容作為參考。
權(quán)利要求
1.一種金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管，包括半導(dǎo)體襯底；設(shè)置于該半導(dǎo)體襯底上的含有第一導(dǎo)電類型雜質(zhì)的阱區(qū)域，該阱區(qū)域包括通過(guò)添加第二導(dǎo)電類型雜質(zhì)形成的源極區(qū)域和漏極區(qū)域，該源極區(qū)域和該漏極區(qū)域彼此分隔開(kāi)預(yù)定間隙；絕緣膜，設(shè)置于該源極區(qū)域和該漏極區(qū)域之間的該間隙中的該阱區(qū)域的表面上；以及柵極電極，設(shè)置在該絕緣膜上，其中該阱區(qū)域由外延層構(gòu)成，該外延層包括具有不同的雜質(zhì)濃度的第一導(dǎo)電類型雜質(zhì)層。
2. 根據(jù)權(quán)利要求1所述的金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管，其中該雜質(zhì) 層的雜質(zhì)濃度高于該阱區(qū)域的其他層中的雜質(zhì)濃度。
3. 根據(jù)權(quán)利要求1或2所述的金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管，其中該 雜質(zhì)層通過(guò)第一導(dǎo)電類型的雜質(zhì)區(qū)域連接到該源極區(qū)域，該第一導(dǎo)電類型的 雜質(zhì)區(qū)域具有比除了該雜質(zhì)層之外該阱區(qū)域中的雜質(zhì)濃度更高的雜質(zhì)濃度。
4. 一種半導(dǎo)體器件，包括金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管，該金屬氧化 物半導(dǎo)體場(chǎng)效應(yīng)晶體管包括半導(dǎo)體襯底；設(shè)置于該半導(dǎo)體襯底上的含有第一導(dǎo)電類型雜質(zhì)的阱區(qū)域，該阱區(qū)域包 括通過(guò)添加第二導(dǎo)電類型雜質(zhì)形成的源極區(qū)域和漏極區(qū)域，該源極區(qū)域和該 漏極區(qū)域彼此分隔開(kāi)預(yù)定間隙；絕緣膜，設(shè)置于該源極區(qū)域和該漏極區(qū)域之間的該間隙中的該阱區(qū)域的 表面上；以及柵極電極，設(shè)置在該絕緣膜上，其中該阱區(qū)域由外延層構(gòu)成，該外延層包括具有不同的雜質(zhì)濃度的第一 導(dǎo)電類型雜質(zhì)層。
5. —種制造金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管的方法，該金屬氧化物半導(dǎo) 體場(chǎng)效應(yīng)晶體管包括半導(dǎo)體襯底；設(shè)置于該半導(dǎo)體襯底上的含有第一導(dǎo)電類 型雜質(zhì)的阱區(qū)域，該阱區(qū)域包括通過(guò)添加第二導(dǎo)電類型雜質(zhì)形成的源極區(qū)域和漏極區(qū)域，該源極區(qū)域和該漏極區(qū)域彼此分隔開(kāi)預(yù)定間隙；絕緣膜，設(shè)置于該源極區(qū)域和該漏極區(qū)域之間的該間隙中的該阱區(qū)域的表面上；以及柵極電極，設(shè)置在該絕緣膜上，該方法包括在該半導(dǎo)體襯底上形成含有第一導(dǎo)電類型雜質(zhì)的外延層；以及 用第一導(dǎo)電類型雜質(zhì)摻雜該外延層以形成不同雜質(zhì)濃度的第一導(dǎo)電類型雜質(zhì)層。
全文摘要
本發(fā)明提供一種金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管，包括半導(dǎo)體襯底；設(shè)置于該半導(dǎo)體襯底上的含有第一導(dǎo)電類型雜質(zhì)的阱區(qū)域，該阱區(qū)域包括通過(guò)添加第二導(dǎo)電類型雜質(zhì)形成的源極區(qū)域和漏極區(qū)域，該源極區(qū)域和該漏極區(qū)域彼此分隔開(kāi)預(yù)定間隙；絕緣膜，設(shè)置于該源極區(qū)域和該漏極區(qū)域之間的該間隙中的該阱區(qū)域的表面上；以及柵極電極，設(shè)置在該絕緣膜上。該阱區(qū)域由外延層構(gòu)成，該外延層包括具有不同的雜質(zhì)濃度的第一導(dǎo)電類型雜質(zhì)層。
文檔編號(hào)H01L29/78GK101154686SQ200710161959
公開(kāi)日2008年4月2日 申請(qǐng)日期2007年9月27日 優(yōu)先權(quán)日2006年9月27日
發(fā)明者前田大輝 申請(qǐng)人:索尼株式會(huì)社