專利名稱：半導(dǎo)體器件及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及使用多引腳的半導(dǎo)體芯片的封裝型的半導(dǎo)體器件及其制造方法。
背景技術(shù)：
近年來(lái)，移動(dòng)通信設(shè)備等電子設(shè)備正向著小型化、高性能、多功能化發(fā)展， 為了與之相對(duì)應(yīng)，半導(dǎo)體器件存在小型化、高密度化、多引腳化的傾向。例如， 正多采用將外部端子配置在底面呈平面陣列狀的封裝型的半導(dǎo)體器件。被封裝 的半導(dǎo)體芯片的電極，不僅配置在芯片外周部(外周邊緣部)呈一排，而且還交 錯(cuò)配置等那樣配置成多排。圖7(a) (b)所示為作為這樣的半導(dǎo)體器件的一個(gè)例子的BGA(Ball Grid Array,球柵陣列)封裝。在BGA用基板1 (以下簡(jiǎn)稱為基板l)上粘結(jié)了多引腳 的半導(dǎo)體芯片2，半導(dǎo)體芯片2的電極3與基板1上形成的內(nèi)部電極4利用焊 絲5(以下簡(jiǎn)稱為絲5)進(jìn)行電連接，利用封裝樹脂6通過(guò)傳遞模鑄法等，覆蓋 半導(dǎo)體芯片2及絲5。圖7(b)中僅圖示了絲5的一部分，省略了封裝樹脂6的 圖示。在半導(dǎo)體芯片2中，在其一個(gè)主面的外周邊緣部，配置多排電極3。在基 板1上，在半導(dǎo)體芯片2的周圍那樣形成多排內(nèi)部電極4，與各內(nèi)部電極4通 過(guò)通孔等導(dǎo)通的外部電極7形成為格子狀等，在各外部電極7上形成焊錫球8。在這樣的BGA封裝中，為了與多引腳的半導(dǎo)體芯片2相對(duì)應(yīng)，將絲5呈三 維配置。如圖所示，與半導(dǎo)體芯片2上的最外周一排的電極3a連接的絲5a與 基板l上的最內(nèi)周一排的內(nèi)部電極4a連接，與位于電極3a的內(nèi)周側(cè)的電極3b、 3c連接的絲5b、 5c與位于內(nèi)部電極4a的外周側(cè)的內(nèi)部電極4b、 4c連接?？?制各絲5a、 5b、 5c，使得絲5a的最上部的位置處于比絲5b要低的位置，另外 使得絲5b的最上部的位置處于比絲5c要低的位置(例如特表2005-532672號(hào)
公報(bào))。但是，在這樣三維配置絲5(5a、 5b、 5c)的情況下，由于絲5使用金(Au)， 因此難以控制環(huán)形，有時(shí)絲5彼此之間接觸，成為合格率降低的原因。金也是 非常高價(jià)的材料。發(fā)明內(nèi)容本發(fā)明鑒于上述問(wèn)題，其目的在于不使采用多引腳的半導(dǎo)體芯片的半導(dǎo)體 器件的焊絲彼此之間接觸，提高合格率。為了達(dá)到上述目的，本發(fā)明的半導(dǎo)體器件，利用金屬細(xì)絲電連接形成在半 導(dǎo)體芯片的一個(gè)主面上的多個(gè)電極與配置在前述半導(dǎo)體芯片的周圍的多個(gè)導(dǎo) 體部的內(nèi)部端子，前述半導(dǎo)體芯片及金屬細(xì)絲被樹脂封裝，在前述半導(dǎo)體器件 中，在將前述半導(dǎo)體芯片的電極與前述導(dǎo)體部的內(nèi)部端子連接，并且互相上下 配置的多個(gè)金屬細(xì)絲中，最下面的金屬細(xì)絲的剛性最小。根據(jù)上述結(jié)構(gòu)，由于最下面位置的金屬細(xì)絲的剛性最小，因此能夠降低絲 的高度。由于比它上面位置的金屬細(xì)絲的剛性更大，因此不僅焊接時(shí)容易控制 環(huán)形形狀，而且能夠抑制焊接后的環(huán)形的變形，還能夠抑制樹脂封裝時(shí)由于樹 脂流動(dòng)而產(chǎn)生的壓力所導(dǎo)致的變形，因此能夠維持所希望的高度及形狀。因而， 能夠避免金屬細(xì)絲彼此之間接觸，合格率提高。例如，可以是半導(dǎo)體芯片具有配置在一個(gè)主面的外周部呈排列狀的第1電極、以及配置在比前述第1電極靠近前述一個(gè)主面的中心呈排列狀的至少一排的第2電極，前述半導(dǎo)體芯片的第1電極與導(dǎo)體部的內(nèi)部端子，利用第l金 屬細(xì)絲連接，前述半導(dǎo)體芯片的第2電極與前述導(dǎo)體部的內(nèi)部端子，利用剛性 大于前述第1金屬細(xì)絲的第2金屬細(xì)絲連接。另外，可以是將多個(gè)半導(dǎo)體芯片層疊，最下層的半導(dǎo)體芯片的電極與導(dǎo)體 部的內(nèi)部端子，利用第l金屬細(xì)絲連接，第2層以上的上層的半導(dǎo)體芯片的電 極與前述導(dǎo)體部的內(nèi)部端子，利用剛性大于前述第1金屬細(xì)絲的第2金屬細(xì)絲 連接。再有，可以是將多個(gè)半導(dǎo)體芯片層疊，最下層的半導(dǎo)體芯片的電極與導(dǎo)體 部的內(nèi)部端子，利用第l金屬細(xì)絲連接，第2層以上的上層的半導(dǎo)體芯片的電 極與前述導(dǎo)體部的內(nèi)部端子、以及多個(gè)半導(dǎo)體芯片的電極的一部分彼此之間， 利用剛性大于前述第1金屬細(xì)絲的第2金屬細(xì)絲連接。最下面位置的金屬細(xì)絲的最上部的位置，低于其它的金屬細(xì)絲的最上部的 位置。可以是在用最下面位置的金屬細(xì)絲連接的半導(dǎo)體芯片的電極的下方，形 成電路元件。本發(fā)明的半導(dǎo)體器件的制造方法，具有以下工序?qū)⒃谝粋€(gè)主面上形成多 個(gè)電極的半導(dǎo)體芯片安裝在支持體上的第l工序；將安裝在前述支持體上的半 導(dǎo)體芯片的多個(gè)電極與配置在該半導(dǎo)體芯片的周圍的多個(gè)導(dǎo)體部的內(nèi)部端子， 利用金屬細(xì)絲連接的第2工序；以及將前述半導(dǎo)體芯片與前述金屬細(xì)絲進(jìn)行樹 脂封裝的第3工序，在前述半導(dǎo)體器件的制造方法中，在前述第2工序中，在 互相上下配置的多個(gè)金屬細(xì)絲內(nèi)，配置在最下面位置的金屬細(xì)絲使用剛性最小 的金屬細(xì)絲進(jìn)行連接，然后使用剛性更大的金屬細(xì)絲進(jìn)行連接。例如，可以進(jìn)行以下工序?qū)⒕哂信渲迷谝粋€(gè)主面的外周部呈排列狀的第 1電極、以及配置在比前述第1電極靠近前述一個(gè)主面的中心呈排列狀的至少 一排的第2電極的半導(dǎo)體芯片安裝在支持體上的第1工序；將前述半導(dǎo)體芯片 的第1電極與該半導(dǎo)體芯片的周圍的多個(gè)導(dǎo)體部的內(nèi)部端子利用第1金屬細(xì)絲 連接，然后將前述半導(dǎo)體芯片的第2電極與多個(gè)導(dǎo)體部的內(nèi)部端子利用剛性大 于前述第1金屬細(xì)絲的第2金屬細(xì)絲連接的第2工序；以及將前述半導(dǎo)體芯片與前述第1及第2金屬細(xì)絲進(jìn)行樹脂封裝的第3工序。另外，可以進(jìn)行以下工序?qū)⒍鄠€(gè)在一個(gè)主面的外周部具有多個(gè)電極的半 導(dǎo)體芯片層疊安裝在支持體上的第1工序；將最下層的半導(dǎo)體芯片的電極與該 半導(dǎo)體芯片的周圍的多個(gè)導(dǎo)體部的內(nèi)部端子利用第1金屬細(xì)絲連接，然后將第 2層以上的上層的半導(dǎo)體芯片的電極與多個(gè)導(dǎo)體部的內(nèi)部端子利用剛性大于前 述第1金屬細(xì)絲的第2金屬細(xì)絲連接的第2工序；以及將前述多個(gè)半導(dǎo)體芯片與前述第1及第2金屬細(xì)絲進(jìn)行樹脂封裝的第3工序。再有，可以進(jìn)行以下工序?qū)⒍鄠€(gè)在一個(gè)主面的外周部具有多個(gè)電極的半 導(dǎo)體芯片層疊安裝在支持體上的第l工序；將最下層的半導(dǎo)體芯片的電極與該 半導(dǎo)體芯片的周圍的多個(gè)導(dǎo)體部的內(nèi)部端子利用第1金屬細(xì)絲連接，然后將第 2層以上的上層的半導(dǎo)體芯片的電極與多個(gè)導(dǎo)體部的內(nèi)部端子及多個(gè)半導(dǎo)體芯 片的電極的一部分彼此之間利用剛性大于前述第1金屬細(xì)絲的第2金屬細(xì)絲連 接的第2工序；以及將前述多個(gè)半導(dǎo)體芯片與前述第1及第2金屬細(xì)絲進(jìn)行樹 脂封裝的第3工序。最下面位置的金屬細(xì)絲與其它的金屬細(xì)絲的剛性的不同，可以是基于各金 屬材料的組成來(lái)實(shí)現(xiàn)的。可以是最下面位置的金屬細(xì)絲以金為主要成分，其它 的金屬細(xì)絲以銅為主要成分。另外，可以是最下面位置的金屬細(xì)絲及其它金屬 細(xì)絲以金為主要成分，而前述最下面位置的金屬細(xì)絲的含金率大于其它金屬細(xì) 絲的含金率。可以是多個(gè)導(dǎo)體部形成在裝載有半導(dǎo)體芯片的支持體上。具有這樣的多個(gè) 導(dǎo)體部的支持體例如是布線基板。可以是多個(gè)導(dǎo)體部排列在裝載有半導(dǎo)體芯片 的支持體的周圍。具有這樣的多個(gè)導(dǎo)體部及支持體的構(gòu)成例如是引線框。


圖1為說(shuō)明本發(fā)明的一個(gè)實(shí)施形態(tài)的半導(dǎo)體器件的制造方法的工序剖視圖。圖2為說(shuō)明本發(fā)明的其它實(shí)施形態(tài)的半導(dǎo)體器件的制造方法的工序剖視圖。圖3為本發(fā)明的另外其它的實(shí)施形態(tài)的半導(dǎo)體器件的剖視圖。 圖4為本發(fā)明的另外其它的實(shí)施形態(tài)的半導(dǎo)體器件的剖視圖。 圖5為本發(fā)明的另外其它的實(shí)施形態(tài)的半導(dǎo)體器件的剖視圖。 圖6為本發(fā)明的另外其它的實(shí)施形態(tài)的半導(dǎo)體器件的剖視圖。 圖7為以往的半導(dǎo)體器件的剖視圖。
具體實(shí)施方式
以下，參照

本發(fā)明的實(shí)施形態(tài)。圖1所示為制造本發(fā)明的一個(gè)實(shí)施形態(tài)的半導(dǎo)體器件即BGA封裝的工序。 對(duì)于與前面用圖7說(shuō)明的以往的半導(dǎo)體器件相同的構(gòu)件，附加與圖7相同的標(biāo) 號(hào)進(jìn)行說(shuō)明。首先，準(zhǔn)備圖l(a)所示的BGA用基板l(以下簡(jiǎn)稱為基板1)?；錶是將
玻璃環(huán)氧(或BT樹脂或聚酰亞胺等)作為基材的厚度為0. 05mm lmm左右的基 板，形成布線圖形及通孔等導(dǎo)體部(用虛擬線表示舉例)，在芯片安裝面及其背 面形成通過(guò)該導(dǎo)體部電連接的內(nèi)部電極4、以及與外部的安裝基板等連接用的 外部電極7。內(nèi)部電極4及外部電極7的周圍的基板面，用阻焊劑等絕緣層(未 圖示)覆蓋。內(nèi)部電極4在芯片安裝面的中間，設(shè)定的芯片安裝區(qū)域的周圍，沿該區(qū)域 的外周的方向隔開間隔排列，同時(shí)沿著從芯片安裝面的中心向外周的方向，隔 開間隔排列多排(也參照?qǐng)D7)。將各排的內(nèi)部電極4從最內(nèi)周一排開始依次用 4a、 4b、 4c表示。內(nèi)部電極4之所以這樣形成多排，是因?yàn)榧词褂帽M可能的最小間距配置， 用單排也不能應(yīng)對(duì)半導(dǎo)體芯片的全部引腳數(shù)。這樣的內(nèi)部電極4，通常以50u m 500 "m左右的間距，使用Cu等為主要材料，形成5 35ura，在表面施加 厚度為O。 01 5ura的鍍Au等。外部電極7采用與內(nèi)部電極4相同的材料， 以能夠與內(nèi)部電極4相對(duì)應(yīng)的數(shù)量及配置形成。接著，如圖l(b)所示，在基板1上粘結(jié)半導(dǎo)體芯片2。為了進(jìn)行粘結(jié)，使 環(huán)氧、聚酰亞胺等熱固化性樹脂(未圖示)介于基板1與半導(dǎo)體芯片2之間。半導(dǎo)體芯片2的電極3在一個(gè)主面的外周邊緣部、沿該一個(gè)主面的外周的 方向隔開間隔排列，同時(shí)沿著從該一個(gè)主面的中心向外周的方向隔開間隔排列 多排。將各排的電極3從最外周一排開始依次用3a、 3b、 3c表示。這樣，電極3之所以這樣形成多排，是因?yàn)樵谠龆喟雽?dǎo)體芯片2的電極數(shù) (根據(jù)電路規(guī)模等，為10 2000引腳左右)的情況下，即使用盡可能的最小間 距配置，用單排也不能配置必需數(shù)量的電極。這樣的電極3通常用A1、 Au、 Cu 等形成，在以Al為主要材料的情況下，添加微量的Si、 Cu等。電極3采用交 錯(cuò)配置、并排配置等。在半導(dǎo)體芯片2上，在最外周一排的電極3a的下方也 形成晶體管等半導(dǎo)體元件及布線等電路元件9。接著，如圖l(c)所示，采用絲焊法通過(guò)絲5a，電連接半導(dǎo)體芯片l的最 外周一排的電極3a與基板1的最內(nèi)周一排的內(nèi)部電極4a。接著，如圖l(d)所 示，通過(guò)絲5b，電連接半導(dǎo)體芯片1的中間一排的電極3b與基板1的中間一 排的內(nèi)部電極4b。然后，通過(guò)絲5c，電連接半導(dǎo)體芯片1的最內(nèi)周一排的電
極3c與基板1的最外周一排的內(nèi)部電極4c。圖1(C) (d)所示的這些絲焊工序，通常是加熱或施加超聲波、并加壓進(jìn)行的。加熱溫度是50 30(TC左右，超聲 波的輸出是10 30(kW左右，加壓是10 100g重左右。這時(shí)重要的是，對(duì)于與半導(dǎo)體芯片2的最外周一排的電極3a連接的絲 5a(稱為第l絲5a)、以及與其內(nèi)側(cè)一排的電極3b、 3c連接的絲5b、 5c(稱為 第2絲5b、 5c)，是采用剛性不同的絲。這樣進(jìn)行選定，使得第2絲5b、 5c的 剛性比第l絲5a的剛性更大。在絲焊結(jié)束后，如圖l(e)所示，在基板l的單側(cè)，利用傳遞模鑄法等形成 封裝樹脂6，使得覆蓋半導(dǎo)體芯片2及第l絲5a和第2絲5b、 5c，然后對(duì)基 板1的外部電極7形成焊錫球8。通過(guò)這樣，完成BGA封裝。在以上的BGA封裝中，之所以如上所述對(duì)于第2絲5b、 5c使用比第l絲 5a的剛性要大的絲，是因?yàn)樵趯⑴渲贸啥嗯诺碾姌O3a、 3b、 3c與內(nèi)部電極4a、 4b、 4c連接時(shí)，在俯視圖中來(lái)看，絲5a、 5b、 5c彼此之間至少一部分容易重 疊配置，即絲5a、 5b、 5c彼此之間至少一部分容易互相位于上下位置那樣配 置，難以避免這種情況。另外，是由于與半導(dǎo)體芯片2的靠近中心的電極3b、 3c連接的第2絲5b、 5c，在與電極3b、 3c的接合部對(duì)半導(dǎo)體芯片2沿垂直方向引出，需要形成環(huán) 形，絲高度增高，絲長(zhǎng)度也伸長(zhǎng)。由于對(duì)于這樣的第2絲5b、 5c通過(guò)使用剛性較大的絲，不僅容易控制焊 接時(shí)形成的環(huán)形形狀，而且焊接后難以引起環(huán)形的變形撓曲(歪斜)等，另外也 能夠抑制樹脂封裝時(shí)由于樹脂流動(dòng)而產(chǎn)生的壓力所導(dǎo)致的變形，所以能夠維持 所希望的高度及形狀。另一方面，由于對(duì)于與半導(dǎo)體芯片2的最外周一排的電 極3a連接、配置在最下面位置的第1絲5a通過(guò)使用剛性最小的絲，能夠降低 絲高度，因此能夠加大與配置在上面位置的第2絲5b、 5c的距離。通過(guò)這些措施，難以引起產(chǎn)生第l絲5a、第2絲5b、 5c接觸等不良的情 況，合格率高。通過(guò)抑制第2絲5b、 5c的絲高度，達(dá)到與第l絲5a不接觸的 程度，從而還能夠使整個(gè)器件實(shí)現(xiàn)薄型化。再有，由于利用剛性小的第1絲5a在焊接時(shí)對(duì)電極3a所加的負(fù)載小，因 此即使如上所述在電極3a的下方配置電路元件9，也不會(huì)導(dǎo)致?lián)p壞。換句話說(shuō)，由于第1絲5a使用剛性小的絲，因此在半導(dǎo)體芯片2的外周部也能夠形成電 路元件9。通過(guò)這樣，通過(guò)減小半導(dǎo)體芯片2的尺寸，能夠降低成本。為此，設(shè)配置在最下面位置的第l絲5a為Au線，設(shè)配置在比第l絲5a 要高的位置的第2絲5b、 5c為Cu線，采用這樣材料不同的絲?；蛘?，第l絲 5a采用含金率高(99.99質(zhì)量。/。以上)的Au線，第2絲5b、 5c采用含金率低 (99. 90 99. 00質(zhì)量％左右)的Au線，采用這樣含有量不同的材料。通過(guò)采用 Cu或純度低的Au，則也降低高價(jià)材料的Au的使用量，也有助于降低成本。即使第l絲5a與第2絲5b、 5c的組成相同，但通過(guò)使直徑不同，也可以 使剛性不同。由于絲徑通常為12 30ym左右，因此可以選擇適當(dāng)?shù)闹睆健Ａ?外，配置在最下面位置的第l絲5a也可以包含在俯視圖來(lái)看與第2絲5b、 5c 不重疊的絲。焊接的順序如上所述，在利用半導(dǎo)體芯片2的最外周一排的電極3a的第1 絲5a進(jìn)行連接結(jié)束后，利用內(nèi)側(cè)的電極3b、 3c的第2絲5b、 5c進(jìn)行連接。 為此，例如將第l絲5a用的絲焊器與第2絲5b、 5c用的絲焊器形成為分別獨(dú) 立的裝置，則效率高。以上，是將第l絲5a與第2絲5b、 5c的兩組作為使剛性不同的情況進(jìn)行 說(shuō)明的，但也可以這樣選定，使得越配置在上面位置的絲的剛性越大，即成為 絲5a的剛性<絲5b的剛性<絲5c的剛性。圖2所示為制造本發(fā)明的其它實(shí)施形態(tài)的半導(dǎo)體器件即BGA封裝的工序。如圖2(a)所示，準(zhǔn)備與上述相同的基板l。然后，在基板l上粘結(jié)在外周 邊緣部形成電極3A的第l半導(dǎo)體芯片20，在其上，如圖2(b)所示，層疊粘結(jié) 在外周邊緣部形成電極3B的第2半導(dǎo)體芯片21、以及在外周邊緣部形成電極 3C的第3半導(dǎo)體芯片22。為了進(jìn)行粘結(jié)，使用熱固化性樹脂。電極3A、 3B、 3C的結(jié)構(gòu)及數(shù)量與上述的電極3a、 3b、 3c相同。在第1半導(dǎo)體芯片20的電極 3A的下方，形成晶體管等半導(dǎo)體元件及布線層等電路元件9。接著，如圖2(c)所示，將第1半導(dǎo)體芯片20的電極3A與基板1的最內(nèi)周 一排的內(nèi)部電極4a采用絲焊法通過(guò)絲5a進(jìn)行電連接。接著，如圖2(d)所示， 將第2半導(dǎo)體芯片21的電極3B與基板1的中間一排的內(nèi)部電極4b通過(guò)絲5b 進(jìn)行電連接。然后，將第3半導(dǎo)體芯片22的電極3C與基板1的最外周一排的 內(nèi)部電極4c通過(guò)絲5c進(jìn)行電連接。圖2(c) (d)所示的這些絲焊工序，與上述相同，加熱或施加超聲波、并加壓進(jìn)行的。這時(shí)重要的是，對(duì)于與第l半導(dǎo)體芯片20的電極3A連接的絲5a(以下稱 為第l絲5a)、以及與第2、第3半導(dǎo)體芯片21、 22的電極3B、 3C連接的絲 5b、 5c(以下稱為第2絲5b、 5c)，是釆用剛性不同的絲。這樣進(jìn)行選定，使得 第2絲5b、 5c的剛性比第1絲5a的剛性更大。在絲焊結(jié)束后，如圖2(e)所示，在基板l的單側(cè)，利用傳遞模鑄法等形成 封裝樹脂6，使得覆蓋半導(dǎo)體芯片20、 21、 22及絲5a、 5b、 5c，然后對(duì)基板1 的外部電極7形成悍錫球8。通過(guò)這樣，完成BGA封裝。在以上的BGA封裝中也同樣，在將層疊成多層的半導(dǎo)體芯片20、 21、 22 的電極3A、 3B、 3C、與內(nèi)部電極4a、 4b、 4c進(jìn)行連接時(shí)，在俯視圖中來(lái)看， 絲5a、 5b、 5c彼此之間至少一部分容易互相位于上下位置那樣配置，難以避 免這種情況。為此，對(duì)于與上層的半導(dǎo)體芯片21、 22上存在的、位于靠近器 件中心的電極3B、 3C連接的第2絲5b、 5c，使用硬度大于第1絲5a的絲，通 過(guò)這樣，能夠得到與關(guān)于圖1所示的BGA封裝說(shuō)明的情況同樣的效果。艮口，對(duì)于第2絲5b、 5c，不僅容易控制焊接時(shí)形成的環(huán)形形狀，而且焊接 后難以引起環(huán)形的變形撓曲(歪斜)等，另外也能夠抑制樹脂封裝時(shí)由于樹脂流 動(dòng)而產(chǎn)生的壓力所導(dǎo)致的變形，所以能夠維持所希望的高度及形狀。對(duì)于配置 在最下面位置的第1絲5a，由于能夠降低絲高度，因此能夠加大與配置在上面 位置的第2絲5b、 5c的距離。通過(guò)這些措施，難以引起產(chǎn)生第l絲5a、第2 絲5b、 5c接觸等不良的情況，合格率高。通過(guò)抑制第2絲5b、 5c的絲高度， 達(dá)到與第1絲5a不接觸的程度，從而還能夠使整個(gè)器件實(shí)現(xiàn)薄型化。另外，由于利用剛性小的第1絲5a在焊接時(shí)對(duì)電極3A所加的負(fù)載小，因 此即使在電極3A的下方配置電路元件9，也不會(huì)導(dǎo)致?lián)p壞，能夠確?？煽啃?。 換句話說(shuō)，由于第l絲5a使用剛性小的絲，因此在半導(dǎo)體芯片2的外周部也 能夠形成電路元件9。通過(guò)這樣，通過(guò)減小半導(dǎo)體芯片2的尺寸，能夠降低成 本。第l絲5a及第2絲5b、 5c可以使用與關(guān)于圖1所示的BGA封裝說(shuō)明的相 同的材料。若使用Cu或純度低的Au，則能夠減少高價(jià)材料的Au的使用量，也
能夠力圖實(shí)現(xiàn)低成本化。也可以這樣選定，即成為絲5a的剛性〈絲5b的剛性 <絲5c的剛性。焊接的順序及裝置也可以與關(guān)于圖1所示的BGA封裝說(shuō)明的相同。另外，圖中所示為是將最下層的半導(dǎo)體芯片20作為最大的尺寸，但對(duì)于 半導(dǎo)體芯片的層疊位置及尺寸沒(méi)有限制。例如，最下層的半導(dǎo)體芯片20在不 進(jìn)行絲焊時(shí)，也可以小于其它的半導(dǎo)體芯片21、 22的尺寸。說(shuō)明的層疊的半導(dǎo)體芯片數(shù)是假設(shè)3個(gè)，但若是2個(gè)以上，則能夠采用上 述的結(jié)構(gòu)，能夠得到同樣的效果。圖3所示為層疊了 2個(gè)半導(dǎo)體芯片20、 21 的BGA封裝。圖4所示為本發(fā)明的另外其它實(shí)施形態(tài)的半導(dǎo)體器件即BGA封裝的結(jié)構(gòu)。 在該BGA封裝中，在基板1上層疊粘結(jié)了第1半導(dǎo)體芯片23、第2半導(dǎo)體芯片 24。關(guān)于與圖2的BGA封裝的相同點(diǎn)，則省略說(shuō)明。第1半導(dǎo)體芯片23的多個(gè)電極3在一個(gè)主面的外周邊緣部、沿該一個(gè)主 面的外周的方向隔開間隔排列，同時(shí)沿著從該一個(gè)主面的中心向外周的方向隔 開間隔排列多排。從外周一側(cè)開始依次用3A1、 3A2表示。第2半導(dǎo)體芯片24 的多個(gè)電極3如同樣，在一個(gè)主面的外周邊緣部排列多排。從外周一側(cè)開始依 次用3B1、 3B2表示。將第1半導(dǎo)體芯片23的外周一排的電極3A1與基板1的內(nèi)周一排的內(nèi)部 電極4a采用絲焊法通過(guò)絲5a進(jìn)行電連接。將第1半導(dǎo)體芯片23的內(nèi)周一排 的電極3A2與第2半導(dǎo)體芯片24的外周一排的電極3B1，通過(guò)絲5b進(jìn)行連接。 由于將第l半導(dǎo)體芯片23與第2半導(dǎo)體芯片24進(jìn)行電連接，因此其目的是不 通過(guò)基板l，以節(jié)省空間進(jìn)行連接。第2半導(dǎo)體芯片24的內(nèi)周一排的電極3B2 與基板1的外周一排的內(nèi)部電極4b，采用與絲5b同一種類的絲5c進(jìn)行連接。對(duì)于絲5b、 5c(以下稱為第2絲5b、 5c)，選定剛性比絲5a(以下稱為第1 絲5a)更大的絲。用第1絲5a進(jìn)行第1半導(dǎo)體芯片23的電極3A1與內(nèi)部電極 4a的連接，然后用第2絲5b進(jìn)行電極3A2與3Bl的連接，然后用第2絲5c進(jìn) 行電極3B2與內(nèi)部電極4b的連接。在該BGA封裝中，也由于對(duì)于與上層的半導(dǎo)體芯片24上存在的、位于靠 近器件中心的電極3B2、 3Bl連接的第2絲5b、 5c，使用硬度大于與下層的半導(dǎo)體芯片23的電極3A1連接的第1絲5a的絲，即由于對(duì)于配置在上面位置的 第2絲5b、 5c，采用剛性比配置在最下面位置的第l絲5a更大的絲，因此能 夠得到與關(guān)于圖1、圖2所示的BGA封裝說(shuō)明的情況同樣的效果。能夠使用的第1絲5a及第2絲5b、 5c與關(guān)于圖1所示的BGA封裝說(shuō)明的 相同。但是，由于第2絲5b沒(méi)有與第l絲5a重疊的可能，因此剛性也可以不 一定大于第l絲5a，也可以采用與第l絲5a相同的材料。當(dāng)然，也可以這樣 選定，即成為絲5a的剛性<絲5b的剛性<絲5c的剛性。另外，圖中所示為是將下層的半導(dǎo)體芯片23作為較大的尺寸，但對(duì)于半 導(dǎo)體芯片的層疊位置及尺寸沒(méi)有限制。例如，下層的半導(dǎo)體芯片23在不進(jìn)行 絲焊時(shí)，也可以小于半導(dǎo)體芯片24的尺寸。說(shuō)明的層疊的半導(dǎo)體芯片數(shù)是假設(shè)2個(gè)，但若是2個(gè)以上，則能夠釆用上 述的結(jié)構(gòu)，能夠得到同樣的效果。圖5所示為本發(fā)明的另外其它實(shí)施形態(tài)的半導(dǎo)體器件即BGA封裝的結(jié)構(gòu)。 在該BGA封裝中，在基板1上層疊安裝了第1半導(dǎo)體芯片25、第2半導(dǎo)體芯片 26。第1半導(dǎo)體芯片25在一個(gè)主面上呈格子狀形成電極3D，在各電極3D上形 成焊錫球10，焊錫球IO與基板1的芯片安裝區(qū)域上形成的內(nèi)部電極4d進(jìn)行接合o第2半導(dǎo)體芯片26粘結(jié)在第1半導(dǎo)體芯片25上。第2半導(dǎo)體芯片26的 多個(gè)電極3在一個(gè)主面的外周邊緣部、沿該一個(gè)主面的外周的方向隔開間隔排 列，同時(shí)沿著從該一個(gè)主面的中心向外周的方向隔開間隔排列多排。從外周一 側(cè)開始依次用3a、 3b表示。將第2半導(dǎo)體芯片26的外周一排的電極3a與基板1的內(nèi)周一排的內(nèi)部電 極4a，采用絲焊法通過(guò)絲5a進(jìn)行電連接。將第2半導(dǎo)體芯片26的內(nèi)周一排的 電極3b與基板1的外周一排的內(nèi)部電極4b，通過(guò)絲5b進(jìn)行連接。對(duì)于絲5b(以 下稱為第2絲5b)，選定剛性比絲5a(以下稱為第l絲5a)更大的絲。在該BGA封裝中，也由于對(duì)于與第2半導(dǎo)體芯片26的最外周一排的電極 3a連接的、配置在最下面位置的第l絲5a采用剛性最小的絲，對(duì)于配置在上 面位置的第2絲5b采用剛性更大的絲，因此能夠得到與關(guān)于圖1所示的BGA 封裝說(shuō)明的情況同樣的效果。能夠使用的第l絲5a及第2絲5b、和焊接的順序，與關(guān)于圖1所示的BGA 封裝說(shuō)明的相同。另外，圖中所示為是將下層的半導(dǎo)體芯片25作為較大的尺寸，但對(duì)于半 導(dǎo)體芯片的層疊位置及尺寸沒(méi)有限制。例如，下層的半導(dǎo)體芯片25也可以小 于半導(dǎo)體芯片26。說(shuō)明的層疊的半導(dǎo)體芯片數(shù)是假設(shè)2個(gè)，但若是2個(gè)以上，則能夠采用上 述的結(jié)構(gòu)，能夠得到同樣的效果。以上，是使用基板1作為以單體制造BGA封裝進(jìn)行說(shuō)明的，但不用說(shuō)也可 以使用設(shè)置多個(gè)安裝區(qū)域的薄長(zhǎng)方形等基板，在多個(gè)BGA封裝相連接的狀態(tài)下 進(jìn)行制造，然后形成單片。對(duì)于QFP型或其它形態(tài)的封裝，也可以適用上述的 各結(jié)構(gòu)，能夠得到同樣的效果。圖6所示為QFP型封裝。關(guān)于與圖2的BGA封裝相同的構(gòu)件，附加相同標(biāo) 號(hào)，并省略說(shuō)明。11是作為半導(dǎo)體芯片20、 21的支持體的裸芯片底座，12是 在裸芯片底座的周圍排列多條的引線。裸芯片底座11與引線12由于在制造階 段使用的引線框中連接，因此可作為一體使用。在該QFP型封裝中，對(duì)于配置在上面位置的第2絲5b，也采用剛性比配置 在最下面位置的第l絲5a更大的絲，通過(guò)這樣，能夠得到與關(guān)于圖l、圖2所 示的BGA封裝說(shuō)明的情況同樣的效果。如上所述，本發(fā)明的半導(dǎo)體器件，由于將半導(dǎo)體芯片上的多個(gè)電極與配置 在前述半導(dǎo)體芯片的周圍的多個(gè)導(dǎo)體部的內(nèi)部端子連接，并互相上下配置的多 個(gè)金屬細(xì)絲內(nèi)，對(duì)于最下面位置的金屬細(xì)絲采用剛性最小的絲，對(duì)于在它上面 位置的金屬細(xì)絲采用剛性更大的絲，因此能夠防止金屬細(xì)絲彼此之間的接觸， 力圖提高合格率。作為剛性更大的金屬細(xì)絲，若使用Cu或純度低的Au，則與 以往相比，還能夠減少Au的使用量，力圖實(shí)現(xiàn)低成本化。本發(fā)明對(duì)于移動(dòng)通 信設(shè)備等電子設(shè)備中安裝的小型、多引腳的半導(dǎo)體器件的制造，特別有用。
權(quán)利要求
1.一種半導(dǎo)體器件，利用金屬細(xì)絲，電連接形成在半導(dǎo)體芯片的一個(gè)主面上的多個(gè)電極與配置在所述半導(dǎo)體芯片的周圍的多個(gè)導(dǎo)體部的內(nèi)部端子，所述半導(dǎo)體芯片及金屬細(xì)絲被樹脂封裝，其特征在于，在將所述半導(dǎo)體芯片的電極與所述導(dǎo)體部的內(nèi)部端子連接、并且互相上下配置的多個(gè)金屬細(xì)絲中，最下面的金屬細(xì)絲的剛性最小。
2. 如權(quán)利要求1所述的半導(dǎo)體器件，其特征在于，半導(dǎo)體芯片具有配置在一個(gè)主面的外周部呈排列狀的第1電極、以及配 置在比所述第1電極靠近所述一個(gè)主面的中心呈排列狀的至少一排的第2電 極，所述半導(dǎo)體芯片的第1電極與導(dǎo)體部的內(nèi)部端子，利用第l金屬細(xì)絲連接， 所述半導(dǎo)體芯片的第2電極與所述導(dǎo)體部的內(nèi)部端子，利用剛性大于所述第1金屬細(xì)絲的第2金屬細(xì)絲連接。
3. 如權(quán)利要求1所述的半導(dǎo)體器件，其特征在于， 將多個(gè)半導(dǎo)體芯片層疊，最下層的半導(dǎo)體芯片的電極與導(dǎo)體部的內(nèi)部端子，利用第l金屬細(xì)絲連接， 第2層以上的上層的半導(dǎo)體芯片的電極與所述導(dǎo)體部的內(nèi)部端子，利用剛 性大于所述第1金屬細(xì)絲的第2金屬細(xì)絲連接。
4. 如權(quán)利要求l所述的半導(dǎo)體器件，其特征在于， 將多個(gè)半導(dǎo)體芯片層疊，最下層的半導(dǎo)體芯片的電極與導(dǎo)體部的內(nèi)部端子，利用第l金屬細(xì)絲連接， 第2層以上的上層的半導(dǎo)體芯片的電極與所述導(dǎo)體部的內(nèi)部端子、以及多個(gè)半導(dǎo)體芯片的電極的一部分彼此之間，利用剛性大于所述第l金屬細(xì)絲的第2金屬細(xì)絲連接。
5. 如權(quán)利要求1所述的半導(dǎo)體器件，其特征在于，最下面位置的金屬細(xì)絲與其它的金屬細(xì)絲的剛性的不同，是基于各金屬材 料的組成來(lái)實(shí)現(xiàn)的。
6. 如權(quán)利要求5所述的半導(dǎo)體器件，其特征在于，最下面位置的金屬細(xì)絲以金為主要成分，其它的金屬細(xì)絲以銅為主要成分。
7. 如權(quán)利要求5所述的半導(dǎo)體器件，其特征在于，最下面位置的金屬細(xì)絲及其它金屬細(xì)絲以金為主要成分，而所述最下面位 置的金屬細(xì)絲的含金率大于其它金屬細(xì)絲的含金率。
8. 如權(quán)利要求1所述的半導(dǎo)體器件，其特征在于，最下面位置的金屬細(xì)絲的最上部的位置，低于其它的金屬細(xì)絲的最上部的 位置。
9. 如權(quán)利要求l所述的半導(dǎo)體器件，其特征在于，在用最下面位置的金屬細(xì)絲連接的半導(dǎo)體芯片的電極的下方，形成電路元件。
10. 如權(quán)利要求1所述的半導(dǎo)體器件，其特征在于， 多個(gè)導(dǎo)體部形成在裝載有半導(dǎo)體芯片的支持體上。
11. 如權(quán)利要求1所述的半導(dǎo)體器件，其特征在于， 多個(gè)導(dǎo)體部排列在裝載有半導(dǎo)體芯片的支持體的周圍。
12. —種半導(dǎo)體器件的制造方法，具有以下工序?qū)⒃谝粋€(gè)主面上形成多個(gè)電極的半導(dǎo)體芯片安裝在支持體上的第1工序； 將安裝在所述支持體上的半導(dǎo)體芯片的多個(gè)電極與配置在該半導(dǎo)體芯片 的周圍的多個(gè)導(dǎo)體部的內(nèi)部端子，利用金屬細(xì)絲連接的第2工序；以及將所述半導(dǎo)體芯片與所述金屬細(xì)絲進(jìn)行樹脂封裝的第3工序，其特征在于，在所述第2工序中，在互相上下配置的多個(gè)金屬細(xì)絲內(nèi)，配置在最下面位置的金屬細(xì)絲使用剛性最小的金屬細(xì)絲進(jìn)行連接，然后使用剛性更大的金屬細(xì) 絲進(jìn)行連接。
13. 如權(quán)利要求12所述的半導(dǎo)體器件的制造方法，其特征在于，進(jìn)行以下工序?qū)⒕哂信渲迷谝粋€(gè)主面的外周部呈排列狀的第1電極、以及配置在比所述第1電極靠近所述一個(gè)主面的中心呈排列狀的至少一排的第2電極的半導(dǎo)體芯 片安裝在支持體上的第l工序；將所述半導(dǎo)體芯片的第1電極與該半導(dǎo)體芯片的周圍的多個(gè)導(dǎo)體部的內(nèi)部 端子利用第1金屬細(xì)絲連接，然后將所述半導(dǎo)體芯片的第2電極與多個(gè)導(dǎo)體部 的內(nèi)部端子利用剛性大于所述第1金屬細(xì)絲的第2金屬細(xì)絲連接的第2工序； 以及將所述半導(dǎo)體芯片與所述第1及第2金屬細(xì)絲進(jìn)行樹脂封裝的第3工序。
14. 如權(quán)利要求12所述的半導(dǎo)體器件的制造方法，其特征在于，進(jìn)行以下工序?qū)⒍鄠€(gè)在一個(gè)主面的外周部具有多個(gè)電極的半導(dǎo)體芯片層疊安裝在支持 體上的第1工序；將最下層的半導(dǎo)體芯片的電極與該半導(dǎo)體芯片的周圍的多個(gè)導(dǎo)體部的內(nèi) 部端子利用第1金屬細(xì)絲連接，然后將第2層以上的上層的半導(dǎo)體芯片的電極與多個(gè)導(dǎo)體部的內(nèi)部端子利用剛性大于所述第1金屬細(xì)絲的第2金屬細(xì)絲連接的第2工序；以及將所述多個(gè)半導(dǎo)體芯片與所述第1及第2金屬細(xì)絲進(jìn)行樹脂封裝的第3工序。
15. 如權(quán)利要求12所述的半導(dǎo)體器件的制造方法，其特征在于，進(jìn)行以下工序?qū)⒍鄠€(gè)在一個(gè)主面的外周部具有多個(gè)電極的半導(dǎo)體芯片層疊安裝在支持 體上的第l工序；將最下層的半導(dǎo)體芯片的電極與該半導(dǎo)體芯片的周圍的多個(gè)導(dǎo)體部的內(nèi) 部端子利用第1金屬細(xì)絲連接，然后將第2層以上的上層的半導(dǎo)體芯片的電極 與多個(gè)導(dǎo)體部的內(nèi)部端子及多個(gè)半導(dǎo)體芯片的電極的一部分彼此之間利用剛 性大于所述第l金屬細(xì)絲的第2金屬細(xì)絲連接的第2工序；以及將所述多個(gè)半導(dǎo)體芯片與所述第1及第2金屬細(xì)絲進(jìn)行樹脂封裝的第3工序。
16. 如權(quán)利要求12所述的半導(dǎo)體器件的制造方法，其特征在于， 最下面位置的金屬細(xì)絲與其它的金屬細(xì)絲的剛性的不同，是基于各金屬材料的組成來(lái)實(shí)現(xiàn)的。
17. 如權(quán)利要求12所述的半導(dǎo)體器件的制造方法，其特征在于， 最下面位置的金屬細(xì)絲以金為主要成分，其它的金屬細(xì)絲以銅為主要成
18. 如權(quán)利要求12所述的半導(dǎo)體器件的制造方法，其特征在于， 最下面位置的金屬細(xì)絲及其它金屬細(xì)絲以金為主要成分，而所述最下面位置的金屬細(xì)絲的含金率大于其它金屬細(xì)絲的含金率。
19. 如權(quán)利要求12所述的半導(dǎo)體器件的制造方法，其特征在于， 多個(gè)導(dǎo)體部形成在裝載有半導(dǎo)體芯片的支持體上。
20. 如權(quán)利要求12所述的半導(dǎo)體器件的制造方法，其特征在于， 多個(gè)導(dǎo)體部排列在裝載有半導(dǎo)體芯片的支持體的周圍。
全文摘要
在本發(fā)明的半導(dǎo)體器件中，將在半導(dǎo)體芯片2的一個(gè)主面上形成的多個(gè)電極3與配置在前述半導(dǎo)體芯片2的周圍的導(dǎo)體部的內(nèi)部端子4連接、并互相上下配置的絲5a、5b、5c內(nèi)，對(duì)于最下面位置的絲5a采用剛性最小的絲，對(duì)于上面位置的絲5b、5c采用剛性更大的絲。通過(guò)這樣，能夠消除金屬細(xì)絲彼此之間的接觸，提高合格率。
文檔編號(hào)H01L23/488GK101150105SQ20071015291
公開日2008年3月26日 申請(qǐng)日期2007年9月21日 優(yōu)先權(quán)日2006年9月22日
發(fā)明者田邊學(xué), 藤本博昭 申請(qǐng)人:松下電器產(chǎn)業(yè)株式會(huì)社