專利名稱：半導(dǎo)體器件以及半導(dǎo)體器件的制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體器件以及半導(dǎo)體器件的制造方法，特別是涉及 與高頻對應(yīng)的半導(dǎo)體器件以及半導(dǎo)體器件的制造方法。
背景技術(shù)：
近幾年，伴隨著移動電話和無線LAN等無線通信設(shè)備的快速普 及、衛(wèi)星傳播的多信道化帶來的信息設(shè)備和系統(tǒng)的高功能化等，這些 設(shè)備的RF收發(fā)部所使用的、與GHz頻帶的微波對應(yīng)的半導(dǎo)體開關(guān)的 需求也在增加。作為該半導(dǎo)體開關(guān)，有高頻特性良好、能夠?qū)崿F(xiàn)信號路徑間的高 隔離化的、使用了 GaAs場效應(yīng)晶體管(FET: Field Effect Transistor) 的化合物半導(dǎo)體開關(guān)。但是，GaAs襯底比Si村底價格高，并且大口徑化也沒有進(jìn)展， 所以，使用了 GaAs的電子器件難以實(shí)現(xiàn)低成本化。因此，將使用了 Si襯底的MOSFET高頻化的開發(fā)正在研究中。 具體來說，如這里作為參考文獻(xiàn)編入的 J.Bonkowski,et.al""Integration of Triple-Band GSM Antenna Switch Module Using SOI CMOS", IEEE RFIC Symp.Dig"2004,pp.511國514 所公開，通過使用SOI (絕緣體基硅)村底，能夠降低寄生電容，能 夠?qū)崿F(xiàn)特性的提高。如同樣作為參考文獻(xiàn)編入的 Mei-Chao Yeh，et.al.，"A Millimeter-Wave Wideband SPDT Switch with Traveling-Weve Concept Using 0.13卞m CMOS Process", IEEE MTTS International Microwave Symp.，2005，pp53-57所公開，通過使用SOS (藍(lán)寶石基外 延硅)襯底，也能夠降低寄生電容、實(shí)現(xiàn)特性的提高。這里，使用SOS襯底時，由于使用了絕緣性高的藍(lán)寶石襯底， 故能夠降低寄生電容，但是藍(lán)寶石與Si的結(jié)晶結(jié)構(gòu)以及晶格常數(shù)不 同，所以難以使單晶的Si外延生長。因此，由外延生長等形成Si層 時，容易產(chǎn)生晶格缺陷，該晶格缺陷導(dǎo)致成品率降低。另外還有問題 是藍(lán)寶石襯底非常昂貴，無法降低制作的元件的成本。但SOI襯底就沒有上述問題。與使用了 SOI襯底的具體元件相 關(guān)的發(fā)明，公開在作為參考文獻(xiàn)編入這里的Japanese Patent Laying-open publication No.2000國327553中。發(fā)明內(nèi)容本發(fā)明的一個方式中，半導(dǎo)體器件包括SOI襯底，具有半導(dǎo)體 襯底、形成在上述半導(dǎo)體襯底上的絕緣層、和形成在上述絕緣層上的 半導(dǎo)體層，且除去了應(yīng)形成MOSFET的上述半導(dǎo)體層的區(qū)域所對應(yīng) 的上述SOI襯底的背面?zhèn)鹊纳鲜霭雽?dǎo)體襯底的區(qū)域；以及MOSFET， 形成在上述SOI襯底的表面?zhèn)鹊纳鲜霭雽?dǎo)體層上。本發(fā)明的另一方式是一種半導(dǎo)體器件的制造方法，所述半導(dǎo)體器 件的SOI襯底上包含MOSFET，所述SOI襯底具有半導(dǎo)體襯底、形 成在上述半導(dǎo)體襯底上的絕緣層、以及形成在上述絕緣層上的半導(dǎo)體 層，所述制造方法包括在上述SOI襯底的表面?zhèn)鹊纳鲜霭雽?dǎo)體層上 形成MOSFET的工序，在上述MOSFET的電極上形成厚膜電極的工 序，將上述厚膜電極附著在支持襯底上的工序，將上述SOI襯底的 背面?zhèn)鹊纳鲜霭雽?dǎo)體襯底蝕刻的工序，以及除去上述支持襯底的工 序。


圖l是根據(jù)本發(fā)明第1實(shí)施例的并聯(lián)型SPDT開關(guān)的電路圖。 圖2是根據(jù)本發(fā)明第1實(shí)施例的半導(dǎo)體器件的平面圖。 圖3是圖2的線3A-3B剖面圖。 圖4是圖2的線4A-4B剖面圖。圖5是根據(jù)本發(fā)明第2實(shí)施例的半導(dǎo)體器件的平面圖。 圖6是圖5的線6A-6B剖面圖。圖7表示根據(jù)本發(fā)明第1實(shí)施例的半導(dǎo)體器件的制造方法。 圖8表示根據(jù)本發(fā)明第1實(shí)施例的半導(dǎo)體器件的制造方法。 圖9表示根據(jù)本發(fā)明第1實(shí)施例的半導(dǎo)體器件的制造方法。 圖IO表示根據(jù)本發(fā)明第1實(shí)施例的半導(dǎo)體器件的制造方法。 圖ll表示根據(jù)本發(fā)明第1實(shí)施例的半導(dǎo)體器件的制造方法。 圖12表示根據(jù)本發(fā)明第2實(shí)施例的半導(dǎo)體器件的制造方法。 圖13表示根據(jù)本發(fā)明第2實(shí)施例的半導(dǎo)體器件的制造方法。
具體實(shí)施方式
本發(fā)明涉及形成在SOI襯底上、包含MOSFET的高頻電路。在 SOI襯底上形成包含MOSFET的高頻電路時，在SOI襯底中隔著氧 化硅層的硅襯底中，由于Si具有導(dǎo)電性，故以lGHz左右的高頻驅(qū)動 MOSFET時，MOSFET的歐姆電極(源電極、漏電極)與硅襯底之 間產(chǎn)生電容耦合。結(jié)果，插入損耗變大，隔離(截止特性)也退化。 這種現(xiàn)象不只在以驅(qū)動頻率為lGHz左右的高頻驅(qū)動時發(fā)生，只要是 約800MHz以上的頻率，就會明顯發(fā)生。通過以下說明的本發(fā)明的實(shí) 施例以及實(shí)施例的組合或者最適化，由業(yè)內(nèi)人士能夠解決這些問題的 一個或多個。參照

本發(fā)明第1實(shí)施例。本發(fā)明并不限定于該實(shí)施例。 圖l是根據(jù)第1實(shí)施例的、作為高頻開關(guān)電路之一的并聯(lián)型SPDT開 關(guān)電路的電路圖。如圖1所示，根據(jù)本發(fā)明第1實(shí)施例的并聯(lián)型SPDT開關(guān)電路中， 天線端子101與第1RF端子102之間包含第l直通MOSFET電路106。 該第1直通MOSFET電路106具有2個MOSFET ( Tll、 T12 ) 。 2 個MOSFET ( Til、 T12)中的各柵電極，通過各柵附加電阻(Rgll、 Rgl2)與控制電路1連接。控制電路1調(diào)節(jié)2個MOSFET (Tll、 T12 )的柵電位，由此來控制RF信號的第1直通MOSFET電路106 的導(dǎo)通及截止。另外，2個MOSFET (Tll、 T12)的源電極與漏電 極之間，為了將源-漏間的電位差保持為一定，2個MOSFET (Tll、 T12)的各自的源-漏間，互相并列連接了附加電阻(Rdll、 Rdl2)。 另夕卜，根據(jù)本發(fā)明第1實(shí)施例的并聯(lián)型SPDT開關(guān)電路中，天線 端子101與第2RF端子103之間包含第2直通MOSFET電路107。 該第2直通MOSFET電路107具有2個MOSFET ( T21、 T22 ) 。 2 個MOSFET (T21、 T22)中的各柵電極，通過各柵附加電阻(Rg21、 Rg22)與控制電路1連接?？刂齐娐?調(diào)節(jié)2個MOSFET (T21、 T22)的各自的柵電位，由此來控制RF信號的第2直通MOSFET電 路107的導(dǎo)通及截止。另外，2個MOSFET (T21、 T22 )的源電極 與漏電極之間，為了將源-漏間的電位差保持為一定，2個MOSFET (T21、 T22)的各自的源-漏間，互相并列連接了附加電阻(Rd21、 Rd22)。另外，根據(jù)本發(fā)明第1實(shí)施例的并聯(lián)型SPDT開關(guān)電路中，第 1RF端子102與GND端子104之間包含第1并聯(lián)MOSFET電路108。 該第1并聯(lián)MOSFET電路108具有2個MOSFET ( T31、 T32 ) 。 2 個MOSFET(T31、 T32 )中的各柵電極，通過各柵附加電阻(Rg31、 Rg32)與控制電路1連接?？刂齐娐?調(diào)節(jié)2個MOSFET (T31、 T32)的各自的柵電位，由此來控制RF信號的第1并聯(lián)MOSFET電 路108的導(dǎo)通及截止。另外，2個MOSFET (T31、 T32 )的源電極 與漏電極之間，為了將源-漏間的電位差保持為一定，2個MOSFET (T31、 T32)的各自的源-漏間，互相并列連接了附加電阻(Rd31、 Rd32)。另外，根據(jù)本發(fā)明第1實(shí)施例的并聯(lián)型SPDT開關(guān)電路中，第 2RF端子103與GND端子105之間包含第2并聯(lián)MOSFET電路109。
該第2并聯(lián)MOSFET電路109具有2個MOSFET ( T41、 T42 )。該 2個MOSFET(T41、 T42)中的各柵電極，通過各柵附加電阻(Rg41、 Rg42)與控制電路l連接，由各柵的電位來進(jìn)行RF信號的導(dǎo)通及截 止的控制。另外，源電極與漏電極之間，為了將源-漏間的偏壓保持為 一定，各源-漏間，并列連接了附加電阻(Rd41、 Rd42)。下面參照圖2說明本發(fā)明的第1實(shí)施例。圖2是表示圖1所示的 并聯(lián)型SPDT開關(guān)電路的電路配置的SOI襯底平面圖。天線端子101與第1直通MOSFET電路106與第2直通 MOSFET電路107由金屬布線110連接。第1直通MOSFET電路106 與第1RF端子102由金屬布線111連接。第1RF端子102與第1并 聯(lián)MOSFET電路108由金屬布線112連接。第1并聯(lián)MOSFET電路 108與GND端子104由金屬布線113連接。第2直通MOSFET電路107與第2RF端子103由金屬布線114 連接。第2RF端子103與第2并聯(lián)MOSFET電路109由金屬布線115 連接。第2并聯(lián)MOSFET電路109與GND端子105由金屬布線116 連接。本發(fā)明的一個實(shí)施例中，與形成并聯(lián)型SPDT開關(guān)電路的區(qū)域 相鄰地形成邏輯電路117。本發(fā)明并不限定于圖2所示的電路配置。下面說明形成根據(jù)本發(fā)明第1實(shí)施例的并聯(lián)型SPDT開關(guān)電路的 SOI襯底的剖面結(jié)構(gòu)。圖3是圖2的線3A-3B剖面圖，圖4是圖2的 線4A-4B剖面圖。根據(jù)本發(fā)明的第1實(shí)施例中，MOSFET形成在SOI 襯底上。SOI襯底是在N型或P型硅襯底122上形成氧化硅層123這 樣的絕緣層，再在其上外延生長N型或P型硅半導(dǎo)體層。MOSFET 形成在該半導(dǎo)體層內(nèi)部。MOSFET上部，隔著層間絕緣膜形成金屬 布線lll、 110、 114，金屬布線lll、 110、 114表面上淀積氧化珪膜 這樣的絕緣層124。根據(jù)本發(fā)明的第1實(shí)施例中，如圖3及圖4所示，形成第1直通 MOSFET電路106、第2直通MOSFET電路107、第1并聯(lián)MOSFET 電路108及第2并聯(lián)MOSFET電路109的半導(dǎo)體層區(qū)域所對應(yīng)的、 隔著氧化硅層123的硅襯底122的區(qū)域(即圖2中由虛線圏著的區(qū)域
的SOI襯底里背面的硅襯底122的區(qū)域)，由蝕刻除去。具體來說， 使用由光刻技術(shù)形成的掩模，通過進(jìn)行RIE等各向異性蝕刻來有選擇 地除去硅襯底122，直至露出SOI襯底的氧化硅層123。這里，為了 防止過蝕刻影響到MOSFET，氧化硅膜123的膜厚至少為0.2jim或 者以上為佳。通過除去形成第1直通MOSFET電路106、第2直通MOSFET 電路107、第1并聯(lián)MOSFET電路108及笫2并聯(lián)MOSFET電路109 的半導(dǎo)體層區(qū)域所對應(yīng)的、隔著氧化硅層123的硅襯底122的區(qū)域， 作為電容耦合對象的、具有導(dǎo)電性的硅襯底122就不存在了。由此， 以高頻來來驅(qū)動構(gòu)成這些電路的MOSFET時，不會產(chǎn)生插入損耗增 加和隔離(截止特性)退化等問題。換言之，以上述800MHz以上的 高頻來驅(qū)動根據(jù)本發(fā)明第1實(shí)施例的并聯(lián)型SPDT開關(guān)電路時，插入 損耗不會增加，隔離(截止特性)也不會退化。第1直通MOSFET電路106、第2直通MOSFET電路107、第 1并聯(lián)MOSFET電路108及第2并聯(lián)MOSFET電路109所使用的 MOSFET的柵長為約0.2nm ~約0.6nm( 0.2jim、0.3nm、(Unm、0.5nm、 0.6jim、以及這些數(shù)中的任意2個數(shù)之間的范圍)最佳。但并不限定 于此。另外，除去硅襯底122的區(qū)域，只需要除去寄生電容對高頻特性 產(chǎn)生影響的區(qū)域(即，至少與形成第l直通MOSFET電路106、第2 直通MOSFET電路107、第1并聯(lián)MOSFET電路108及第2并聯(lián) MOSFET電路109的半導(dǎo)體層區(qū)域所對應(yīng)的、隔著氧化硅層123的 硅襯底122的區(qū)域)，所以，可以不除去形成邏輯電路117 (圖2) 的半導(dǎo)體層的區(qū)域所對應(yīng)的硅襯底122的區(qū)域。例如，第1實(shí)施例中使用的SOI襯底，雖然并不限定于此，可 以由此方法形成在厚度約725jim的硅襯底122上，淀積厚度約1 ~ 2nm的氧化硅層123，再在其上形成半導(dǎo)體層。該半導(dǎo)體層內(nèi)部，形 成第1直通MOSFET電路106、第2直通MOSFET電路107、第1 并聯(lián)MOSFET電路108及第2并聯(lián)MOSFET電路109。然后將SOI
襯底的背面?zhèn)鹊墓枰r底122研磨至厚度約50fim ~約300fim ( 50fim、 100nm、 150nm、 200nm、 250jim、 300pm、以及這些數(shù)中的任意2 個數(shù)之間的范圍)。然后，對形成第1直通MOSFET電路106、第2直通MOSFET 電路107、第1并聯(lián)MOSFET電路108及第2并聯(lián)MOSFET電路109 的半導(dǎo)體層區(qū)域所對應(yīng)的、隔著氧化硅層123的硅襯底122的區(qū)域， 利用RIE等各向異性蝕刻進(jìn)行蝕刻，直至露出氧化硅層123的表面。下面參照

本發(fā)明第2實(shí)施例。電路結(jié)構(gòu)與圖1所示的上 述第l實(shí)施例相同，所以省略說明。另外，SOI襯底上的電路設(shè)置也 與圖2所示的上述第1實(shí)施例相同，所以省略說明。根據(jù)本發(fā)明第2 實(shí)施例的半導(dǎo)體器件，剖面結(jié)構(gòu)與上述第1實(shí)施例不同。圖5表示根據(jù)本發(fā)明第2實(shí)施例的半導(dǎo)體器件的平面圖。圖6 表示根據(jù)本發(fā)明第2實(shí)施例的半導(dǎo)體器件的線6A-6B剖面圖。而線 4A-4B剖面圖與圖4一樣，所以省略說明。根據(jù)第2實(shí)施例的半導(dǎo)體 器件，只除去形成第1直通MOSFET電路106、第2直通MOSFET 電路107、第1并聯(lián)MOSFET電路108及第2并聯(lián)MOSFET電路109 的半導(dǎo)體層的各元件區(qū)域所對應(yīng)的、隔著氧化硅層123的硅襯底122 的各個區(qū)域(即，由圖5所示的虛線團(tuán)著的半導(dǎo)體層的MOSFET電 路所形成的區(qū)域?qū)?yīng)的硅襯底122的區(qū)域)。與圖3所示的第1實(shí)施 例的剖面圖相比，第2實(shí)施例中，硅襯底122的殘留量較多。這樣，與第l實(shí)施例相比，通過限定地除去硅襯底122，減少了 由RIE等各向異性蝕刻進(jìn)行的蝕刻量。結(jié)果，第2實(shí)施例的半導(dǎo)體器 件中，蝕刻后的半導(dǎo)體器件的機(jī)械強(qiáng)度變高。接著，參照

本發(fā)明的半導(dǎo)體器件的制造方法。半導(dǎo)體器 件的制造方法并不限定于以下方法。圖7至圖11表示本發(fā)明的半導(dǎo) 體器件的制造方法的第1實(shí)施例。首先，如圖7所示，準(zhǔn)備硅襯底201上形成氧化硅膜202、再在 其上外延生長了硅半導(dǎo)體層的SOI襯底，在硅半導(dǎo)體層內(nèi)部通過離子 注入形成MOSFET電路203。然后形成層間絕緣膜206，由光刻及蝕
刻工序形成金屬電極205。接著，在形成金屬電極205的面上涂抹光刻膠。這時使用的抗蝕 劑，使用超厚膜抗蝕劑(SU-8:化藥microchem林式會社制)，以約 50jun以上厚度均勻涂抹。這里，抗蝕劑的厚度并不限定于此。然后， 由光刻技術(shù)，在形成金屬電極205的區(qū)域上形成具有開口的掩模207。接著，如圖8所示，使用掩模207，由無電解電鍍等淀積厚膜金 屬電極208。該厚膜金屬電極208淀積到掩模207的厚度。于是，形 成的厚膜金屬電極208的厚度為50fim以上。這里，掩模207及厚膜 金屬電極208的厚度為50jrni以上最佳，但并不限定于此。然后，如圖9所示，在形成掩模207及厚膜金屬電極208的面上， 例如隔著如發(fā)泡膠帶209這樣的膠帶，附著如石英襯底210這樣的支 持襯底。接著，在與粘貼了石英襯底210的面相反的一面的硅襯底201 上，涂抹光刻膠，使用光刻技術(shù)，只在形成MOSFET電路203的半 導(dǎo)體層的區(qū)域所對應(yīng)的硅襯底201區(qū)域上，形成具有開口的掩模(未 圖示)。然后，如圖10所示，使用該掩模，由使用了 CF4等氣體的RIE (反應(yīng)性離子蝕刻)進(jìn)行各向異性蝕刻，由此除去掩模開口部的硅襯 底201，直至露出氧化硅膜202。接著，例如使用有機(jī)溶劑，除去掩 模，根據(jù)需要，例如通過切割，按每個芯片來進(jìn)行分離。最后，如圖11所示，通過加熱到規(guī)定溫度，使發(fā)泡膠帶209發(fā) 泡，剝離石英襯底210。下面參照

本發(fā)明的半導(dǎo)體器件的制造方法的第2實(shí)施 例。圖12及圖13表示本發(fā)明半導(dǎo)體器件的制造方法的第2實(shí)施例。圖7至圖9所示的工序與上述第1實(shí)施例相同，所以省略說明。 圖9中，粘貼了石英襯底210后，例如由KOH (氫氧化鉀)溶液進(jìn) 行濕法蝕刻。由此，如圖12所示，整體除去SOI襯底的背面?zhèn)鹊墓?襯底201。這里，濕法蝕刻并不限定于氫氧化鉀。接著，如圖13所示，通過加熱到規(guī)定溫度，使發(fā)泡膠帶209發(fā)
泡，剝離石英襯底210。 實(shí)施例下面說明根據(jù)本發(fā)明實(shí)施例的半導(dǎo)體器件，對插入損耗及隔離 (截止特性)性能進(jìn)行了評價試驗(yàn)。 實(shí)施例1實(shí)施例1是基于根據(jù)本發(fā)明第1實(shí)施例的并聯(lián)型SPDT開關(guān)電 路。具體來說，使用了SOI襯底，該SOI襯底是在厚度約725nm的 硅襯底122上，形成厚度約2fim的氧化硅層123，在氧化珪層123上 外延生長了厚度約7(Hun的硅半導(dǎo)體層。并且，硅襯底122的電阻率 為1000Qcm。該SOI襯底的硅半導(dǎo)體層內(nèi)部形成了包含MOSFET的并聯(lián)型 SPDT開關(guān)電路。作為高頻開關(guān)元件的MOSFET由NMOS晶體管構(gòu) 成。該NMOS晶體管的規(guī)格是，Vth (閾值電壓)約0.5V， Lg (柵 長)約0.25nm， Ron (源-漏間通態(tài)電阻)約1.5Qmm， Coff (源-漏 間電容)約0.28pF/mm。構(gòu)成直通MOSFET電路106、 107的NMOS 晶體管(Tll、 T12、 T21、 T22)的Wg (柵寬)約0.6mm.構(gòu)成并 聯(lián)MOSFET電路108、 109的NMOS晶體管(T31、 T32、 T41、 T42 ) 的Wg(柵寬)約0.2mm。各NMOS晶體管的柵中的附加電阻(Rgll、 Rgl2、 Rg21、 Rg22、 Rg31、 Rg32、 Rg41、 Rg42)分別為約10kQ, 各NMOS晶體管的源-漏間的附加電阻(Rdll、 Rdl2、 Rd21、 Rd22、 Rd31、 Rd32、 Rd41、 Rd42 )分另'J為約lOkfi。上述結(jié)構(gòu)的并聯(lián)型SPDT開關(guān)電路形成在SOI襯底的表面?zhèn)鹊?半導(dǎo)體層內(nèi)部。然后研磨SOI襯底的背面?zhèn)鹊墓枰r底122，直至厚度 變?yōu)?00nm。然后由RIE等，對形成直通MOSFET電路106、 107 及并聯(lián)MOSFET電路108、 109的半導(dǎo)體層區(qū)域所對應(yīng)的、隔著氧化 硅層123的硅襯底122的區(qū)域，進(jìn)行各向異性蝕刻。通過該蝕刻，全 部除去形成電路的半導(dǎo)體層區(qū)域所對應(yīng)的硅襯底122的區(qū)域。該實(shí)施例1中的并聯(lián)型SPDT開關(guān)電路中，頻率1.9GHz中的插 入損耗為0.63dB，隔離(截止特性)為42.88dB。
比較例1作為比較例l，使用如下的器件進(jìn)行評價，即，在與實(shí)施例l同樣的SOI襯底上形成與實(shí)施例1同樣的并聯(lián)型SPDT開關(guān)電路，且對 硅村底122絲毫沒有進(jìn)行蝕刻的器件。比較例1中的并聯(lián)型SPDT開關(guān)電路中，頻率1.9GHz中的插入 損耗為0.64dB，隔離(截止特性)為37.36dB。由以上插入損耗及隔離(截止特性)的評價試驗(yàn)結(jié)果得知，與比 較例l相比，根據(jù)本發(fā)明的第1實(shí)施例l較好。特別是隔離(截止特 性)得到了顯著改善。以上說明了本發(fā)明特定的實(shí)施例，只要不脫離專利申請范圍所記 載的發(fā)明思想及方式，可以有各種附加、修改或者替換。例如，本發(fā) 明詳細(xì)說明了形成了并聯(lián)型SPDT開關(guān)電路的半導(dǎo)體器件，但本發(fā)明 的半導(dǎo)體器件并不限定于此，可以應(yīng)用于這之外的開關(guān)電路。
權(quán)利要求
1. 一種半導(dǎo)體器件，包括SOI村底，具有半導(dǎo)體襯底、形成在上述半導(dǎo)體襯底上的絕緣層、 和形成在上述絕緣層上的半導(dǎo)體層，且除去了應(yīng)形成MOSFET的上 述半導(dǎo)體層的區(qū)域所對應(yīng)的上述SOI襯底的背面?zhèn)鹊纳鲜霭雽?dǎo)體襯 底的區(qū)域；以及MOSFET,形成在上述SOI襯底的表面?zhèn)鹊纳鲜霭雽?dǎo)體層上。
2. 根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其特征在于，上述絕緣 層由氧化硅層構(gòu)成，上述氧化硅層的厚度為0.2pm以上。
3. 根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其特征在于，上述 MOSFET構(gòu)成并聯(lián)型SPDT開關(guān)電路，上述并聯(lián)型SPDT開關(guān)電路 具有連接在天線端子與第1RF端子之間的第l直通MOSFET電路， 連接在上述天線端子與第2RF端子之間的第2直通MOSFET電路， 連接在上述第1RF端子與接地端子之間的第1并聯(lián)MOSFET電路， 以及連接在上述第2RF端子與上述接地端子之間的第2并聯(lián) MOSFET電路。
4. 根據(jù)權(quán)利要求3所述的半導(dǎo)體器件，其特征在于，除去了形 成有上述第1直通MOSFET電路、上述第2直通MOSFET電路、上 述第1并聯(lián)MOSFET電路、上述第2并聯(lián)MOSFET電路的上述SOI 襯底的背面?zhèn)鹊纳鲜霭雽?dǎo)體襯底的區(qū)域。
5. 根據(jù)權(quán)利要求4所述的半導(dǎo)體器件，其特征在于，上述絕緣 層由氧化硅層構(gòu)成，上述氧化硅層的厚度為0.2jim以上。
6. —種半導(dǎo)體器件的制造方法，所述半導(dǎo)體器件的SOI襯底上 包含MOSFET,所述SOI襯底具有半導(dǎo)體襯底、形成在上述半導(dǎo)體 襯底上的絕緣層、以及形成在上述絕緣層上的半導(dǎo)體層，所述制造方 法包括在上述SOI襯底的表面?zhèn)鹊纳鲜霭雽?dǎo)體層上形成MOSFET的工序，在上述MOSFET的電極上形成厚膜電極的工序， 將上述厚膜電極附著在支持襯底上的工序， 將上述SOI襯底的背面?zhèn)鹊纳鲜霭雽?dǎo)體襯底蝕刻的工序，以及 除去上述支持襯底的工序。
7. 根據(jù)權(quán)利要求6所述的半導(dǎo)體器件的制造方法，其特征在于， 形成上述厚膜電極的工序包括使用光刻技術(shù)在上述MOSFET電極 上形成具有開口的掩模的工序，和使用上述掩模在上述開口內(nèi)淀積金 屬膜的工序。
8. 根據(jù)權(quán)利要求7所述的半導(dǎo)體器件的制造方法，其特征在于， 上述金屬膜的厚度為50jim以上。
9. 根據(jù)權(quán)利要求6所述的半導(dǎo)體器件的制造方法，其特征在于， 上述支持襯底由發(fā)泡膠帶附著在上述厚膜電極上。
10. 根據(jù)權(quán)利要求6所述的半導(dǎo)體器件的制造方法，其特征在于， 蝕刻上述半導(dǎo)體襯底的工序包括使用光刻技術(shù)在形成上述MOSFET 的上述SOI襯底的背面?zhèn)鹊陌雽?dǎo)體襯底的區(qū)域上形成具有開口的掩 模的工序，和使用上述掩模進(jìn)行各向異性蝕刻的工序。
11. 根據(jù)權(quán)利要求10所述的半導(dǎo)體器件的制造方法，其特征在 于，上述各向異性蝕刻是RIE。
12. 根據(jù)權(quán)利要求6所述的半導(dǎo)體器件的制造方法，其特征在于， 除去上述支持襯底的工序包括將上述SOI襯底加熱到規(guī)定溫度的工 序。
13. 根據(jù)權(quán)利要求6所述的半導(dǎo)體器件的制造方法，其特征在于， 蝕刻上述半導(dǎo)體襯底的工序包括進(jìn)行濕法蝕刻的工序。
全文摘要
半導(dǎo)體器件具有在硅襯底(122)上形成氧化硅層(123)、再在其上形成半導(dǎo)體層的SOI襯底，和形成在半導(dǎo)體層內(nèi)部的MOSFET；利用蝕刻除去了形成MOSFET的半導(dǎo)體層的區(qū)域所對應(yīng)的、隔著氧化硅層(123)的硅襯底(122)的區(qū)域。
文檔編號H01L29/78GK101145578SQ20071014892
公開日2008年3月19日 申請日期2007年9月12日 優(yōu)先權(quán)日2006年9月12日
發(fā)明者佐佐木文雄, 寒河江美友 申請人:株式會社東芝