專利名稱：在存儲(chǔ)器陣列與周邊邏輯元件上形成硅化物的結(jié)構(gòu)及方法
技術(shù)領(lǐng)域：
本發(fā)明涉及高密度集成電路，尤其涉及一種制造包括非易失性存
儲(chǔ)器的集成電路元件中的存儲(chǔ)器單元(memory cell)以及其相關(guān)聯(lián)的 周邊電路(peripheral circuit)。
背景技術(shù)：
當(dāng)前存在對(duì)提高非易失性存儲(chǔ)器元件的操作速度(operational speed)的需要。為了滿足此需要，己在元件制作工藝以及結(jié)構(gòu)設(shè)計(jì) 中實(shí)施了各種技術(shù)。舉例而言，減小非易失性存儲(chǔ)器元件的特征尺寸 通常會(huì)提高其操作速度。滿足此需要的另一方式涉及藉由制造可用作 晶體管源極及/或漏極的位線來減小存儲(chǔ)器單元控制柵極之間的間 隔。藉由最小化接點(diǎn)之間的間隔也已經(jīng)提高了非易失性存儲(chǔ)器元件的 操作速度。藉由使存儲(chǔ)器陣列的柵極結(jié)構(gòu)硅化金屬化(siliciding)， 將柵極電阻減小，從而減小了響應(yīng)延遲(response delay),同樣也增加 了操作速度。在一些情況下，已藉由使用在此項(xiàng)技術(shù)中稱作自對(duì)準(zhǔn)硅 化金屬化(saliciding)的自對(duì)準(zhǔn)制作工藝而達(dá)成了硅化金屬化。
由于自對(duì)準(zhǔn)硅化金屬化制作工藝造成的位線短路已成為一些先 前技術(shù)制造制作工藝中的問題。舉例而言，2003年5月20日公告的 美國(guó)專利第6，566，194號(hào)揭露了"用于對(duì)虛擬接地陣列閃存元件中的 字線進(jìn)行摻雜以及自對(duì)準(zhǔn)硅化金屬化而不引起位線之間的短路的制 作工藝。根據(jù)此方法的一實(shí)施方式，在圖案化在核心區(qū)域中形成字線 所用的多晶硅層(poly layer)之前，對(duì)字線進(jìn)行摻雜。藉此，多晶硅層保護(hù)字線之間的襯底免于經(jīng)受摻雜(其可能會(huì)引起位線之間的短 路)。根據(jù)此方法的另一實(shí)施方式，在間隔物材料、電介質(zhì)或相似材 料保護(hù)字線之間的襯底上暴露字線。間隔物材料或電介質(zhì)防止襯底以 可能會(huì)引起位線之間的短路的方式(如摻雜)而受到自對(duì)準(zhǔn)硅化金屬
化。"(美國(guó)專利第6,566,194號(hào)的發(fā)明摘要)
2000年10月24日公告的美國(guó)專利第6,136,636號(hào)揭露了藉由形 成超淺源極以及漏極結(jié)構(gòu)且接著在所暴露的襯底以及柵極上形成自 對(duì)準(zhǔn)硅化物(silicide)結(jié)構(gòu)而減小深次微米CMOS晶體管中的電阻 的方法。
制造非易失性存儲(chǔ)器元件時(shí)所涉及的困難依照其所包括的不同 類型的電路而增加。舉例而言，非易失性存儲(chǔ)器元件包括存儲(chǔ)器單元 陣列以及各種周邊電路功能單元。存儲(chǔ)器單元陣列包括具有控制柵極 (control gate)、諸如浮動(dòng)?xùn)艠O(floating gate)或電荷陷入電介質(zhì) (charge trapping dielectric)的電荷陷入結(jié)構(gòu)與源極以及漏極區(qū)域的 存儲(chǔ)器單元?？山逵勺志€而將控制柵極連接在一起?？山逵晌痪€來串 聯(lián)或并聯(lián)地連接源極以及漏極區(qū)域。周邊電路可包括利用不同厚度的 柵極電介質(zhì)而適于高壓或低壓操作的場(chǎng)效晶體管(field effect transistor),且可包括諸如譯碼器、電荷泵以及控制電路的功能以促 進(jìn)存儲(chǔ)器單元陣列的單元中的數(shù)據(jù)的程序化、讀取以及擦除。
需要提供非易失性存儲(chǔ)器的存儲(chǔ)器技術(shù)，來支持存儲(chǔ)器陣列(包 括虛擬接地存儲(chǔ)器陣列)的制造，而無位線短路的情形。

發(fā)明內(nèi)容
有鑒于此，本發(fā)明的主要目的在于提供一種在半導(dǎo)體襯底上制造 存儲(chǔ)器元件以及周邊電路的改良方法，以及一種新穎集成電路結(jié)構(gòu)。 此方法包括在襯底上制造存儲(chǔ)器元件以及周邊電路，其中存儲(chǔ)器單元包括不具有硅化物層的源極以及漏極區(qū)域，周邊電路中的晶體管包括 具有硅化物層的源極以及漏極區(qū)域，另外，周邊電路包括具有不同柵 極電介質(zhì)厚度的低壓以及高壓晶體管。
本文所描述的方法包括在襯底的第一區(qū)上形成多層電荷陷入結(jié) 構(gòu)。多層電荷陷入結(jié)構(gòu)具有第一厚度，且包括電介質(zhì)的頂層、電介質(zhì) 的底層以及在頂層與底層之間的一個(gè)或多個(gè)電荷陷入層。又，在襯底 的第二區(qū)上形成具有第二厚度的第一柵極介電層，低壓晶體管將在此 區(qū)中構(gòu)建。在襯底的第三區(qū)上形成具有第三厚度的第二柵極介電層， 第三厚度大于第二厚度，此區(qū)中將構(gòu)建高壓晶體管。在襯底的第一、 第二以及第三區(qū)上沉積且圖案化柵極材料(在較佳方法中諸如多晶硅 或其它含硅導(dǎo)體)，以定義第一區(qū)中的字線與第二以及第三區(qū)中的晶 體管柵極。本文所描述的方法的實(shí)施例包括在第三區(qū)中選擇性地刻
蝕，以將源極以及漏極區(qū)域上、鄰近于柵極區(qū)域中的第二柵極介電層 的厚度減小至接近于第二厚度?？蓪?接近于第二厚度"的厚度定義
為足夠接近于第二厚度，使得去除具有第二厚度的柵極介電材料所需 要的步驟在刻蝕的時(shí)間長(zhǎng)度或化學(xué)性質(zhì)上不實(shí)質(zhì)上改變，以便去除具 有接近于第二厚度的柵極介電材料。在減小第二柵極介電層的厚度之 后，與第二以及第三區(qū)中的柵極對(duì)準(zhǔn)而摻入摻雜劑用于源極以及漏極 區(qū)域在第二以及第三區(qū)中的形成。緊接著，在第一、第二以及第三區(qū) 中的字線以及柵極上沉積諸如氮化硅的電介質(zhì)材料?？涛g電介質(zhì)材料 以在柵極上形成側(cè)壁間隔物，且以暴露第一區(qū)中的位線接觸區(qū)域中的 電荷陷入結(jié)構(gòu)。另外，電介質(zhì)材料的刻蝕會(huì)暴露鄰近于第二以及第三 區(qū)中、鄰近的側(cè)壁間隔物的源極以及漏極區(qū)域中的第一以及第二介電 層。緊接著，與第二以及第三區(qū)中的側(cè)壁間隔物對(duì)準(zhǔn)而摻入摻雜劑用 于完成源極以及漏極區(qū)域在襯底的此等區(qū)中的形成。接著，選擇性地 刻蝕第一以及第二柵極介電層以暴露鄰近于第二以及第三區(qū)中的鄰近于側(cè)壁間隔物的襯底，且在不暴露位線接觸區(qū)域中的襯底的情況下 暴露第一、第二以及第三區(qū)中的字線以及柵極的頂部。較佳地是使用 自對(duì)準(zhǔn)硅化物形成制作工藝而將硅化物形成于所暴露的襯底上，形成 于鄰近于第二以及第三區(qū)中鄰近的側(cè)壁間隔物的源極以及漏極區(qū)域 上，且形成于第一、第二以及第三區(qū)中的字線以及柵極上。
在硅化物制作工藝期間，保持于位線接觸區(qū)域中的電荷陷入結(jié)構(gòu) 的至少部分充當(dāng)掩膜，以防止硅化物形成于位線接觸區(qū)域中。在第一 區(qū)中的字線上以及在第二以及第三區(qū)中的柵極上形成層間電介質(zhì)。在 第一區(qū)的位線接觸區(qū)域中形成穿過層間電介質(zhì)的位線接點(diǎn)。因?yàn)闆]有 硅化物形成于此區(qū)域中，所以防止了位線接點(diǎn)之間的短路。在周邊區(qū) 域中形成穿過層間電介質(zhì)的類似接點(diǎn)。如此項(xiàng)技術(shù)中已知，在層間電 介質(zhì)上形成一或多個(gè)圖案化導(dǎo)體層用于集成電路上的元件的互連。位 線接點(diǎn)以及周邊區(qū)域中的類似接點(diǎn)用于透過層間電介質(zhì)而將襯底中 的摻雜區(qū)域連接至圖案化導(dǎo)體層。
在此方法的實(shí)施例中，將諸如二氧化硅的保護(hù)掩膜材料形成于第 一區(qū)中的字線以及第二區(qū)中的柵極上，且在電介質(zhì)材料的刻蝕期間保 護(hù)字線以及柵極。在形成硅化物之前去除掩膜。
又，在此方法的一些實(shí)施例中，在沉積電介質(zhì)材料之前，在第一
區(qū)中的字線與第二以及第三區(qū)中的柵極上形成絕緣襯墊(dielectric liner)?？稍谠斐蓚?cè)壁間隔物形成的電介質(zhì)材料的刻蝕期間，去除至 少部分絕緣襯墊。
本發(fā)明還提供了一種集成電路，其包括襯底的第一區(qū)中的存儲(chǔ)器 陣列。存儲(chǔ)器陣列包括多個(gè)字線，此等字線包括導(dǎo)電材料，此導(dǎo)電材 料包括硅化物層。存儲(chǔ)器陣列中的多個(gè)位線包括摻雜襯底區(qū)域。存儲(chǔ) 器陣列中的多個(gè)存儲(chǔ)器單元包括多個(gè)位線中的源極、漏極區(qū)域與具有 第一厚度的多層電荷陷入結(jié)構(gòu)。多層電荷陷入結(jié)構(gòu)包括電介質(zhì)的頂層、電介質(zhì)的底層以及在頂層與底層之間的一或多個(gè)電荷陷入層。層 間介電層以及導(dǎo)體結(jié)構(gòu)上覆于存儲(chǔ)器陣列。多個(gè)位線接點(diǎn)，透過層間 電介質(zhì)而將導(dǎo)體結(jié)構(gòu)連接至多個(gè)位線中的位線，包括于這些字線中的 字線群組間的區(qū)中。在電荷陷入結(jié)構(gòu)的形成期間所沉積的材料覆于位 線接點(diǎn)之間的層間電介質(zhì)下方的襯底，從而如上文所述在字線中形成 硅化物層的硅化物形成的制作工藝期間提供掩膜。襯底上包括第一組 晶體管，其具有適應(yīng)于較低電壓操作的第二厚度的柵極電介質(zhì)。襯底 上包括第二組晶體管，其具有適應(yīng)于較高電壓操作的第三厚度的柵極 電介質(zhì)，第三厚度大于第二厚度。
包括具有第三厚度的柵極電介質(zhì)、適應(yīng)于較高電壓操作的至少一
晶體管的集成電路的實(shí)施例包括具有介電側(cè)壁間隔物的柵極，此介電 側(cè)壁間隔物具有底部表面。用于柵極電介質(zhì)的材料層位于側(cè)壁間隔物 的底部表面與襯底之間，其具有接近于第二厚度的厚度。
為讓本發(fā)明的上述和其它目的、特征和優(yōu)點(diǎn)能更明顯易懂，下文 特舉較佳實(shí)施例，并配合所附圖式，作詳細(xì)說明如下。


圖1為包括電荷陷入存儲(chǔ)器陣列以及其它電路的集成電路元件 的方塊圖。
圖2為描繪包括電荷陷入存儲(chǔ)器元件的虛擬接地存儲(chǔ)器陣列的 部分示意圖。
圖3展示包括電荷陷入存儲(chǔ)器元件的虛擬接地存儲(chǔ)器陣列的部 分布局圖或平面圖。
圖4A-4C展示在形成存儲(chǔ)器單元字線之后沿圖3的線AA、 BB 及CC的剖視圖以及周邊晶體管在形成其柵極之后的剖視圖。
圖5為在保護(hù)存儲(chǔ)器單元之后沿圖3的線AA的剖視圖以及說明柵極氧化物刻蝕步驟的周邊晶體管的剖視圖。
圖6A-6B展示沿圖3的線AA的剖視圖以及說明介電涂層以及間
隔物刻蝕步驟的周邊晶體管的剖視圖。
圖7為在保護(hù)存儲(chǔ)器單元之后沿圖3的線AA的剖視圖以及說明 用以形成源極以及漏極區(qū)域的摻雜劑摻入步驟的周邊晶體管的剖視 圖。
圖8為說明預(yù)硅化物沉積清潔步驟，沿圖3的線AA的剖視圖以 及周邊晶體管的剖視圖。
圖9為說明自對(duì)準(zhǔn)硅化物沉積，沿圖3的線AA的剖視圖以及周 邊晶體管的剖視圖。
圖10A-10D展示說明自對(duì)準(zhǔn)硅化物沉積以及位線接點(diǎn)形成，沿 圖3的線AA、 BB、 CC及DD的剖視圖。
圖11A-11B展示根據(jù)本文所論述的技術(shù)的一實(shí)施方式的方法的 流程圖。
主要元件符號(hào)說明
10:集成電路
12:存儲(chǔ)器陣列
14:字線譯碼器
16:字線
18:位線譯碼器
20:位線
22:地址線
24:數(shù)據(jù)輸入以及數(shù)據(jù)輸出結(jié)構(gòu)/區(qū)塊
26:數(shù)據(jù)總線
28:數(shù)據(jù)輸入總線
30:其它電路32:數(shù)據(jù)輸出總線
34:控制器
36:電源電壓電荷泵
50:示意圖
60:部分
62:存儲(chǔ)器單元
64:位線接點(diǎn)
70:高壓晶體管/周邊晶體管
80:低壓晶體管/周邊晶體管
100:襯底
102:存儲(chǔ)器襯底井
104:底部介電層
106:中部電荷陷入層
108:頂部介電層
110:電荷陷入結(jié)構(gòu)/電荷陷入材料層 112:字線 114:硬掩膜
116:氧化物結(jié)構(gòu)/內(nèi)埋式擴(kuò)散氧化物 118:保護(hù)抗蝕劑 120:高壓襯底井 122:高壓電介質(zhì)
124:高壓晶體管柵極/周邊晶體管柵極/周邊晶體管控制柵極 126:高壓介電結(jié)構(gòu)/高壓晶體管柵極電介質(zhì)/晶體管柵極電介質(zhì)區(qū)
130:低壓襯底井
132:晶體管低壓電介質(zhì)134:低壓晶體管柵極/周邊晶體管柵極/周邊晶體管控制柵極 136:低壓介電結(jié)構(gòu)/低壓晶體管柵極電介質(zhì)/晶體管柵極電介質(zhì)區(qū)域140: LDD源極以及漏極區(qū)域142:重?fù)诫s的源極以及漏極區(qū)域/源極與漏極結(jié)(source and drain junction)144:硅化物接點(diǎn)/自對(duì)準(zhǔn)硅化物接點(diǎn)/自對(duì)準(zhǔn)硅化物層146:硅化物接點(diǎn)/自對(duì)準(zhǔn)硅化物接點(diǎn)/自對(duì)準(zhǔn)硅化物晶體管柵極層148:硅化物接點(diǎn)/自對(duì)準(zhǔn)硅化物接點(diǎn)/自對(duì)準(zhǔn)硅化物層150:氧化物襯墊152:氮化硅間隔物/電介質(zhì)材料層154:氮化硅間隔物/氮化硅間隔物底切156:氧化物襯墊/氧化物襯墊損耗/等形介電涂層損耗160:層間電介質(zhì)170:刻蝕劑172:摻雜劑通量180、 181、 182、 183、 184、 185、 186、 187、 188、 189、 190、 191、 192、 193:動(dòng)作 200:位線接觸區(qū)域具體實(shí)施方式
參看諸圖所說明的實(shí)施例而作出以下詳細(xì)描述。這些實(shí)施例的描 述是用以說明方法，而非限制由本發(fā)明權(quán)利要求范圍所定義的范疇。 一般情況下，本領(lǐng)域普通技術(shù)人員將認(rèn)識(shí)到對(duì)以下的最佳模式描述的 多種等效變化。圖1展示根據(jù)本文所論述的技術(shù)而制造的集成電路10的簡(jiǎn)化方塊圖。集成電路10包括存儲(chǔ)器陣列12。存儲(chǔ)器陣列12包括電荷陷 入存儲(chǔ)器單元以及位線接觸區(qū)域，位線接觸區(qū)域由用于充當(dāng)硅化物掩 膜的電荷陷入結(jié)構(gòu)的材料所覆蓋。字線譯碼器14耦接至字線16，且位線譯碼器18耦接至位線20，以允許包括自陣列12的非易失性存 儲(chǔ)器單元讀取數(shù)據(jù)及寫入數(shù)據(jù)至陣列12的非易失性存儲(chǔ)器單元的操作。為了執(zhí)行對(duì)存儲(chǔ)器陣列12的操作，可在地址線22上將地址供應(yīng) 至字線譯碼器14以及位線譯碼器18。數(shù)據(jù)輸入以及數(shù)據(jù)輸出結(jié)構(gòu)24 經(jīng)由數(shù)據(jù)總線26而耦接至位線譯碼器18。經(jīng)由數(shù)據(jù)輸入總線28而 自集成電路10上的輸入/輸出埠或自集成電路10內(nèi)部或外部的其它 數(shù)據(jù)源將數(shù)據(jù)供應(yīng)至區(qū)塊24中的數(shù)據(jù)輸入結(jié)構(gòu)。集成電路10上可包括其它電路30，諸如通用微處理器或?qū)Ｓ糜?一或多個(gè)應(yīng)用的電路，或提供包括藉由存儲(chǔ)器陣列12儲(chǔ)存數(shù)據(jù)的功 能的電路模塊的組合。經(jīng)由數(shù)據(jù)輸出總線32而自區(qū)塊24中的感應(yīng)放 大器將數(shù)據(jù)供應(yīng)至集成電路10上的輸入/輸出埠，或供應(yīng)至集成電路 10內(nèi)部或外部的其它數(shù)據(jù)目的地。在此實(shí)例中所實(shí)施的控制器34控 制電源電壓電荷泵36的應(yīng)用，以執(zhí)行對(duì)存儲(chǔ)器陣列12的存儲(chǔ)器單元 的操作，諸如讀取、程序化、擦除、擦除驗(yàn)證以及程序化驗(yàn)證電壓。 可使用此項(xiàng)技術(shù)中已知的專用邏輯電路來施用控制器34。集成電路IO不包括于陣列12中的電路一般稱作周邊電路，且可 包括具有不同柵極電介質(zhì)厚度的高壓及/或低壓場(chǎng)效晶體管，以實(shí)施 電源電壓電荷泵36、字線譯碼器14、位線譯碼器18、控制器34以 及其它周邊電路。圖2展示本文所揭露的方法的一實(shí)施例的示意圖50，其中存儲(chǔ) 器陣列12具有允許對(duì)字線16以及位線20的選擇性控制的NOR結(jié)構(gòu) 以執(zhí)行對(duì)多個(gè)存儲(chǔ)器單元62的操作。陣列12的存儲(chǔ)器單元62具有 包括電荷陷入結(jié)構(gòu)的共同結(jié)構(gòu)，成行列狀配置，藉由多個(gè)位線20以及字線16而耦接在一起。位線接點(diǎn)64安置于包括硅化物掩膜的位線接觸區(qū)域200中，此等硅化物掩膜是由用于存儲(chǔ)器單元中的電荷陷入 結(jié)構(gòu)的材料形成。位線接點(diǎn)64耦接至位線20以提供位線譯碼器18 選擇性地控制位線20的工具。在本文所論述的技術(shù)中，由用于存儲(chǔ) 器單元中的電荷陷入結(jié)構(gòu)的材料形成于位線接觸區(qū)域200中的硅化 物掩膜防止硅化物結(jié)構(gòu)在硅化物形成步驟期間形成于位線接點(diǎn)64之 間，且以此方式來防止位線接點(diǎn)之間的短路。圖3說明根據(jù)本文所論述的方法的一實(shí)施例的存儲(chǔ)器陣列12的 部分60平面圖，其包括以NOR結(jié)構(gòu)而配置的存儲(chǔ)器單元62的陣列， 其中可選擇性地控制位線20以及字線16以執(zhí)行對(duì)多個(gè)存儲(chǔ)器單元 62的操作。位線20包括存儲(chǔ)器襯底井中之間隔分離式慘雜區(qū)域。字 線16橫向地迭置于陣列上，其中電荷陷入結(jié)構(gòu)110插入于字線16與 柵極電介質(zhì)區(qū)域之間且于位線20之間。字線16包括藉由可經(jīng)受硅化 物制作工藝的導(dǎo)電含硅材料(諸如摻雜多晶硅、非晶形多晶硅或其類 似物)而形成且更包括上面形成有硅化物的間隔分離式結(jié)構(gòu)。電荷陷 入結(jié)構(gòu)使用的材料延伸跨越位線接觸區(qū)域200。位線接點(diǎn)64垂直地 安置穿越電荷陷入材料層UO，電荷陷入材料層110作為接觸區(qū)域200 中、位于字線16的集合之間的硅化物掩膜結(jié)構(gòu)。存儲(chǔ)器單元62的結(jié) 構(gòu)包括一對(duì)鄰近位線20的部分以及所迭置字線16的一部分，且更包 括插入的電荷陷入結(jié)構(gòu)110的區(qū)域。圖3展示虛線A-A、 B-B、 C-C 以及D-D，其定義了后續(xù)圖式中剖視圖的分割平面。圖4A、 4B以及4C展示存儲(chǔ)器陣列12的部分60于A-A、 B-B 以及C-C線的剖視圖。圖4A另外展示高壓晶體管70以及低壓晶體 管80的剖視圖。存儲(chǔ)器陣列12包括迭置于存儲(chǔ)器襯底井102上的電 荷陷入結(jié)構(gòu)110。存儲(chǔ)器襯底井102是藉由摻雜劑摻入而形成于襯底 100中。字線16迭置于電荷陷入結(jié)構(gòu)IIO上。通常使用諸如一層或多層摻雜多晶硅、非晶形多晶硅或其類似物的含硅材料來形成字線112、 高壓晶體管柵極124以及低壓晶體管柵極134。例示性高壓晶體管70 包括高壓電介質(zhì)122、晶體管柵極124以及襯底井120。襯底井120 為襯底100中的摻雜劑摻入，依照所形成的特定高壓晶體管可能需要 的，進(jìn)行P極性或N極性摻雜而形成的。低壓晶體管80包括晶體管 低壓電介質(zhì)132、晶體管柵極134以及襯底井130。襯底井130為襯 底100中藉由形成個(gè)別低壓晶體管需要的P極性或N極性慘雜而形 成的摻雜劑摻入。集成電路10的電源電壓電荷泵36以及其它區(qū)域的 特定實(shí)施例的制造中可能需要多個(gè)高壓晶體管70以及低壓晶體管 80。為了支持較高操作電壓，形成的高壓電介質(zhì)122相較于低壓電介 質(zhì)132，具有更大的厚度。在上述制造步驟中，硬掩膜114覆蓋字線 112、高壓晶體管柵極124以及低壓晶體管柵極134保護(hù)其結(jié)構(gòu)。
字線112橫向地延伸至位線20且迭置于電荷陷入結(jié)構(gòu)110。位線 20為形成于存儲(chǔ)器襯底井102中的摻雜摻入結(jié)構(gòu)，且氧化物結(jié)構(gòu)116 迭置于位線20上。由底部介電層104、中部電荷陷入層106以及頂 部介電層108所構(gòu)成的電荷陷入結(jié)構(gòu)110插入于字線112與襯底之間。 存儲(chǔ)器陣列12的例示性存儲(chǔ)器單元62包括橫向地延伸過一對(duì)鄰近位 線20的字線16的部分，且存儲(chǔ)器單元62更包括插入于字線16下方 以及位線20之間的電荷陷入結(jié)構(gòu)110的區(qū)域。
圖4A-4B說明電荷陷入結(jié)構(gòu)IIO在集成電路10的襯底100上的 形成。襯底IOO可由諸如硅或其它半導(dǎo)體襯底的任何合適材料形成。 介電材料的第一區(qū)域?yàn)橐话惴Q作ONO結(jié)構(gòu)的電荷陷入結(jié)構(gòu)110，其 包括底部介電層104以及頂部介電層108，在底部介電層104與頂部 介電層108之間插入有中部電荷陷入層106。通常，電荷陷入結(jié)構(gòu)110 具有介于近似140與210埃之間的厚度。
藉由圖案化襯底100以沉積如下底部介電層104、中部電荷陷入層106以及頂部介電層108而形成電荷陷入結(jié)構(gòu)IIO:底部介電層104 包括藉由使用標(biāo)準(zhǔn)化學(xué)氣相沉積制作工藝而沉積的二氧化硅。中部電荷陷入層106包括藉由使用標(biāo)準(zhǔn)化學(xué)氣相沉積制作工藝而沉積的氮 化硅。頂部介電層108包括藉由使用標(biāo)準(zhǔn)化學(xué)氣相沉積制作工藝而沉積的二氧化硅。如本技術(shù)中己知，可使用其它材料以及材料的組合用 于電荷陷入結(jié)構(gòu)的各層。較佳地，電荷陷入結(jié)構(gòu)的頂層包括與用于高 壓以及低壓晶體管中的柵極電介質(zhì)的相同的材料，或具有更加耐受而 用于在自對(duì)準(zhǔn)硅化物形成之前，去除源極以及漏極區(qū)域上的柵極電介 質(zhì)的刻蝕化學(xué)的材料。此方法亦揭露分別具有沉積于襯底IOO上的高壓電介質(zhì)122與低 壓電介質(zhì)132的高壓晶體管70與低壓晶體管80的制造。藉由使用分 別在集成電路10的可能需要提供具有較高與較低操作電壓的周邊晶 體管的部分中制造高壓介電結(jié)構(gòu)122與低壓介電結(jié)構(gòu)132的方法，可 在相對(duì)高于晶體管80的電壓的電壓下操作晶體管70。高壓介電結(jié)構(gòu)126可以例如為近似170埃厚的氧化硅。低壓介電 結(jié)構(gòu)136可以例如為近似65埃厚的氧化硅。此方法揭露用于制造存儲(chǔ)器陣列12的自對(duì)準(zhǔn)硅化物化字線112 與周邊晶體管70以及80的自對(duì)準(zhǔn)硅化物化控制柵極以及源極-漏極 區(qū)域，同時(shí)如下文所述亦減小氧化物襯墊156 (圖7)損耗以及氮化 硅間隔物154 (圖8)底切(undercut)的改良方法。字線112與周邊晶體管柵極124以及134可以例如是藉由將具有 近似2,000埃的厚度的多晶硅層沉積于襯底上的電荷陷入結(jié)構(gòu)上而制 成。接著圖案化多晶硅層以為字線112與周邊晶體管控制柵極124以 及134。接著藉由使圖案化多晶硅暴露于電漿增強(qiáng)化學(xué)氣相沉積而形 成二氧化硅硬掩膜114。所得硬掩膜具有近似700埃的厚度且用以于 刻蝕期間保護(hù)圖案化硬掩膜下方的多晶硅而促進(jìn)刻蝕，以形成字線112與柵極124以及134，在刻蝕之后，字線112與晶體管柵極124 以及134具有迭置于其上部表面的硬掩膜114。
圖5展示存儲(chǔ)器陣列12的部分60的A-A剖視圖以及高壓晶體 管70與低壓晶體管80的剖視圖。在此方法的實(shí)施例中，存儲(chǔ)器陣列 12、低壓晶體管80以及集成電路10的其它區(qū)域涂覆諸如光刻膠或其 類似物的保護(hù)抗蝕劑118，保護(hù)這些區(qū)域免于經(jīng)受刻蝕劑170。保護(hù) 抗蝕劑118不覆蓋高壓晶體管70，且涂覆刻蝕劑170以減小環(huán)繞高壓 晶體管柵極124的區(qū)域中的高壓電介質(zhì)122的厚度，以減小所暴露的 高壓電介質(zhì)122的厚度，使得其近似等于低壓電介質(zhì)132的厚度。硬 掩膜114保護(hù)高壓晶體管柵極124免于經(jīng)受刻蝕劑170，且因此，高 壓電介質(zhì)122緊接于高壓柵極124下方的區(qū)域保持其原始厚度且沒有 被刻蝕劑170減小。以此方式，在高壓晶體管柵極124下方的區(qū)域中 形成具有較大厚度的高壓柵極電介質(zhì)126。保護(hù)抗蝕劑118防止刻蝕 劑170作用于低壓晶體管80，且因此保持環(huán)繞低壓晶體管柵極134 的區(qū)域中的低壓電介質(zhì)132的原始厚度。以此方式，在低壓晶體管柵 極134下方的區(qū)域中形成具有較小厚度的低壓柵極電介質(zhì)136。因此， 此方法提供相較于低壓晶體管柵極電介質(zhì)136的厚度具有更大厚度 的高壓晶體管柵極電介質(zhì)126的形成。此方法亦揭露了使用刻蝕劑 170來減小環(huán)繞高壓柵極124的區(qū)域中的高壓電介質(zhì)122的厚度，使 得其近似等于低壓電介質(zhì)132的厚度。藉由確保高壓電介質(zhì)122與低 壓電介質(zhì)132兩者在厚度上近似相等，此方法揭露了一種制作工藝， 此方式可以減小或消除一些不良效應(yīng)來執(zhí)行后續(xù)刻蝕以及預(yù)自對(duì)準(zhǔn) 硅化物沉積清潔步驟，若不以此方式來調(diào)整高壓晶體管的柵極之間的 氧化物厚度，則可能會(huì)出現(xiàn)此等不良效應(yīng)。
刻蝕步驟去除源極以及漏極區(qū)域上的部分高壓介電材料122，因 此將高壓電介質(zhì)122的厚度減小至近似65埃。在例示性制作工藝中，集成電路10的合適區(qū)域藉由光刻膠材料(例如，正型或負(fù)型光刻膠) 來掩膜，且經(jīng)受干法、非等向性刻蝕，諸如反應(yīng)性離子刻蝕制作工藝。
圖6A-6B展示在制造制作工藝之后續(xù)階段中的存儲(chǔ)器陣列12的 部分60的A-A剖視圖以及高壓晶體管70與低壓晶體管80的剖視圖。 關(guān)于存儲(chǔ)器陣列12，去除保護(hù)抗蝕劑118之后，圖案化并形成氧化物 襯墊150，覆蓋字線112以及頂部介電層108。接著在氧化物襯墊150 上沉積氮化硅間隔物152的材料，且藉由非等向性刻蝕而形成氮化硅 間隔物152。用以形成間隔物152的刻蝕會(huì)暴露位線接觸區(qū)域200中 的電荷陷入材料，存儲(chǔ)器陣列12的位線接點(diǎn)64隨后可形成于此處。 舉例而言，用以形成間隔物152的刻蝕會(huì)暴露電荷陷入結(jié)構(gòu)110的頂 部介電層108的上表面。氮化硅間隔物152的刻蝕可引起氧化物襯墊 150的部分的去除，此導(dǎo)致字線112與氮化硅間隔物152之間的微小 氧化物襯墊損耗156。
關(guān)于高壓晶體管70以及低壓晶體管80，在去除保護(hù)抗蝕劑118 之后，為晶體管70以及80中的P-以及N-源極以及漏極區(qū)域140的 圖案化以及輕微摻雜漏極(LDD)沉積。將氧化物襯墊150沉積于高 壓晶體管柵極124、高壓柵極電介質(zhì)126、低壓晶體管柵極134以及 低壓柵極電介質(zhì)136上。接著在氧化物襯墊150上沉積氮化硅間隔物 材料，之后形成氮化硅間隔物152以暴露高壓晶體管的源極以及漏極 區(qū)域上的電介質(zhì)122部分與低壓晶體管的源極以及漏極區(qū)域上的電 介質(zhì)132部分，以便于制造晶體管70以及80所需要的重?fù)诫s的源極 以及漏極區(qū)域之后續(xù)摻入。
根據(jù)此方法的實(shí)施方式，當(dāng)進(jìn)行稱作輕微摻雜漏極(LDD)制作 工藝的摻雜劑摻入制作工藝時(shí)，可使用同一集合的掩膜來?yè)诫s高壓晶 體管70與低壓晶體管80的源極以及漏極區(qū)域。對(duì)于晶體管70以及 80，可使用欲定的掩膜子集來?yè)饺隤-摻雜源極/漏極LDD區(qū)域，且可使用不同的掩膜子集來?yè)饺隢-摻雜LDD區(qū)域選擇掩膜以及摻入條 件以制造所要元件。摻雜劑特征視應(yīng)用而定。舉例而言，可沉積諸如 硼的P (電洞)摻雜劑，或可沉積諸如砷的N (電子)摻雜劑。輕微
慘雜的源極以及漏極區(qū)域140可在晶體管70以及80的制造期間，于 接近晶體管柵極電介質(zhì)區(qū)域126以及136形成。
在例示性制作工藝中，在LDD沉積之后，將合適的保護(hù)掩膜圖 案置放于集成電路10上，且將共形氧化物襯墊150沉積于字線16、 晶體管70與80，以及安置于鄰近字線16之間的頂部介電層108所 暴露的位線接觸區(qū)域200上?？墒褂脴?biāo)準(zhǔn)化學(xué)氣相沉積技術(shù)來沉積氧 化物襯墊150，以提供具有近似150埃的厚度的共形氧化物襯墊150。
在形成氧化物襯墊150之后，可使用標(biāo)準(zhǔn)化學(xué)氣相沉積技術(shù)來沉 積氮化硅層，以形成具有近似750埃的厚度的氮化硅(SiN)層。
在沉積氮化硅層之后，將其暴露于兩階段刻蝕制作工藝，以便形 成氮化硅間隔物152。間隔物152包括氮化硅層的一部分且與部分氧 化物襯墊150接觸。第一刻蝕步驟去除了部分氮化硅層，暴露出硬掩 膜114以及硅化物，硅化物掩膜字線112之間的頂部介電層108上方 的位線接觸區(qū)域200。
第二刻蝕步驟可涉及氟基過度刻蝕(over-etch)，其減小周邊電 介質(zhì)122以及132的厚度，以及去除安置于字線112之間的位線接觸 區(qū)域200中所暴露的頂部介電層108的一部分。因此，此過度刻蝕步 驟減少隨后去除介電材料以及硬掩膜層所需要的預(yù)自對(duì)準(zhǔn)硅化物清 潔刻蝕的量。藉由縮短預(yù)自對(duì)準(zhǔn)硅化物清潔刻蝕，過度刻蝕會(huì)減小氧 化物襯墊損耗156以及氮化硅間隔物底切154[圖8]的程度，這些會(huì)從 預(yù)自對(duì)準(zhǔn)硅化物清潔刻蝕而產(chǎn)生。
圖7展示存儲(chǔ)器陣列12的部分60的A-A剖視圖以及高壓晶體 管70與低壓晶體管80的剖視圖，其中已涂覆保護(hù)抗蝕劑118以掩膜集成電路10，同時(shí)將周邊晶體管70以及80暴露于摻雜劑通量172， 以在高壓襯底井120以及低壓襯底井130中摻入重?fù)诫s的源極以及漏 極區(qū)域142。形成于重?fù)诫s的源極以及漏極區(qū)域142中的P+以及N十 摻雜劑濃度高于較早形成于LDD源極以及漏極區(qū)域140中的P-以及 N-摻雜劑濃度?？蛇x擇性地?fù)诫s與襯底井120以及130組合的源極以 及漏極區(qū)域140以及142，以形成具有P-MOS或N-MOS極性的晶體 管?？衫靡虼硕纬傻闹苓吘w管來制造集成電路10的CMOS電 路功能。
將高壓電介質(zhì)122的厚度減小為近似等于低壓電介質(zhì)132的厚度 可以減少制造高壓以及低壓晶體管所需要的處理步驟的數(shù)目而改良 芯片制造，因?yàn)榻葡嗟鹊碾娊橘|(zhì)厚度允許共享圖案化掩膜以及形成 重?fù)诫s(P+以及N+)源極、漏極區(qū)域142的摻入條件。
在過度刻蝕之后，藉由存儲(chǔ)器陣列12以及其它區(qū)上的圖案化光 刻膠來保護(hù)集成電路10，為了進(jìn)行周邊晶體管70以及80的源極以 及漏極區(qū)域142中的摻雜劑摻入，而暴露出電介質(zhì)122以及132。選
擇摻雜劑的類型以及濃度以建立與周邊電路相關(guān)聯(lián)的晶體管的深源 極與漏極結(jié)(source and drain junction )。在襯底井120中摻入摻雜劑 摻雜劑以形成深源極與漏極結(jié)142的期間，由硬掩膜114所保護(hù)的柵 極124以及134以及其相關(guān)聯(lián)的氮化硅間隔物152亦起到掩膜的作 用。
圖8展示在使用預(yù)自對(duì)準(zhǔn)硅化物清潔刻蝕步驟用以去除字線 112、高壓柵極124以及低壓柵極134上表面的硬掩膜114，且亦去除 漏極以及源極區(qū)域142上所暴露的電介質(zhì)122以及電介質(zhì)132之后， 存儲(chǔ)器陣列12的部分60的A-A剖視圖以及高壓晶體管70與低壓晶 體管80的剖視圖。
制備自對(duì)準(zhǔn)硅化tf沉積所必要的預(yù)自對(duì)準(zhǔn)硅化物清潔的量得以減少，因?yàn)閳D5中的刻蝕劑170將高壓電介質(zhì)122的厚度減小為大約近似于低壓電介質(zhì)132。因此，縮短的清潔步驟便足以于去除暴露的 電介質(zhì)132所需的相同條件下去除暴露的電介質(zhì)122?？s短預(yù)自對(duì)準(zhǔn) 硅化物清潔步驟亦減小作為預(yù)自對(duì)準(zhǔn)硅化物清潔的不當(dāng)后果的氧化 物襯墊損耗156以及氮化硅間隔物底切154的程度。其亦防止用于位 線接觸區(qū)域200中的電荷陷入結(jié)構(gòu)的材料的完全去除，使得電荷陷入 結(jié)構(gòu)材料的剩余部分充當(dāng)硅化物掩膜。本文所論述的技術(shù)揭露了將電介質(zhì)122的厚度減小為大略近似 于電介質(zhì)132的厚度來作為縮短對(duì)于硅化物沉積而制備集成電路10 所必要的預(yù)自對(duì)準(zhǔn)硅化物清潔的手段。所縮短的預(yù)自對(duì)準(zhǔn)硅化物清潔 步驟亦減少共形介電涂層損耗156以及氮化硅間隔物底切154，且襯 墊損耗以及間隔物底切的減少會(huì)有助于制造較高質(zhì)量的晶體管70以 及80。在源極以及漏極區(qū)域142中摻入摻雜劑之后，執(zhí)行濕式刻蝕步驟 以去除硬掩膜114以及部分周邊電介質(zhì)122與132，以便暴露多晶硅 字線112與柵極124與134的上部表面，并暴露襯底井120以及130 中的源極以及漏極區(qū)域。在例示性制作工藝中，使用NH40H : H202 : H20混合物，接著使用HCL : H202 : H20的混合物。接著，涂覆H20 : HF溶液來結(jié)束刻蝕，接著施加異丙醇(IPA)清潔以及干燥步驟。圖9說明在形成諸如硅化鈷(CoSi2)、硅化鈦(TiSi2)或其類似 物的硅化物，存儲(chǔ)器陣列12的部分60的剖視圖A-A以及高壓晶體 管70與低壓晶體管80的剖視圖，以提供電阻降低的集成電路10的 區(qū)域，包括如存儲(chǔ)器陣列12的字線112上的硅化物接點(diǎn)144、高壓晶 體管柵極124與低壓晶體管柵極134上的硅化物接點(diǎn)146，以及高壓 晶體管70與低壓晶體管80的源極以及漏極區(qū)域142上的硅化物接點(diǎn) 148r此方法進(jìn)一步揭露藉由防止頂部介電層108上的位線接觸區(qū)域200中的硅化物沉積而防止在形成自對(duì)準(zhǔn)硅化物接點(diǎn)144、 146以及 148時(shí)形成位線之間的短路。
在濕式刻蝕清潔步驟之后，進(jìn)行稱作"自對(duì)準(zhǔn)硅化物化"的自對(duì)
準(zhǔn)硅化物沉積制作工藝。在一實(shí)施例中，可將鈷沉積于包括含硅字線 112、晶體管柵極124以及134與襯底井120以及130的源極/漏極結(jié) 142的暴露區(qū)域的這些區(qū)域上。經(jīng)由熱退火制作工藝而將所沉積的鈷 轉(zhuǎn)換為硅化鈷，此熱退火制作工藝包括以氮化鈦覆蓋層來覆蓋鈷沉積 層，其于快速熱處理期間提供熱穩(wěn)定性，幫助硅化物的形成。
此方法揭露鈷在元件需要形成自對(duì)準(zhǔn)硅化物的區(qū)域上的沉積。因 此，此方法揭露硅化物在諸如字線以及周邊晶體管柵極、源極以及漏 極的區(qū)域中的選擇性形成，其中藉由將所沉積的鈷暴露于引起相變而 結(jié)合鈷與硅以形成硅化鈷的快速熱制作工藝(rapid thermal process, RTP)中，來形成硅化物。此方法亦揭露防止硅化物在以下區(qū)域上的 形成雖然沉積鈷，但轉(zhuǎn)換為硅化物將會(huì)引起不良導(dǎo)電路徑的處。
因此，此方法揭露鈷的沉積，接著選擇性地形成硅化物(在其存 在為有利的處)的快速熱處理步驟。在第一快速熱制作工藝選擇性地 形成硅化物之后，此方法揭露去除非人們所樂見的鈷、氮化鈦以及其 它摻雜劑的清潔以及刻蝕步驟，然后是完成硅化物形成的第二快速熱 制作工藝步驟。本文所論述的技術(shù)揭露在字線以及周邊晶體管上形成 硅化物結(jié)構(gòu)以改良其效能，同時(shí)，此技術(shù)揭露防止于存儲(chǔ)器陣列的位 線接點(diǎn)之間形成硅化物短路。
可以沉積鈷而形成約130埃的層。接著沉積具有近似150埃的厚 度的氮化鈦(TiN)覆蓋層。
緊接著，藉由以斜坡速率(ramprate)來加熱自對(duì)準(zhǔn)硅化物而執(zhí) 行快速熱制作工藝(RTP)，以逐步地加熱鈷與硅而將其轉(zhuǎn)換為硅化 鈷。以此方式，鈷層與沉積有此鈷層于上的含硅區(qū)域反應(yīng)而形成硅化鈷(CoSi)。應(yīng)了解的是，亦可藉由本文中使用鈷所描述的實(shí)例類似 的方式來沉積鈦、砷、摻雜鎳或其合金而以此方式來形成其它硅化物。 此結(jié)構(gòu)接著經(jīng)受選擇性清潔以及刻蝕制作工藝以自不需要硅化 物形成的元件結(jié)構(gòu)去除TiN覆蓋層且清潔所沉積的鈷以及摻雜劑。舉
例而言，以此方式清潔了位線接觸區(qū)域200。在例示性制作工藝中， 藉由施用由NH40H : H202 : H20所組成的SC1溶液、接著施加HF 刻蝕而進(jìn)行CoSi選擇性清潔以及刻蝕。
緊接著，將自對(duì)準(zhǔn)硅化物沉積暴露于藉由使用N2氣流來加熱自 對(duì)準(zhǔn)硅化物而執(zhí)行的第二快速熱制作工藝，此制作工藝藉由逐步地加 熱而誘發(fā)相變。以此方式，硅化鈷(CoSi)的周圍含硅結(jié)構(gòu)而經(jīng)歷相 變藉由將CoSi轉(zhuǎn)化為具有較低電阻率的所欲硅化鈷(CoSi2)。圖 10A-10D分別展示在形成延伸穿過電荷陷入結(jié)構(gòu)110、內(nèi)埋式擴(kuò)散氧 化物116以及層間電介質(zhì)160的位線接點(diǎn)64以建立與存儲(chǔ)器陣列12 的位線20的連接之后，存儲(chǔ)器陣列12的部分60的A-A、 B-B、 C-C 以及D-D剖視圖。本文所論述的技術(shù)揭露在集成電路10的字線112 以及其它部分上形成自對(duì)準(zhǔn)硅化物層144，同時(shí)防止位線接觸區(qū)域 200中的不當(dāng)硅化物形成，藉此在隨后形成位線接點(diǎn)64時(shí)防止于位 線接點(diǎn)64之間形成短路。
圖11A-11B展示根據(jù)本文所論述的技術(shù)的一實(shí)施方式的方法的 流程圖。序列以動(dòng)作180開始，動(dòng)作180為形成用于構(gòu)建存儲(chǔ)器陣列 以及周邊區(qū)域中的元件的基礎(chǔ)元件，包括淺溝槽隔離結(jié)構(gòu) (shallow-trench isolation structure, STI)、周邊N井與P井以及存儲(chǔ) 器陣列P井，以及起始集成電路10在襯底100上的形成所需要的其 它基礎(chǔ)結(jié)構(gòu)。半導(dǎo)體襯底通常為硅，但可為諸如GaAs或InP的任何 合適的半導(dǎo)體。動(dòng)作181涉及存儲(chǔ)器陣列12的電荷陷入結(jié)構(gòu)110的 形成，諸如氧化硅、氮化硅以及氧化硅(ONO)的多層堆?；蚱渌姾上萑虢Y(jié)構(gòu)。動(dòng)作182涉及形成周邊結(jié)構(gòu)的較厚高壓電介質(zhì)122以及
較薄低壓電介質(zhì)132。動(dòng)作183涉及摻入摻雜劑以提供存儲(chǔ)器襯底井
102中的導(dǎo)電位線20、形成存儲(chǔ)器陣列12中的電荷陷入結(jié)構(gòu)層上的
字線112，以及形成周邊高壓柵極124與低壓柵極134。動(dòng)作184涉
及存儲(chǔ)器陣列12以及高壓晶體管70與低壓晶體管80上的硬掩膜114
的形成以及圖案化。動(dòng)作185涉及涂覆保護(hù)抗蝕劑118以保護(hù)存儲(chǔ)器
陣列12以及低壓晶體管80。
動(dòng)作186涉及使用刻蝕劑170來減小部分高壓電介質(zhì)122的厚度
以使其在厚度上與低壓電介質(zhì)132近似相等。動(dòng)作187涉及用于高壓 晶體管70以及低壓晶體管80中的源極以及漏極區(qū)域中的"輕微摻雜
漏極"(LDD)結(jié)構(gòu)的摻雜劑沉積。動(dòng)作188涉及在存儲(chǔ)器陣列12
與晶體管70以及80上沉積如本文所述可經(jīng)選擇性地刻蝕以形成側(cè)壁
間隔物，包括如氧化硅的襯墊150以及電介質(zhì)材料層152，包括如氮
化硅或其它材料。動(dòng)作189涉及刻蝕間隔物材料以在周邊區(qū)中形成間
隔物152而剩余間隔物材料在存儲(chǔ)器陣列12中，并在位線接觸區(qū)域
200中暴露電荷陷入結(jié)構(gòu)的頂層108，而不蝕穿至中部電荷陷入層
106。動(dòng)作189亦涉及刻蝕氮化硅間隔物材料以在周邊晶體管70以及
80上形成間隔物152，從而至少去除介電結(jié)構(gòu)122以及132上的部分
襯墊150以暴露的源極以及漏極區(qū)域。
動(dòng)作190涉及高壓晶體管70與低壓晶體管80中的P+以及N+源 極以及漏極區(qū)域142的摻雜劑摻入，在合適情況下，于高壓與低壓源 極-漏極摻入之間共享源極以及漏極掩膜與摻入條件，以便減少制造 步驟的數(shù)目。動(dòng)作191涉及預(yù)硅化物形成清潔步驟，其自字線112與 晶體管柵極124、 134去除硬掩膜114，且其亦去除周邊晶體管源極以 及漏極區(qū)域142上的介電結(jié)構(gòu)122以及132的暴露部分。
動(dòng)作192涉及字線112上的自對(duì)準(zhǔn)硅化物層的形成；高壓晶體管柵極124上以及低壓晶體管柵極134上的自對(duì)準(zhǔn)硅化物晶體管柵極層146的形成；以及晶體管源極以及漏極區(qū)域142上的自對(duì)準(zhǔn)硅化物層 148的形成。動(dòng)作193涉及層間介電結(jié)構(gòu)160的沉積以及安置于穿過層間介電 結(jié)構(gòu)160與電荷陷入結(jié)構(gòu)110的信道中的位線接點(diǎn)64的形成。位線 接觸區(qū)域200中無硅化物可以防止位線接點(diǎn)64之間形成位線短路。本文所論述的技術(shù)包括制造電荷陷入存儲(chǔ)器陣列以及其周邊電 路的改良方法。此方法藉由經(jīng)由自對(duì)準(zhǔn)硅化物化來減小字線的電阻、 同時(shí)防止自對(duì)準(zhǔn)硅化物沉積期間位線之間的不當(dāng)連接("短路")的形成而提供具有縮小尺寸的存儲(chǔ)器陣列的制造。電荷陷入存儲(chǔ)器陣列需要周邊電路用于其操作。周邊電路包括能 夠在高壓下操作的晶體管以及能夠在低壓下操作的晶體管。周邊晶體 管的柵極氧化物厚度根據(jù)其操作電壓而變化，使得高壓晶體管相對(duì)于 低壓晶體管具有更厚的柵極氧化物。此方法揭露了減小上覆于高壓晶 體管柵極的源極以及漏極區(qū)域的電介質(zhì)厚度以近似地匹配低壓柵極 的厚度，同時(shí)維持較厚的柵極電介質(zhì)。此方法揭露了在后續(xù)間隔物刻蝕以及預(yù)自對(duì)準(zhǔn)硅化物沉積清潔 步驟之前，刻蝕以減小鄰近于柵極的源極以及漏極區(qū)域上的高壓電介 質(zhì)厚度。藉由提供間隔物下方的電介質(zhì)的厚度以及縮減預(yù)自對(duì)準(zhǔn)硅化 物清潔步驟的長(zhǎng)度，此方法減少了在芯片制造期間發(fā)生的共形介電涂 層損耗以及間隔物底切的量。需要減小氧化物損耗以及底切的量，因 為其允許摻雜劑非預(yù)期地進(jìn)入存儲(chǔ)器陣列以及周邊電路的特定區(qū)域， 此導(dǎo)致存儲(chǔ)器以及晶體管效能的降級(jí)。藉由減小氧化物損耗以及底切 而改良存儲(chǔ)器以及芯片效能。雖然本發(fā)明己以較佳實(shí)施例揭露如上，然其并非用以限定本發(fā) 明，任何本發(fā)明普通技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作些許的更動(dòng)與潤(rùn)飾，因此本發(fā)明的保護(hù)范圍當(dāng)以本發(fā)明權(quán)利要求 所界定的范圍為準(zhǔn)。
權(quán)利要求
1.一種制造存儲(chǔ)器元件以及周邊電路的方法，其特征在于，該方法包括在襯底的第一區(qū)上形成一多層電荷陷入結(jié)構(gòu)，該多層電荷陷入結(jié)構(gòu)具有第一厚度，且包括電介質(zhì)的頂層、電介質(zhì)的底層以及在該頂層與該底層之間的一個(gè)或多個(gè)電荷陷入層；在襯底的第二區(qū)上形成具有第二厚度的第一柵極介電層；在襯底的第三區(qū)上形成具有第三厚度的第二柵極介電層，其中該第三厚度大于該第二厚度；在該襯底的該第一區(qū)、該第二區(qū)以及該第三區(qū)上沉積且圖案化柵極材料，以定義該第一區(qū)中的字線以及該第二區(qū)與該第三區(qū)中的晶體管柵極；在該第三區(qū)中選擇性地刻蝕以將鄰近于該柵極區(qū)域中的該第二柵極介電層厚度減小為該第二厚度的厚度；透過該第二以及該第三柵極介電層，與該第二以及該第三區(qū)中的該柵極對(duì)準(zhǔn)而摻入摻雜劑，用于在該第二以及該第三區(qū)中形成源極與漏極區(qū)域；在該第一、該第二以及該第三區(qū)中的該字線以及該柵極上沉積電介質(zhì)材料；刻蝕該電介質(zhì)材料以在該字線以及該柵極上形成側(cè)壁間隔物，且暴露該第一區(qū)中的位線接觸區(qū)域中的該電荷陷入結(jié)構(gòu)，暴露出該第二以及該第三區(qū)中、鄰近于該側(cè)壁間隔物的區(qū)域中的該第一以及該第二介電層；與該側(cè)壁間隔物對(duì)準(zhǔn)而摻入摻雜劑，用于在該第二以及該第三區(qū)中形成源極以及漏極區(qū)域；選擇性地刻蝕該第一以及該第二柵極介電層以暴露出該第二以及該第三區(qū)中、鄰近于該側(cè)壁間隔物的該襯底，且在不暴露該位線接觸區(qū)域中的該襯底的情況下，暴露該第一、第二以及第三區(qū)中的字線以及柵極；以及在該第二以及該第三區(qū)中、鄰近于該側(cè)壁間隔物的源極以及漏極區(qū)域上所暴露的襯底上，以及在該第一、第二與該第三區(qū)中的該字線以及該柵極上形成硅化物。
2. 根據(jù)權(quán)利要求1所述的制造存儲(chǔ)器元件以及周邊電路的方法， 其特征在于，該方法更包括-在該第一區(qū)中的該字線上與該第二以及該第三區(qū)中的柵極上形 成材料掩膜，其中該材料掩膜在該電介質(zhì)材料的該刻蝕期間保護(hù)該第 一區(qū)中的該字線與該第二以及該第三區(qū)中的柵極；以及在形成該硅化物之前去除該材料掩膜。
3. 根據(jù)權(quán)利要求1所述的制造存儲(chǔ)器元件以及周邊電路的方法， 其特征在于，該方法更包括在該第一區(qū)中的該字線上與該第二以及該第三區(qū)中的柵極上形 成介電材料掩膜，其中該介電材料掩膜在該電介質(zhì)材料的該刻蝕期間 保護(hù)該第一區(qū)中的該字線與該第二以及該第三區(qū)中的柵極；以及在該第一以及該第二柵極介電層的該選擇性刻蝕期間去除該介 電材料掩膜，以暴露該第二以及該第三區(qū)中、鄰近該側(cè)壁間隔物的該 襯底中的源極以及漏極區(qū)域。
4. 根據(jù)權(quán)利要求1所述的制造存儲(chǔ)器元件以及周邊電路的方法，其特征在于，該方法更包括在該第一區(qū)中的該字線上與該第二以及該第三區(qū)中的該柵極上形成層間電介質(zhì)；以及在該第一區(qū)的該位線接觸區(qū)域中設(shè)立穿過該層間電介質(zhì)的位線接點(diǎn)。
5. 根據(jù)權(quán)利要求1所述的制造存儲(chǔ)器元件以及周邊電路的方法， 其特征在于，該電荷陷入結(jié)構(gòu)中的電介質(zhì)的該頂層、該第二區(qū)中的該 柵極電介質(zhì)以及該第三區(qū)中的該柵極電介質(zhì)包括氧化硅。
6. 根據(jù)權(quán)利要求1所述的制造存儲(chǔ)器元件以及周邊電路的方法， 其特征在于，該電荷陷入結(jié)構(gòu)中的電介質(zhì)的該頂層、該第二區(qū)中的該 柵極電介質(zhì)以及該第三區(qū)中的該柵極電介質(zhì)包括氧化硅，且該方法更 包括在該第一區(qū)中的該字線與該第二以及該第三區(qū)中的柵極上形成 包括氧化硅的掩膜，其中該掩膜在該電介質(zhì)材料的該刻蝕期間保護(hù)該 第一區(qū)中的該字線與該第二以及該第三區(qū)中的柵極；以及在該第一以及該第二柵極介電層的該選擇性刻蝕期間去除該掩 膜，以暴露該第二以及該第三區(qū)中、鄰近于該側(cè)壁間隔物的該襯底中 的源極以及漏極區(qū)域。
7. 根據(jù)權(quán)利要求1所述的制造存儲(chǔ)器元件以及周邊電路的方法， 其特征在于，該方法更包括在沉積該電介質(zhì)材料之前，在該第一區(qū)中的該字線與該第二以及 該第三區(qū)中的柵極上形成絕緣襯墊；以及在該電介質(zhì)材料的該刻蝕期間至少去除部分該絕緣襯墊，以在未 由該側(cè)壁間隔物所覆蓋的區(qū)域中形成多個(gè)側(cè)壁間隔物。
8. 根據(jù)權(quán)利要求1所述的制造存儲(chǔ)器元件以及周邊電路的方法， 其特征在于，該電荷陷入結(jié)構(gòu)中的電介質(zhì)的該頂層、該第二區(qū)中的該 柵極電介質(zhì)以及該第三區(qū)中的該柵極電介質(zhì)包括氧化硅，且該方法更 包括在沉積該電介質(zhì)材料之前，在該第一區(qū)中的該字線與該第二以及 該第三區(qū)中的柵極上形成氧化硅襯墊；以及在該電介質(zhì)材料的該刻蝕期間至少去除部分該氧化硅襯墊，以在 未由該側(cè)壁間隔物所覆蓋的區(qū)域中形成多個(gè)側(cè)壁間隔物。
9. 根據(jù)權(quán)利要求1所述的制造存儲(chǔ)器元件以及周邊電路的方法， 其特征在于，形成該硅化物包括自對(duì)準(zhǔn)硅化物制作工藝。
10. —種集成電路，包括襯底的第一區(qū)中的存儲(chǔ)器陣列，該存儲(chǔ)器陣列包括包括導(dǎo)電材 料的多個(gè)字線，該導(dǎo)電材料包括硅化物層；包括摻雜襯底區(qū)域的多個(gè) 位線；以及多個(gè)存儲(chǔ)器單元，該些存儲(chǔ)器單元包括該多個(gè)位線中的源極以及漏極區(qū)域與一多層電荷陷入結(jié)構(gòu)，該多層電荷陷入結(jié)構(gòu)具有第 一厚度，且包括電介質(zhì)的頂層、電介質(zhì)的底層以及在該頂層與該底層之間的一或多個(gè)電荷陷入層；覆于該存儲(chǔ)器陣列的層間介電層以及導(dǎo)體結(jié)構(gòu)；多個(gè)位線接點(diǎn)，在該些字線中的字線群組間的區(qū)中，透過該層間電介質(zhì)而將該導(dǎo)體結(jié)構(gòu)連接至該些位線中的該些位線，其中在該電荷陷入結(jié)構(gòu)的形成期間所沉積的材料覆于位線接點(diǎn)之間的該層間電介質(zhì)下方的該襯底上；該襯底上的晶體管，其具有第二厚度的柵極介電層；以及 該襯底上的晶體管，其具有第三厚度的柵極介電層，其中該第三厚度大于該第二厚度。
11. 根據(jù)權(quán)利要求10所述的集成電路，其特征在于，該柵極介電層包括柵極介電材料，其中具有該第三厚度的柵極電介質(zhì)的該些晶體管中，至 少其中之一包括有介電側(cè)壁間隔物的一柵極，該介電側(cè)壁間隔物具有一 底面，以及該柵極介電材料的一層，位于該側(cè)壁間隔物的該底面與該襯底 之間，該層的厚度等于該第二厚度。
全文摘要
本發(fā)明公開了一種在存儲(chǔ)器陣列與周邊邏輯元件上形成硅化物的結(jié)構(gòu)及方法。在第一區(qū)上形成第一厚度的電荷陷入結(jié)構(gòu)、第二厚度的第一柵極介電層、第三厚度的第二柵極介電層，第三厚度大于第二厚度；沉積且圖案化多晶硅以定義出字線及晶體管柵極；將部分的第二柵極介電層的厚度減小至接近第二厚度；在第二以及第三區(qū)中形成源極與漏極區(qū)域；在柵極上形成側(cè)壁間隔物；與第二以及第三區(qū)中側(cè)壁間隔物對(duì)準(zhǔn)而摻入摻雜劑；選擇性地刻蝕柵極介電層以暴露出字線以及柵極；應(yīng)用自對(duì)準(zhǔn)硅化物的生成；位線接觸區(qū)域中的電荷陷入結(jié)構(gòu)的部分充當(dāng)掩模以防止硅化物形成；在位線接觸區(qū)域中形成層間電介質(zhì)以及位線接點(diǎn)；在層間電介質(zhì)上形成圖案化導(dǎo)體層。
文檔編號(hào)H01L21/768GK101286480SQ200710138779
公開日2008年10月15日 申請(qǐng)日期2007年8月20日 優(yōu)先權(quán)日2007年2月7日
發(fā)明者李翊宏, 潘仁泉, 金鐘五 申請(qǐng)人:旺宏電子股份有限公司