專利名稱：場(chǎng)效應(yīng)型晶體管及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體裝置，尤其涉及對(duì)源·漏進(jìn)行了改良的MIS型場(chǎng)效應(yīng)型晶體管及其制造方法。
背景技術(shù)：
在半導(dǎo)體集成電路的高性能化中，必須對(duì)作為其構(gòu)成要素的場(chǎng)效應(yīng)型晶體管進(jìn)行高性能化。針對(duì)元件的高性能化的指導(dǎo)原則是小型化(scaling)，迄今為止已通過微細(xì)化提高了元件性能。但是，今后微細(xì)化的極限已被指出，尤其是形成淺的結(jié)時(shí)，現(xiàn)狀是如果用國(guó)際半導(dǎo)體路線圖則難以實(shí)現(xiàn)65nm時(shí)代的10～20nm結(jié)(漏延伸部)。
近年來，為了取代現(xiàn)有的pn結(jié)，提出了使源·漏成為肖特基結(jié)的MOSFET(參照例如非專利文獻(xiàn)1)。在該文獻(xiàn)1中，由于用金屬形成源·漏部，不利用雜質(zhì)的擴(kuò)散，可形成極淺的結(jié)。而且，由于金屬自身的電阻十分低，可實(shí)現(xiàn)降低寄生電阻，可省去離子注入工藝使工藝簡(jiǎn)化等種種優(yōu)點(diǎn)，作為下一代的場(chǎng)效應(yīng)型晶體管深受期待。
但是，在這種肖特基結(jié)的場(chǎng)效應(yīng)型晶體管中，雖然有降低源·漏的寄生電阻和抑制短溝道效應(yīng)的效果，但由于使用了肖特基結(jié)，存在泄露電流大的問題。
<非專利文獻(xiàn)1>J.R.Tucker等人，Appl.Phys.Lett.，Vol.65，No.5，August 1994，第618-620頁。
這樣，雖然為了降低源·漏的寄生電阻和抑制短溝道效應(yīng)，把源·漏作成肖特基結(jié)的場(chǎng)效應(yīng)型晶體管是有效的，但這種場(chǎng)效應(yīng)型晶體管存在泄露電流大的問題。
更具體地，在這種肖特基晶體管中，源·漏部的肖特基結(jié)決定其特性，為了實(shí)現(xiàn)良好的特性，必須使源·漏中使用的金屬的肖特基勢(shì)壘對(duì)于載流子足夠小。但是，由于肖特基勢(shì)壘是由金屬的種類決定的，難以任意地控制。
為了避開這一問題，還提出了在肖特基晶體管中貼附雜質(zhì)層源·漏的結(jié)構(gòu)。但是，這實(shí)際上是把簡(jiǎn)單的pn結(jié)作為源·漏的晶體管，喪失了抑制短溝道效應(yīng)等的肖特基晶體管的特征。

發(fā)明內(nèi)容
本發(fā)明正是鑒于上述情形完成的，其目的在于提供一種在降低源·漏的寄生電阻和抑制短溝道效應(yīng)的同時(shí)，還可以降低泄露電流的場(chǎng)效應(yīng)型晶體管及其制造方法。
為了解決上述問題，本發(fā)明采用了以下構(gòu)成。
即，本發(fā)明的一種方案是，一種場(chǎng)效應(yīng)型晶體管，其特征在于包括構(gòu)成溝道區(qū)的第一半導(dǎo)體區(qū)；在上述第一半導(dǎo)體區(qū)上夾著柵絕緣膜形成的柵電極；對(duì)應(yīng)于上述柵電極，在上述第一半導(dǎo)體區(qū)的兩側(cè)形成的源·漏電極；以及在上述第一半導(dǎo)體區(qū)和上述源·漏電極之間分別形成的、雜質(zhì)濃度比上述第一半導(dǎo)體區(qū)高的第二半導(dǎo)體區(qū)，且上述第二半導(dǎo)體區(qū)的與上述溝道區(qū)相接的部分，在無電壓施加的狀態(tài)下在整個(gè)溝道長(zhǎng)度方向上被耗盡化。
本發(fā)明的另一種方案是，一種場(chǎng)效應(yīng)型晶體管，其特征在于包括構(gòu)成溝道區(qū)的第一半導(dǎo)體區(qū)；在上述第一半導(dǎo)體區(qū)上夾著柵絕緣膜形成的柵電極；從溝道長(zhǎng)度方向夾著上述第一半導(dǎo)體區(qū)形成的源·漏電極；以及在上述第一半導(dǎo)體區(qū)和上述源·漏電極之間分別形成的、雜質(zhì)濃度比上述第一半導(dǎo)體區(qū)高的第二半導(dǎo)體區(qū)，上述第二半導(dǎo)體區(qū)的雜質(zhì)濃度大于等于4×1019cm-3，上述第二半導(dǎo)體區(qū)的溝道長(zhǎng)度方向上的厚度形成為小于等于5nm且形成為比由上述雜質(zhì)濃度決定的耗盡層寬度薄。
本發(fā)明的又一種方案是，一種場(chǎng)效應(yīng)型晶體管的制造方法，基特征在于包括在第一半導(dǎo)體區(qū)的一部分上夾著柵絕緣膜形成柵電極的工序；以上述柵電極為掩模，向上述第一半導(dǎo)體區(qū)離子注入雜質(zhì)的工序；實(shí)施用來使上述離子注入的雜質(zhì)激活的熱處理的工序；以及把上述第一半導(dǎo)體區(qū)的與上述離子注入的部分對(duì)應(yīng)的區(qū)域硅化物化直至比離子注入的深度還深的區(qū)域，形成源·漏電極，同時(shí)，通過與該硅化物化工序伴隨的上述雜質(zhì)的偏析，在第一半導(dǎo)體區(qū)和源·漏電極的界面上以在無電壓施加的狀態(tài)中全體被耗盡化的厚度形成第二半導(dǎo)體區(qū)。
本發(fā)明的再一種方案是，一種場(chǎng)效應(yīng)型晶體管，是CMOS結(jié)構(gòu)的場(chǎng)效應(yīng)型晶體管，其特征在于nMOS部包括構(gòu)成溝道區(qū)的第一半導(dǎo)體區(qū)；在第一半導(dǎo)體區(qū)上夾著柵絕緣膜形成的柵電極；從溝道長(zhǎng)度方向夾著第一半導(dǎo)體區(qū)形成的源·漏電極；以及在第一半導(dǎo)體區(qū)和源·漏電極之間分別形成的、雜質(zhì)濃度比上述第一半導(dǎo)體區(qū)高的第二半導(dǎo)體區(qū)，pMOS部包括構(gòu)成溝道區(qū)的第三半導(dǎo)體區(qū)；在第三半導(dǎo)體區(qū)上夾著柵絕緣膜形成的柵電極；以及從溝道長(zhǎng)度方向夾著第三半導(dǎo)體區(qū)形成的源·漏電極；nMOS部和pMOS部的源·漏電極由同一材料形成。
本發(fā)明的還有一種方案是，一種場(chǎng)效應(yīng)型晶體管，其特征在于包括構(gòu)成溝道區(qū)的第一半導(dǎo)體區(qū)；在上述第一半導(dǎo)體區(qū)上夾著柵絕緣膜形成的柵電極；以及對(duì)應(yīng)于上述柵電極，在上述第一半導(dǎo)體區(qū)的兩側(cè)形成的源·漏電極；上述金屬源·漏電極具有比上述溝道區(qū)的雜質(zhì)濃度高的雜質(zhì)濃度，且在與上述溝道區(qū)的界面或界面附近處具有上述雜質(zhì)濃度的峰。
根據(jù)本發(fā)明，通過使由第二半導(dǎo)體區(qū)構(gòu)成的源·漏區(qū)的厚度極薄且高濃度，可以實(shí)現(xiàn)該區(qū)域完全耗盡了的MIS型場(chǎng)效應(yīng)型晶體管。
另外，通過不形成第二半導(dǎo)體區(qū)，而是把源·漏電極的雜質(zhì)濃度設(shè)定成比溝道區(qū)的雜質(zhì)濃度高，且在源·漏電極的與溝道區(qū)的界面或界面附近具有雜質(zhì)濃度的峰，可以在第一半導(dǎo)體區(qū)和源·漏電極界面上任意地控制肖特基勢(shì)壘。
這意味著，可以同時(shí)具有電極電阻小、可高速地注入載流子、對(duì)短溝道效應(yīng)的耐性高等的肖特基結(jié)的優(yōu)點(diǎn)，以及接觸電阻小、泄露電流小之類的pn結(jié)的優(yōu)點(diǎn)。因此，如果與肖特基晶體管相比，則接觸電阻和泄露電流極小，與現(xiàn)有元件相比則電極電阻減小，短溝道效應(yīng)更強(qiáng)。
即，可以實(shí)現(xiàn)降低源·漏的寄生電阻和泄露電流極小且短溝道效應(yīng)強(qiáng)的場(chǎng)效應(yīng)型晶體管。


圖1是展示根據(jù)實(shí)施方式1的MIS型場(chǎng)效應(yīng)型晶體管的元件結(jié)構(gòu)的剖面圖；圖2是展示根據(jù)實(shí)施方式1的MIS型場(chǎng)效應(yīng)型晶體管的元件結(jié)構(gòu)的剖面圖；圖3是展示雜質(zhì)濃度和勢(shì)壘降低水平的關(guān)系的特性圖；圖4是展示雜質(zhì)濃度和耗盡層寬度的關(guān)系的特性圖；圖5是展示離電極表面的距離和As濃度的關(guān)系的特性圖；圖6是展示濺射厚度及雜質(zhì)層厚度和As濃度的關(guān)系的特性圖；圖7是用來說明偏析結(jié)形成法的原理的示意圖；圖8是根據(jù)實(shí)施方式1的晶體管的Vg-Id特性與現(xiàn)有元件相比較的圖；圖9是展示根據(jù)實(shí)施方式2的MIS型場(chǎng)效應(yīng)型晶體管的制造工序的剖面圖；圖10是展示根據(jù)實(shí)施方式2的MIS型場(chǎng)效應(yīng)型晶體管的制造工序的剖面圖；圖11是展示根據(jù)實(shí)施方式3的MIS型場(chǎng)效應(yīng)型晶體管的元件結(jié)構(gòu)的剖面圖；圖12是展示根據(jù)實(shí)施方式4的MIS型場(chǎng)效應(yīng)型晶體管的元件結(jié)構(gòu)的剖面圖；圖13是展示根據(jù)實(shí)施方式5的MIS型場(chǎng)效應(yīng)型晶體管的元件結(jié)構(gòu)的剖面圖；圖14是展示根據(jù)實(shí)施方式6的MIS型場(chǎng)效應(yīng)型晶體管的元件結(jié)構(gòu)的剖面圖；圖15是展示在源·漏中用NiSi的元件結(jié)構(gòu)的剖面圖；
圖16是展示源·漏部的Ni和B的SIMS譜的實(shí)測(cè)值的圖；圖17是展示在源·漏部的肖特基二極管中在逆偏壓下實(shí)測(cè)到的電流電壓特性；圖18是展示根據(jù)實(shí)施方式7的MIS型場(chǎng)效應(yīng)型晶體管的制造工序的剖面圖；圖19是展示根據(jù)實(shí)施方式7的MIS型場(chǎng)效應(yīng)型晶體管的制造工序的剖面圖；圖20是展示根據(jù)實(shí)施方式8的Fin結(jié)的MIS型場(chǎng)效應(yīng)型晶體管的元件結(jié)構(gòu)的斜視圖和剖面圖；圖21是展示根據(jù)實(shí)施方式8的Fin結(jié)的MIS型場(chǎng)效應(yīng)型晶體管的元件結(jié)構(gòu)的斜視圖和剖面圖；圖22是展示Fin結(jié)構(gòu)的MIS型場(chǎng)效應(yīng)型晶體管的制造工序的圖；圖23是展示Fin結(jié)構(gòu)的MIS型場(chǎng)效應(yīng)型晶體管的制造工序的圖；圖24是展示Fin結(jié)構(gòu)的MIS型場(chǎng)效應(yīng)型晶體管的制造工序的圖；圖25是展示Fin結(jié)構(gòu)的MIS型場(chǎng)效應(yīng)型晶體管的制造工序的圖；圖26是展示本發(fā)明的變形例的元件結(jié)構(gòu)的剖面圖；圖27是展示本發(fā)明的變形例的元件結(jié)構(gòu)的剖面圖；圖28是展示本發(fā)明的變形例的元件結(jié)構(gòu)的剖面圖；圖29是展示本發(fā)明的變形例的元件結(jié)構(gòu)的剖面圖。
具體實(shí)施例方式
下面，用圖示的實(shí)施方式詳細(xì)說明本發(fā)明。
在硅襯底10上形成由氧化硅膜等構(gòu)成的埋入絕緣膜11，在該埋入絕緣膜11上形成第一和第二半導(dǎo)體區(qū)12、13(13a、13b)和金屬源·漏電極14(14a、14b)，然后在半導(dǎo)體區(qū)12、13上夾著柵絕緣膜15形成柵電極16。
第一半導(dǎo)體區(qū)12是摻雜了例如B(硼)的p型層，形成溝道區(qū)。第二半導(dǎo)體區(qū)13是以高濃度摻雜了例如As的n+型層，從溝道長(zhǎng)度方向夾著第一半導(dǎo)體區(qū)12極薄地形成。源·漏電極16由金屬或硅化物構(gòu)成，從溝道長(zhǎng)度方向夾著第一和第二半導(dǎo)體區(qū)12、13形成，與第二半導(dǎo)體區(qū)13形成肖特基結(jié)。
在本實(shí)施方式中，特征在于通過使作為源·漏的第二半導(dǎo)體區(qū)13的雜質(zhì)濃度極高且減薄其厚度，使第二半導(dǎo)體區(qū)13基本上完全耗盡化。即，第二半導(dǎo)體區(qū)13形成為在無電壓施加的狀態(tài)下在整個(gè)溝道長(zhǎng)度方向上被耗盡化的厚度。更嚴(yán)密地說，第二半導(dǎo)體區(qū)13形成為其厚度小于等于，在與源電極的平衡狀態(tài)下在整個(gè)溝道長(zhǎng)度方向上被耗盡化的厚度。另外，第二半導(dǎo)體區(qū)13也可以具有雜質(zhì)濃度不同的多個(gè)雜質(zhì)層。而且，在第二半導(dǎo)體區(qū)13和第一半導(dǎo)體區(qū)12之間具有雜質(zhì)濃度低的延伸區(qū)。
用來滿足這樣的條件的第二半導(dǎo)體區(qū)13的濃度和厚度要滿足的條件如下所述。即，為了使第二半導(dǎo)體區(qū)13基本上完全耗盡化，其厚度最好與分別在第一和第二半導(dǎo)體區(qū)12、13的接合面、以及第二半導(dǎo)體區(qū)13與源電極14的接合面附近分別形成的耗盡層的厚度相等或比它們更小。耗盡層的厚度(W)可以用第二半導(dǎo)體區(qū)13的峰濃度(N)用下式算出。
首先，可知在第二半導(dǎo)體區(qū)13和源電極14的接合面附近形成的耗盡層的厚度W1近似為W1＝{(2·s·b)/(q·N)}1/2(1)其中，εs是半導(dǎo)體的介電常數(shù)，b是半導(dǎo)體界面的肖特基勢(shì)壘高度，q是電子電荷。在此，由于已知b是0～Eg的值，如果取平均把b＝Eg/2代入，則W1＝{(εs·Eg)/(q·N)}1/2(2)另一方面，可知在第一和第二半導(dǎo)體區(qū)12、13的接合面附近形成的耗盡層的厚度W2近似為W2＝{(2·εs·Vb1/q)·(N12+N13)/(N12·N13)}1/2(3)其中，εs是半導(dǎo)體的介電常數(shù)，N12是半導(dǎo)體區(qū)12的雜質(zhì)濃度，N13是半導(dǎo)體區(qū)13的雜質(zhì)濃度，Vb1是半導(dǎo)體區(qū)12、13的界面上的固有電勢(shì)，q是電子電荷。在此，已知在半導(dǎo)體區(qū)12、13的雜質(zhì)濃度多時(shí)Vb1與Eg相當(dāng)，而且，如果N12和N13用N表示，則W2＝2·{(εs·Eg)·(q·N)}1/2(4)
在此，由于現(xiàn)在求出的W2是半導(dǎo)體區(qū)12、13這兩者上存在的耗盡層的和，所以，僅在半導(dǎo)體區(qū)12上存在的耗盡層厚度W3取其平均值，則W3＝{(εs·Eg)·(q·N)}1/2(5)由上可知，由于W＝W1+W3，W＝2·{(εs·Eg)·(q·N)}1/2(6)另外，雜質(zhì)濃度N是激活的雜質(zhì)濃度。因此，第二半導(dǎo)體區(qū)13的厚度的取值范圍由下式表示L≤2·{(εs·Eg)/(q·N)}1/2(7)另外，可以用從源電極14到柵電極16端部正下方的距離L把上式寫成另一種形式，即，在作為L(zhǎng)SI的基本元件使用的晶體管的情況下，要考慮到在溝道區(qū)中來自柵電極的電場(chǎng)極強(qiáng)。因此，從柵向下進(jìn)入的半導(dǎo)體區(qū)13，在柵附近由于柵電場(chǎng)而耗盡化。因此，此時(shí)，可以說，只要從源電極14到柵電極16端部正下方的距離L小于等于上式的W，就能滿足本發(fā)明的條件，即，只要L≤2·{(εs·Eg)/(q·N)}1/2(8)即可。圖2展示了該關(guān)系。
而且，在實(shí)用中，優(yōu)選地，第二半導(dǎo)體區(qū)13的厚度為≤10nm，而濃度≥3×1019cm-3。其理由是，本發(fā)明是為了調(diào)整源電極的肖特基勢(shì)壘。下面用圖說明。本發(fā)明中調(diào)整肖特基勢(shì)壘的機(jī)制如圖3所示。即，通過向界面附近摻入雜質(zhì)，增強(qiáng)了鏡像電荷導(dǎo)致的肖特基勢(shì)壘的降低效果。該降低效果顯著地依賴于雜質(zhì)濃度，為了實(shí)現(xiàn)考慮充分降低勢(shì)壘的熱激勵(lì)能(如果是晶體管工作狀態(tài)的Si則為約0.8V左右)成倍地降低，則大于等于約3×1019cm-3的雜質(zhì)濃度是必需的。在作為襯底用Si，假定使用溫度為300K時(shí)，上式的關(guān)系示于圖4。圖中用斜線表示的區(qū)域表示應(yīng)滿足本實(shí)施方式的晶體管中的第二半導(dǎo)體區(qū)的雜質(zhì)濃度和厚度的關(guān)系，即，優(yōu)選地，第二半導(dǎo)體區(qū)13的厚度小于等于10nm，而濃度大于等于3×1019cm-3。
從上述條件出發(fā)，在本實(shí)施方式中，通過設(shè)定第二半導(dǎo)體區(qū)13的厚度為4nm，設(shè)定雜質(zhì)濃度為1×1020cm-3，進(jìn)行第二半導(dǎo)體區(qū)13的完全耗盡化。另外，該條件雖然是在圖4所示的實(shí)現(xiàn)本發(fā)明的效果的范圍中的比較靠邊界的條件，但確認(rèn)可顯示出預(yù)想那樣的優(yōu)良特性。這驗(yàn)證了上式的正確性。
另外，通過例如接合電容的測(cè)定和利用EDX的濃度測(cè)定等可以確認(rèn)第二半導(dǎo)體區(qū)13的完全耗盡化。
在此，具體地展示用來通過SIMS測(cè)定判斷是不是能實(shí)現(xiàn)本發(fā)明的效果的結(jié)構(gòu)的步驟。圖5是根據(jù)本發(fā)明的實(shí)施方式1的源·漏電極部的As和Co的SIMS譜。硅化物化以前的Co濺射膜厚為12nm。在SIMS譜中，由于把界面上的微觀凹凸畫成譜線來看，所以即使看到峰濃度也難以求出雜質(zhì)層的正確的厚度。此時(shí)，通過以下的努力可以估計(jì)它。首先，考慮該凹凸與CoSi2電極的凹凸對(duì)應(yīng)，使界面附近的As及Co的濃度的減少率一致。具體地，用單對(duì)數(shù)曲線表示時(shí)兩譜線平行。此時(shí)，兩線的差值是結(jié)的厚度。另外，雖然用制造工藝有時(shí)也可以使電極表面?zhèn)缺冉饘僭唇缑娓撸诒景l(fā)明中，由于金屬界面附近的雜質(zhì)濃度是重要的，所以界面附近的峰濃度成為問題。
作為雜質(zhì)用As及B，作為金屬電極用Co硅化物時(shí)的金屬濺射量和雜質(zhì)濃度及雜質(zhì)層厚的關(guān)系，如例如圖6所示。
即使用上述方法，如后面的圖10所示的在底面和水平方向上雜質(zhì)的譜線不同的實(shí)施方式的場(chǎng)合等中，本來用SIMS測(cè)定求得水平方向的譜線就是困難的。但是，在本發(fā)明中，由于金屬界面附近的雜質(zhì)濃度中的峰濃度成為問題，即使采用可用SIMS測(cè)定的底面的峰濃度也沒有問題。
而且，如果用式(8)，通過用通過SIMS求得的底面的峰雜質(zhì)濃度和通過斷面TEM(電子透射顯微鏡)等求得的從源電極到柵電極正下方的距離，可以容易地判斷是不是可實(shí)現(xiàn)本發(fā)明的效果的結(jié)構(gòu)。
但是必須注意，通過SIMS測(cè)定來測(cè)定濃度時(shí)，通過SIMS求得的雜質(zhì)濃度未必不表示激活后的雜質(zhì)濃度。即，在作為本發(fā)明的問題的雜質(zhì)濃度比較高的場(chǎng)合，必須把激活的雜質(zhì)的比例折算成用SIMS求得的雜質(zhì)濃度。
如上所述，如果向薄的區(qū)域?qū)霕O高濃度的雜質(zhì)，濃度和深度的控制變得極為困難。但是，如果用例如在此所述的偏析結(jié)形成法，可以極其容易地實(shí)現(xiàn)它。
圖7是用來說明偏析結(jié)形成法的原理的圖。把含雜質(zhì)的半導(dǎo)體襯底硅化物化時(shí)，如果比離子注入深度深的區(qū)域被硅化物化，可以利用偏析現(xiàn)象把極高濃度的雜質(zhì)導(dǎo)入到薄的區(qū)域內(nèi)。即，如圖7(a)所示，在表面附近淺淺地離子注入雜質(zhì)后，進(jìn)行硅化物化直到比注入深度(雜質(zhì)濃度具有峰的深度)深的位置，則如圖7(b)所示，可以從硅化物的端部在極窄的范圍內(nèi)形成高濃度的雜質(zhì)區(qū)域。這是因?yàn)椋谶M(jìn)行硅化物化的溫度下不引起雜質(zhì)的擴(kuò)散，利用與硅化物化相伴隨的偏析現(xiàn)象可以控制結(jié)的深度和雜質(zhì)濃度，于是，即使由于最初的離子注入雜質(zhì)濃度的深度有偏差，也可以把其影響抑制到最小限度。
這樣，可以發(fā)現(xiàn)，通過使由第二半導(dǎo)體區(qū)13構(gòu)成的源·漏區(qū)的厚度極薄且高濃度，可以使本實(shí)施方式的MIS型場(chǎng)效應(yīng)型晶體管的結(jié)構(gòu)成為該源·漏區(qū)完全耗盡化了的晶體管。這意味著可以同時(shí)具有，可以高速地注入載流子、對(duì)短溝道效應(yīng)的耐性高等的肖特基結(jié)的優(yōu)點(diǎn)，和泄露電流低之類的pn結(jié)的優(yōu)點(diǎn)。因此，本實(shí)施方式的晶體管的Vg-Id特性，如圖8所示，與肖特基晶體管相比泄露電流極小，與現(xiàn)有元件相比短溝道效應(yīng)很強(qiáng)。
另外，作為本實(shí)施方式中特別優(yōu)選的結(jié)構(gòu)，可列舉如下(1)第一半導(dǎo)體區(qū)12是p型層，第二半導(dǎo)體區(qū)13是n+型層。
(2)在第二半導(dǎo)體區(qū)13的雜質(zhì)濃度為N，介電常數(shù)為εs，帶隙為Eg，電子電荷為q時(shí)，由雜質(zhì)濃度決定的耗盡層寬度W用下式定義W＝(εs·Eg/q·N)1/2。
(3)第二半導(dǎo)體區(qū)13的雜質(zhì)濃度N為大于等于1019cm-3。
(4)第一、第二半導(dǎo)體區(qū)12、13和源·漏電極14在絕緣層11上形成。
(5)第一、第二半導(dǎo)體區(qū)12、13是Si，源·漏電極14是金屬或金屬硅化物。
(6)從源電極14到柵電極16的端部的正下方的距離小于等于耗盡層寬度。
(實(shí)施方式2)圖9和10是展示根據(jù)本發(fā)明的實(shí)施方式2的MIS型場(chǎng)效應(yīng)型晶體管的制造工序的剖面圖。本實(shí)施方式是，不在SOI上，而是在Si襯底上形成的例子。
首先，如圖9(a)所示，準(zhǔn)備晶面方位為(100)，電阻率為2～6Ω·cm的硅襯底20(以下簡(jiǎn)稱為襯底)，用公知的方法形成元件分離區(qū)(未圖示)，而且用離子注入等形成應(yīng)成為溝道區(qū)的p型雜質(zhì)區(qū)(第一半導(dǎo)體區(qū))22。
然后，如圖9(b)所示，用后述的氧化膜生成法(以下稱為氧化膜生成法)在第一半導(dǎo)體區(qū)22的表面上形成膜厚1～10nm的氧化硅膜。它作為柵絕緣膜25。在此，如果再用后述的氧化膜氮化法(以下稱為氧化膜氧化法)把氧化硅膜改性成氮氧化硅膜，可以防止雜質(zhì)從以后制作的柵電極脫出。
然后，如圖9(c)所示，用減壓化學(xué)汽相淀積(LP-CVD)法等堆積多晶硅膜，用公知的光刻及構(gòu)圖技術(shù)制作柵電極26和柵側(cè)壁絕緣膜27。
然后，如圖10(a)所示，例如以加速電壓30keV、劑量2×1015cm-2進(jìn)行例如As的離子注入，在第一半導(dǎo)體區(qū)22內(nèi)制作高濃度雜質(zhì)層29。
然后，如圖10(b)所示，用公知的RIE法蝕刻?hào)艂?cè)壁絕緣膜27而減薄后，例如以加速電壓40keV、劑量5×1014cm-2的條件離子注入例如In，在溝道區(qū)和高濃度雜質(zhì)層29之間制作HALO區(qū)28。而且，在例如加速電壓1keV、劑量1×1015cm-2的條件下進(jìn)行例如As的離子注入，在溝道區(qū)和高濃度雜質(zhì)層29之間且在HALO區(qū)28上制作高濃度雜質(zhì)區(qū)23(第二半導(dǎo)體區(qū))。然后，用RTA或FLA法等公知的技術(shù)進(jìn)行雜質(zhì)的激活。此時(shí)，用上述的偏析結(jié)形成法時(shí)，使在此形成的高濃度雜質(zhì)區(qū)23的厚度比通過下面的硅化物化形成的金屬電極的厚度薄。
然后，如圖10(c)所示，通過濺射例如鎳(Ni)等的金屬等形成厚10nm左右的膜，進(jìn)行例如300～500℃下的30～200秒左右的退火，硅化物化后，通過除去未反應(yīng)的Ni形成金屬電極24。伴隨著該金屬電極24的形成，第二半導(dǎo)體區(qū)23向第一半導(dǎo)體區(qū)22側(cè)擠出，由此在金屬電極24和溝道區(qū)之間形成極薄的高濃度的第二半導(dǎo)體區(qū)23。
另外，在本實(shí)施方式中，雖然在柵電極26上還形成硅化物24，但也可以在柵電極26上形成Ni膜而成。如果在形成Ni膜時(shí)在柵電極26上掩蔽，則可以與實(shí)施方式1同樣地僅在源·漏上形成硅化物。另外，在濺射Ni和Co后進(jìn)行硅合物化時(shí)，與金屬單體的膜厚相比，Ni硅化物時(shí)為3倍左右，Co硅化物時(shí)為2倍左右。
在這樣制造的場(chǎng)效應(yīng)型晶體管中，與實(shí)施方式1同樣地，通過使由第二半導(dǎo)體區(qū)23構(gòu)成的源·漏區(qū)的厚度極薄且高濃度，可以成為該源·漏區(qū)完全耗盡化的晶化管。因此，與實(shí)施方式1同樣地，可以降低源·漏的寄生電阻、抑制短溝道效應(yīng)且減小泄露電流。
下面，詳細(xì)描述氧化膜生成法、氮化膜·氧化膜生成法、和氧化膜氮化法。
<氧化膜生成法的例子>
作為氧化膜生成法，可以用例如在含氧氣的氣氛中，加熱到例如900℃左右的直接氧化法?；蛘?，也可以用在氧基(radical)氣氛中加熱到例如室溫～800℃左右的基氧化法?；蛘?，也可用使加鹵素的氫化硅SiHxDyClzF4-x-y-z(其中x，y，z是使4-x-y-z不為負(fù)的0～4中的任意正整數(shù))或加鹵素的氫化硅Si2HxDyClzF6-x-y-z(其中x，y，z是使6-x-y-z不為負(fù)的0～6中的任意正整數(shù))、和氧氣(O2)、臭氧(O3)、氧化氮(NO)、次氧化氮(N2O)或氧基反應(yīng)而成的CVD法等。
<氧化膜氮化法的例子>
作為氧化膜氮化法的例子，可以用在NHxDyF1-x-y氣氛中，加熱到例如900℃左右的直接氮化法?；蛘?，也可以用在氮基氣氛中加熱到例如室溫～800℃左右的基氮化法?；蛘?，也可用通過氨氣(NH3)、NO、NO2等進(jìn)行氮化的后氮化法。或者，也可以使用使SiHxDyClzF4-X-Y-Z或Si2HxDyClzF6-X-Y-Z、和NHxDyF1-x-y或氮基反應(yīng)而生成的CVD法等。
<氮化膜·氮氧化膜生成法>
本實(shí)施方式中，通過并用直接氧化法和基氮化法等形成氮氧化膜，但即使用例如激光燒蝕法、濺射法、反應(yīng)性濺射法、CVD法、單原子層逐次堆積法等的膜形成法形成，也可以完全同樣地適用。
另外，作為絕緣膜，示出了使用硅的氧化膜、氮化膜、氮氧化膜的例子，但作絕緣膜同樣也可以使用例如鉿(Hf)、鋯(Zr)、鑭(La)、硒(Se)等的氧化膜、氮化膜、氮氧化膜，甚至氧化鋁(Al2O3)、氮化鋁(ALN)、氮氧化鋁(AlON)等。
(實(shí)施方式3)圖11是展示根據(jù)本發(fā)明的實(shí)施方式3的MIS型場(chǎng)效應(yīng)型晶體管的結(jié)構(gòu)的剖面圖。
本實(shí)施方式是在實(shí)施方式2中，與實(shí)施方式1同樣地用SOI襯底作為襯底，即，在硅襯底30上形成氧化硅膜等的埋入絕緣膜31，在其上形成第一半導(dǎo)體區(qū)32、第二半導(dǎo)體區(qū)33、源·漏電極34、柵絕緣膜35、柵電極36、側(cè)壁絕緣膜37、HALO區(qū)38、高濃度雜質(zhì)層39。
這樣，除了使用SOI襯底以外，本實(shí)施方式與實(shí)施方式2的結(jié)構(gòu)基本相同，制造方法也基本相同。因此，獲得了與實(shí)施方式2同樣的效果。
(實(shí)施方式4)圖12是展示根據(jù)本發(fā)明的實(shí)施方式4的場(chǎng)效應(yīng)型晶體管的元件結(jié)構(gòu)的剖面圖。本實(shí)施方式展示了在CMOS結(jié)構(gòu)中使用本發(fā)明時(shí)的例子。在此，也可以在pMOS和nMOS這兩者中使用本發(fā)明，但在此為了說明通過使用本發(fā)明得到的其它效果，展示了與肖特基晶體管相組合的例子。
本實(shí)施方式的CMOS結(jié)構(gòu)的例子由在SOI襯底40上形成的p型雜質(zhì)區(qū)52和n型雜質(zhì)區(qū)62、n型高濃度雜質(zhì)區(qū)53、由Pt硅化物構(gòu)成的金屬源·漏電極54和64、柵絕緣膜55和65、柵電極56和66、以及元件分離區(qū)43構(gòu)成。
具體地，在硅襯底40上形成由氧化硅膜等構(gòu)成的埋入絕緣膜41，在其上形成Si等的半導(dǎo)體層。用元件分離絕緣膜43把半導(dǎo)體層進(jìn)行元件分離，在pMOS形成區(qū)上摻雜n型雜質(zhì)，在nMOS形成區(qū)上摻雜p型雜質(zhì)。在nMOS形成區(qū)的摻雜了p型雜質(zhì)的半導(dǎo)體層即第一半導(dǎo)體區(qū)52的側(cè)面，與實(shí)施方式1同樣地，形成以高濃度摻雜了n型雜質(zhì)的第二半導(dǎo)體區(qū)53和由Pt硅化物構(gòu)成的源·漏電極54，在半導(dǎo)體區(qū)52、53上夾著柵絕緣膜55形成柵電極56。由此，與實(shí)施方式1同樣地形成nMOS晶體管。
另一方面，在pMOS形成區(qū)的摻雜了n型雜質(zhì)的第三半導(dǎo)體區(qū)62的側(cè)面上形成由Pt硅化物構(gòu)成的作為肖特基電極的源·漏電極64，在半導(dǎo)體區(qū)62上夾著柵絕緣膜65形成柵電極66。由此，構(gòu)成pMOS的肖特基晶體管。
如前所述，肖特基晶體管具有很好的優(yōu)點(diǎn)但具有泄露電流大、工作電流小的缺點(diǎn)。但是，通過改變?cè)础ぢ┑慕饘俨牧峡筛纳圃撊秉c(diǎn)，例如，已知用Pt硅化物作電極的pMOS具有與現(xiàn)有元件相比毫不遜色的優(yōu)良特性。但是，該改善效果對(duì)于載流子是相反的，所以對(duì)于nMOS的源·漏不能用Pt硅化物。由于這樣的問題，為了實(shí)現(xiàn)使用肖特基晶體管的CMOS，pMOS和nMOS必須用不同的材料，但這對(duì)于元件的制作是很困難的。
于是，象本實(shí)施方式這樣，如圖12所示，如果采用pMOS是Pt硅化物的肖特基晶體管，nMOS是根據(jù)本發(fā)明的晶體管這樣的結(jié)構(gòu)，即使對(duì)nMOS也使用Pt硅化物，由于本發(fā)明的效果，也能表示出良如的特性，可以實(shí)現(xiàn)在電極金屬材料中只用Pt硅化物的CMOS結(jié)構(gòu)。
同樣，作為使用在用于nMOS時(shí)表現(xiàn)出良好特性的金屬材料(Er硅化物和Yb硅化物等)的肖特基晶體管，可以實(shí)現(xiàn)對(duì)pMOS也適用本發(fā)明的CMOS結(jié)構(gòu)。
另外，作為本實(shí)施方式中特別優(yōu)選的結(jié)構(gòu)，可列舉如下(1)第二半導(dǎo)體區(qū)53的溝道長(zhǎng)度方向上的厚度形成為小于等于10nm，且形成為比由雜質(zhì)濃度決定的耗盡層寬度更薄。
(2)在第二半導(dǎo)體區(qū)53的雜質(zhì)濃度為N，介電常數(shù)εs，帶隙為Eg，電子電荷為q時(shí)，由雜質(zhì)濃度決定的耗盡層寬度W用下式定義W＝2·{(εs·Eg)/(q·N)}1/2。
(3)第一半導(dǎo)體區(qū)52是p型層，第二半導(dǎo)體區(qū)53是n+型層，第三半導(dǎo)體區(qū)是n型層。
(4)第二半導(dǎo)體區(qū)53的雜質(zhì)濃度N為大于等于3×1019cm-3。
(5)第一、第二、第三半導(dǎo)體區(qū)52、53、62和源·漏電極54、64在絕緣層上形成。
(6)第一、第二、第三半導(dǎo)體區(qū)52、53、63是Si，源·漏電極54、64是金屬或金屬硅化物。
(7)從源電極54到柵電極56的端部的正下方的距離小于等于耗盡層寬度。
(實(shí)施方式5)圖13是展示根據(jù)本發(fā)明的實(shí)施方式5的MIS型場(chǎng)效應(yīng)型晶體管的元件結(jié)構(gòu)的剖面圖。
在硅襯底110上形成由氧化硅膜等構(gòu)成的埋入絕緣膜111和溝道區(qū)112，在該溝道區(qū)112形成柵絕緣膜113、柵電極114和柵側(cè)壁絕緣膜115。然后，夾著溝道區(qū)112形成源·漏電極116。在此，本實(shí)施方式的特征在于，在源·漏電極116的與溝道區(qū)112的界面117上以高濃度含有調(diào)整肖特基勢(shì)壘的雜質(zhì)。
本實(shí)施方式的本質(zhì)在于，通過界面117調(diào)整源·漏電極116的肖特基勢(shì)壘高度。即，本來認(rèn)為，源·漏電極116的肖特基勢(shì)壘高度基本上由其材料決定，所以很難把它控制到所期望的值。但是，實(shí)際上肖特基勢(shì)壘基本上是由界面的性質(zhì)決定的，通過向其導(dǎo)入雜質(zhì)，可以調(diào)整肖特基勢(shì)壘。
這樣，根據(jù)本實(shí)施方式，通過在界面117中包含的雜質(zhì)可以任意地控制源·漏的肖特基勢(shì)壘。因此，可以與源·漏的金屬材料無關(guān)地設(shè)定最合適的肖特基勢(shì)壘高度，可以提高晶體管特性。
另外，在本實(shí)施方式中，通過成為雜質(zhì)不向半導(dǎo)體而浸出的結(jié)構(gòu)，還具有可以進(jìn)一步提高對(duì)短溝道效應(yīng)的耐性，即使雜質(zhì)的位置和數(shù)量對(duì)每個(gè)元件有一定程度的偏差，也可以把其影響抑制到最小限度的優(yōu)點(diǎn)。
(實(shí)施方式6)圖14是展示根據(jù)本發(fā)明的實(shí)施方式6的MIS型場(chǎng)效應(yīng)型晶體管的元件結(jié)構(gòu)的剖面圖。
在硅襯底210上形成由氧化硅膜等構(gòu)成的埋入絕緣膜211和溝道區(qū)212，在該溝道區(qū)212形成柵絕緣膜213、柵電極214和柵側(cè)壁絕緣膜215。然后，夾著溝道區(qū)212形成源·漏電極216。在此，本實(shí)施方式的特征在于，在源·漏電極216的與溝道區(qū)212的界面117上以比溝道區(qū)212高的高濃度含有調(diào)整肖特基勢(shì)壘的雜質(zhì)。
在本實(shí)施方式中，在界面附近區(qū)域217中包含的調(diào)整肖特基勢(shì)壘的雜質(zhì)調(diào)整源·漏電極216的肖特基勢(shì)壘。另一方面，雖然在金屬的內(nèi)部也存在雜質(zhì)，這并不損害實(shí)施方式5中的效果。因此，可以看作本實(shí)施方式與實(shí)施方式5具有實(shí)質(zhì)上相同的結(jié)構(gòu)。
作為實(shí)施方式6的一例，展示了源·漏電極采用NiSi，調(diào)整肖特基勢(shì)壘的雜質(zhì)采用B(硼)時(shí)的結(jié)構(gòu)和特性。圖15展示是此時(shí)的元件結(jié)構(gòu)的剖面圖。圖16是源·漏部的Ni和B的SIMS譜的實(shí)測(cè)值，圖15中的箭頭方向是深度方向。
如圖16所示，Ni的濃度譜在界面附近急劇減少。而B的濃度在源·漏部比溝道高，而且在源·漏部的與溝道的界面附近有峰。本來應(yīng)該是突變的金屬和半導(dǎo)體的界面看起來具有一定的寬度，這是由于界面的粗糙度的影響和SIMS測(cè)定的分辨率極限造成的。通過與Ni的譜線比較，從NiSi的界面到內(nèi)部都存在B，可以很好地形成圖15所示的結(jié)構(gòu)。另外，在該例子中在Si側(cè)幾乎不存在B。這樣，通過用圖16所示的SIMS分折和EDX分析來測(cè)定界面附近的雜質(zhì)譜可以確認(rèn)是不是成為根據(jù)本實(shí)施方式的結(jié)構(gòu)。
圖17是在在p型硅上形成了與源·漏部同樣的的結(jié)構(gòu)(用CoSi2摻雜了B的結(jié))的肖特基二極管中，在逆偏壓下實(shí)測(cè)的電流電壓特性。為了比較，還同時(shí)畫出了不含B時(shí)的特性(肖特基)。圖17意味著空穴越過肖特基勢(shì)壘流動(dòng)時(shí)的流動(dòng)容易，可以看出通過適用本實(shí)施方式與通常的肖特基二極管相比，很顯然空穴的流動(dòng)變得容易。這表明，如上所述，通過適用本發(fā)明，針對(duì)空穴的肖特基勢(shì)壘顯著降低。
在后述的實(shí)施方式中的器件制造方法中，在源·漏電極的制作中使用偏析結(jié)形成法。由于本實(shí)施方式的本質(zhì)是該結(jié)構(gòu)，對(duì)源·漏電極的形成方法沒有特別限定，但是由于現(xiàn)在偏析結(jié)形成法是最合適的源·漏電極形成方法，在此對(duì)該工藝進(jìn)行詳述。
偏析結(jié)形成法至少由向半導(dǎo)體導(dǎo)入雜質(zhì)的工序、使導(dǎo)入的摻雜激活的工序、在半導(dǎo)體上導(dǎo)入金屬的工序、通過加熱處理使金屬和半導(dǎo)體反應(yīng)使雜質(zhì)偏析的工序構(gòu)成。在此，重要的是，在導(dǎo)入金屬的工序的緊前面，必須調(diào)整各種條件，使含有雜質(zhì)的半導(dǎo)體區(qū)最終可以以與金屬層的厚度相同地或比它更薄地形成。通過這樣可以良好地形成上述源·漏電極。另外，使雜質(zhì)激活的工序是必要的，通過進(jìn)行該工序提高了底注時(shí)的雜質(zhì)的活性，且改變譜線。
<電極的材質(zhì)及調(diào)整肖特基勢(shì)壘的雜質(zhì)的具體例>
在本實(shí)施方式中，雖然源·漏電極的材質(zhì)及調(diào)整肖特基勢(shì)壘的雜質(zhì)的種類可以選擇任意的材料，但考慮到與現(xiàn)有工藝的匹配性，電極材料優(yōu)選為Co硅化物、Ni硅化物、Pa硅化物等。此時(shí)，如果作為調(diào)整肖特基勢(shì)壘的材料，對(duì)nMOS采用As(砷)、P(磷)和Sb(銻)，對(duì)pMOS采用B(硼)、In(銦)、Ga(鎵)，不改變電極材料，只改變注入的離子種類就可以制作CMOS結(jié)構(gòu)。
作為調(diào)整肖特基勢(shì)壘的雜質(zhì)，可以用上述中的金屬材料。即，如果對(duì)nMOS注入例如Er和Yb，對(duì)pMOS注入例如Pt，然后濺射Ni，進(jìn)行硅合物化，與其它雜質(zhì)同樣地，可以調(diào)整在Ni硅化物和Si界面附近形成Er硅化物或Pt硅化物的肖特基勢(shì)壘。
而且，由于氧(O)和氮(N)等也可以通過硅化物化偏析，所以可適用本發(fā)明。例如，可知，在半導(dǎo)體是Si時(shí)，SiO2和SiN等的絕緣材料可以緩和費(fèi)米能級(jí)固定(ピニング)現(xiàn)象(通過使費(fèi)米能級(jí)被固定，肖特基勢(shì)壘的控制變得困難的現(xiàn)象)，這時(shí)也可以注入O和N。出于同樣的目的，也可以使用氦(He)和氟(F)之類的元素。
在根據(jù)晶體管的類型改變電極材料時(shí)，當(dāng)然也可以利用Er硅化物、Pt硅化物之類的材料。此時(shí)，優(yōu)選地，在nMOS中采用Er硅化物，在p-MOS中采用Pt硅化物，作為此時(shí)的雜質(zhì)的種類，在Er硅化物和Yb硅化物中可以用P、As、銻，而在Pt硅化物中可以用B、銦。
在用上述的偏析結(jié)形成法時(shí)，根據(jù)使用的離子種類譜線變化很大。尤其是，象在本發(fā)明中需要的那樣，為了實(shí)現(xiàn)在金屬內(nèi)部有很多雜質(zhì)那樣的譜線，B(硼)和P(磷)之類的輕的元素是合適的。相反，基于即使譜線向半導(dǎo)體側(cè)伸出也可以，如果用As(砷)和In(銦)，可以提高通過偏析產(chǎn)生的界面的濃度。
當(dāng)然，在CMOS結(jié)構(gòu)也可以適用本發(fā)明。此時(shí)，pMOS、nMOS這兩者中都適用本發(fā)明當(dāng)然也可以，但是對(duì)于在pMOS中用Pt硅化物的肖特基晶體管而在nMOS中用采用了Pt硅化物電極的根據(jù)本發(fā)明的n型晶體管這樣的組合，和在pMOS中用Pt硅化物的肖特基晶體管而在nMOS中用采用了Pt硅化物電極的根據(jù)本發(fā)明的n型晶體管這樣的組合，也是有用的，這時(shí)用一種硅化物材料就可以實(shí)現(xiàn)高性能的CMOS。另外，即使把在此示出的例子與通常的MOS晶體管相組合當(dāng)然也沒有問題。
(實(shí)施方式7)圖18和19是展示根據(jù)本發(fā)明的實(shí)施方式7的MIS型場(chǎng)效應(yīng)型晶體管的制造工序的剖面圖。
首先，如圖18(a)所示，在硅襯底510上夾著BOX氧化膜511形成了硅層512的502襯底上，用公知的技術(shù)形成元件分離區(qū)(未圖示)后，形成柵氧化膜513和柵電極514。如果需要，在此進(jìn)行后氧化(未圖示)。
然后，如圖18(b)所示，用減壓化學(xué)汽相淀積(LP-CVD)法等堆積氮化硅膜后，用RIE法等背蝕刻，制作柵側(cè)壁絕緣膜515。
然后，如圖18(c)所示，通過選擇生長(zhǎng)Si，在硅層512上增高，外延生長(zhǎng)Si層。此時(shí)，該層的材質(zhì)也可以是SiGe層。
然后，如圖19(d)所示，通過離子注入雜質(zhì)并激活，形成雜質(zhì)區(qū)518。接著通過濺射法等形成Ni膜519。
然后，通過實(shí)施加熱處理，引起硅化物化反應(yīng)，如圖19(e)所示，形成由NiSi構(gòu)成的源·漏電極516和由NiSi構(gòu)成的柵電極514’。在此，源·漏電極516形成為從表面直到氧化膜511的深度。同樣地，柵電極514形成為從表面直到柵絕緣膜513的深度。而且此時(shí)，雜質(zhì)區(qū)518中的雜質(zhì)在界面處發(fā)生偏析。在源·漏電極516的和溝道區(qū)512的界面附近形成雜質(zhì)區(qū)517。然后，通過除去未反應(yīng)的Ni，得到上述圖14所示的結(jié)構(gòu)。
另外，在實(shí)施方式中柵電極也被金屬柵化。雖然在濺射Ni時(shí)如果掩蔽柵上部可以防止金屬柵化，但如果成為如上述圖19(e)所示的結(jié)構(gòu)，由于柵的功函數(shù)也被雜質(zhì)調(diào)整，通過使用本發(fā)明不僅可調(diào)整肖特基勢(shì)壘高度還可以同時(shí)調(diào)整閾值。
(實(shí)施方式8)圖20和21是用來說明根據(jù)本發(fā)明的實(shí)施方式8的具有Fin型結(jié)構(gòu)的MIS型場(chǎng)效應(yīng)型晶體管的圖，分別為(a)是斜視圖，(b)是水平剖面圖，(c)是垂直剖面圖。
在圖20和21中，1010是硅襯底，1011是埋入絕緣膜，1012是形成溝道的半導(dǎo)體層，1013是柵絕緣膜，1014是柵電極，1016是源·漏電極，1017是源·漏電極1016的與溝道的界面附近區(qū)域。
這樣，對(duì)Fin型結(jié)構(gòu)適用本發(fā)明時(shí)，從圖20(b)和21(b)的水平剖面圖可看出，由于可以實(shí)現(xiàn)不存在源·漏電極的底面的形狀，可以激減底面的泄露。因此，如果是柵周圍型，也可以完全沒有底面的泄露。而且，除了圖14所示的SOI上的元件以外，在通常的襯底上形成元件時(shí)也可以提高元件性能。
圖22～25是展示具有Fin型FET結(jié)構(gòu)的MIS型場(chǎng)效應(yīng)型晶體管的制造工序的圖。(a)是平面圖，(b)是(a)的剖面圖，(c)是(a)的剖面圖，(d)是斜視圖。在上述實(shí)施方式中，為了簡(jiǎn)化，F(xiàn)in的條數(shù)是1條，但在實(shí)際中使用時(shí)，也可以作成具有在此示出的多個(gè)Fin的晶體管。
首先，如圖22所示，在SOI襯底1000上用公知的技術(shù)形成元件分離區(qū)域(未圖示)、作為溝道區(qū)(Fin)的硅層1012、柵氧化膜(未圖示)。
然后，如圖23所示，堆積多晶硅膜后，進(jìn)行構(gòu)圖形成柵電極1014。如果需要，在此還進(jìn)行后氧化。然后，通過減壓化學(xué)汽相淀積(LP-CVD)法等堆積氮化硅膜等，用RIE法等制作柵側(cè)壁氮化硅膜，容易防止柵和源·漏的橋接(未圖示)。
然后，如圖24所示，通過離子注入雜質(zhì)并激活形成雜質(zhì)區(qū)1018。然后，如圖25所示，通過用濺射法濺射Ni膜后，進(jìn)行加熱處理，引起硅化物化反應(yīng)，形成由NiSi構(gòu)成的源·漏電極1016和由NiSi構(gòu)成的柵電極1014’。而且，此時(shí)，雜質(zhì)區(qū)中的雜質(zhì)在界面處引起偏析，在源·漏電極1016中形成如上述圖14所示的雜質(zhì)區(qū)域。最后除去未反應(yīng)的Ni，完成Fin FET結(jié)構(gòu)。
(變形例)本發(fā)明并不限于上述的各實(shí)施方式，在不脫離其要旨的范圍內(nèi)也可以進(jìn)行種種變形。
在實(shí)施方式中作為半導(dǎo)體襯底材料用了Si，但不必非要限于Si，可以用碳(C)、硅化鍺(SiGe)、鍺(Ge)、碳化硅(SiC)、砷化鎵(GaAs)、氮化鋁(AlN)。而且，第一半導(dǎo)體區(qū)和第二半導(dǎo)體區(qū)不必非要是相反的導(dǎo)電類型，也可以是雜質(zhì)濃度不同的同一導(dǎo)電類型。
而且，襯底材料的晶面方位也不必非是(100)面，可以適當(dāng)選擇(110)面或(111)面等。另外，本發(fā)明也可以對(duì)包含F(xiàn)in型結(jié)構(gòu)和雙柵結(jié)構(gòu)等的三維型的所謂MIS型場(chǎng)效應(yīng)型晶體管適用。
另外，本發(fā)明的本質(zhì)是用雜質(zhì)調(diào)整源·漏電極的肖特基勢(shì)壘高度。因此，柵電極和源·漏電極的重疊或抵銷、電極與溝道長(zhǎng)度方向形成的角度、位置等也可以自由地設(shè)計(jì)。
另外，在實(shí)施方式中源·漏電極和埋入氧化膜相接地形成，但不一定非要這樣，也可以象圖26～28所示那樣分離地形成。另外，圖26中的610～617，圖27中的710～717，圖28中的810～817分別與圖14中的210～217相當(dāng)。通過這樣，如果柵電場(chǎng)的強(qiáng)度足夠，可以比上述圖14的結(jié)構(gòu)減小接觸電阻。相反，抬高了的源·漏形狀也不是必須的，此時(shí)可以省略抬高工序。
另外，在實(shí)施方式中使用了SOI襯底，但即使在大塊襯底上制作元件也沒有問題。此時(shí)，來自電極底面的泄露成為問題時(shí)，如圖29所示那樣，也可以形成與載流子相同類型的雜質(zhì)層917。另外，圖29中的910～917分別與圖14中的210～217相當(dāng)。而且，通過使用在襯底上可期待Si等的肖特基勢(shì)壘調(diào)整的材料，可以增強(qiáng)本發(fā)明的效果。
權(quán)利要求
1.一種場(chǎng)效應(yīng)型晶體管，其特征在于包括構(gòu)成溝道區(qū)的第一半導(dǎo)體區(qū)；在上述第一半導(dǎo)體區(qū)上夾著柵絕緣膜形成的柵電極；以及對(duì)應(yīng)于上述柵電極，在上述第一半導(dǎo)體區(qū)的兩側(cè)形成的金屬源·漏電極，其中，上述金屬源·漏電極具有比上述溝道區(qū)的雜質(zhì)濃度高的雜質(zhì)濃度，且上述金屬源·漏電極在與上述溝道區(qū)的界面或界面附近處具有雜質(zhì)濃度的峰值。
2.如權(quán)利要求1所述的場(chǎng)效應(yīng)型晶體管，其特征在于上述金屬源·漏電極從溝道長(zhǎng)度方向夾著上述第一半導(dǎo)體區(qū)形成。
3.如權(quán)利要求1所述的場(chǎng)效應(yīng)型晶體管，其特征在于上述金屬源·漏電極的雜質(zhì)是調(diào)整上述第一半導(dǎo)體區(qū)和金屬源·漏電極的界面處的肖特基勢(shì)壘的雜質(zhì)。
4.如權(quán)利要求1所述的場(chǎng)效應(yīng)型晶體管，其特征在于上述金屬源·漏電極是含硅的金屬，即金屬硅化物。
5.如權(quán)利要求3所述的場(chǎng)效應(yīng)型晶體管，其特征在于上述調(diào)整肖特基勢(shì)壘的雜質(zhì)是B、P、As、O、N、In、Ga、Sb中的任一個(gè)或多個(gè)。
6.如權(quán)利要求5所述的場(chǎng)效應(yīng)型晶體管，其特征在于上述場(chǎng)效應(yīng)型晶體管是n型的場(chǎng)效應(yīng)型晶體管，其中的上述溝道是n型，上述金屬源·漏電極是Y硅化物、Gd硅化物、Tb硅化物、Dy硅化物、Ho硅化物、Er硅化物、Tm硅化物、Yb硅化物、Lu硅化物中的任一個(gè)或多個(gè)。
7.如權(quán)利要求5所述的場(chǎng)效應(yīng)型晶體管，其特征在于上述場(chǎng)效應(yīng)型晶體管是p型的場(chǎng)效應(yīng)型晶體管，其中的上述溝道是p型，上述金屬源·漏電極是Ni硅化物、Pd硅化物、Pt硅化物、Os硅化物、Ir硅化物、Re硅化物中的任一個(gè)或多個(gè)。
8.一種場(chǎng)效應(yīng)型晶體管的制造方法，其特征在于包括在第一半導(dǎo)體區(qū)的一部分上夾著柵絕緣膜形成柵電極的工序；以上述柵電極為掩模，向上述第一半導(dǎo)體區(qū)離子注入雜質(zhì)的工序；實(shí)施用來使上述離子注入的雜質(zhì)激活的熱處理的工序；以及把上述第一半導(dǎo)體區(qū)的與上述離子注入的部分對(duì)應(yīng)的區(qū)域硅化物化直至比離子注入的深度還深的區(qū)域，形成金屬源·漏電極；并且，通過與該硅化物化工序伴隨的上述雜質(zhì)的偏析，在第一半導(dǎo)體區(qū)和金屬源·漏電極的界面上，使上述金屬源·漏電極具有比上述第一半導(dǎo)體區(qū)的雜質(zhì)濃度高的雜質(zhì)濃度，且使上述金屬源·漏電極在與上述第一半導(dǎo)體區(qū)的的界面附近具有雜質(zhì)濃度的峰值。
全文摘要
提供一種場(chǎng)效應(yīng)型晶體管及其制造方法，可以降低源·漏的寄生電阻，抑制短溝道效應(yīng)且降低泄露電流。該場(chǎng)效應(yīng)型晶體管，包括構(gòu)成溝道區(qū)的第一半導(dǎo)體區(qū)；在上述第一半導(dǎo)體區(qū)上夾著柵絕緣膜形成的柵電極；對(duì)應(yīng)于上述柵電極，在上述第一半導(dǎo)體區(qū)的兩側(cè)形成的源·漏電極；以及在上述第一半導(dǎo)體區(qū)和上述源·漏電極之間分別形成的、雜質(zhì)濃度比上述第一半導(dǎo)體區(qū)高的第二半導(dǎo)體區(qū)，且上述第二半導(dǎo)體區(qū)的與上述溝道區(qū)相接的部分，在無電壓施加的狀態(tài)下在整個(gè)溝道長(zhǎng)度方向上被耗盡化。溝道長(zhǎng)度方向上的厚度小于等于10nm，且形成為比由雜質(zhì)濃度決定的耗盡層寬度更薄。
文檔編號(hào)H01L21/336GK101093857SQ20071012733
公開日2007年12月26日 申請(qǐng)日期2004年9月3日 優(yōu)先權(quán)日2003年9月5日
發(fā)明者木下敦寬, 古賀淳二 申請(qǐng)人:株式會(huì)社東芝