專利名稱：金屬氧化物半導體裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明有關(guān)于一種半導體裝置，特別有關(guān)于一種具有應激物(stressor)的 金屬氧化物半導體裝置(metal oxide semiconductor; MOS)的結(jié)構(gòu)及其制造方法。
背景技術(shù)：
過去幾十年以來，隨著例如金屬氧化物半導體裝置等半導體裝置的尺寸 及固有的圖案的縮小，已經(jīng)能夠在集成電路的速度、性能、密度及單位功能 的成本方面持續(xù)地改進。根據(jù)金屬氧化物半導體裝置的設(shè)計以及金屬氧化物 半導體裝置固有的特性之一，調(diào)整金屬氧化物半導體裝置的柵極下方、位于 源極及漏極之間的溝道區(qū)域的長度，來改變與溝道區(qū)域有關(guān)的阻值，能夠影 響金屬氧化物半導體裝置的性能。特別是，縮短溝道區(qū)域的長度會降低金屬 氧化物半導體裝置的源極-漏極的阻值，而假設(shè)其它參數(shù)保持在相對的固定 值，當施加足夠的電壓于金屬氧化物半導體裝置的柵極時，可以增加源極與 漏極之間的電流量。為了更進一步提升金屬氧化物半導體裝置的性能，可以導入應激物于金 屬氧化物半導體裝置的溝道區(qū)域來提高載流子的遷移率(carriermobility)。通 常，最好在n型金屬氧化物半導體裝置(NMOS裝置)源極-漏極方向的溝道區(qū) 域產(chǎn)生拉伸應力(tensile stress),在p型金屬氧化物半導體裝置 (PMOS裝置)源極-漏極方向的溝道區(qū)域則最好是產(chǎn)生壓縮應力 (compressive stress)。常用于施加壓縮應力于PMOS裝置的溝道區(qū)域的方式為，在源極及漏極 區(qū)域生長鍺化硅應激物(SiGe stressor),此方法一般包括下列步驟形成柵極 疊層于半導體基底；在柵極疊層的側(cè)壁形成柵極間隙壁(gate spacer);沿著上 述柵極間隙壁在半導體基底之中形成凹陷部；在上述凹陷部外延生長鍺化硅 應激物；以及進行退火(annealing)。鍺化硅應激物會施加壓縮應力于溝道區(qū)4域上，此溝道區(qū)域是位于源極鍺化硅應激物以及漏極鍺化硅應激物之間。類似地，可形成例如SiC應激物等能夠產(chǎn)生拉伸應力的應激物于NMOS裝置。 在金屬氧化物半導體裝置的溝道區(qū)域應用應激物會明顯地改進金屬氧 化物半導體裝置的性能，因此，形成應激物會成為普遍的做法，而由于應力 的程度與金屬氧化物半導體裝置的驅(qū)動電流之間有直接的關(guān)聯(lián)性，目前已開 發(fā)出許多新的方法和結(jié)構(gòu)，以更進一步增加應力的程度。本發(fā)明提供一種新 的金屬氧化物半導體裝置的結(jié)構(gòu)，以適應新開發(fā)出的材料與技術(shù)。發(fā)明內(nèi)容根據(jù)上述目的，本發(fā)明實施例之一提供一種金屬氧化物半導體裝置，包 括半導體基底，具有頂部表面；柵極疊層，位于該半導體基底上方；以及 應激物，位于該半導體基底之中且鄰接于該柵極疊層，其中該應激物至少包 括具有第一頂部表面的第一部分，且該第一頂部表面低于該半導體基底的頂 部表面。本發(fā)明另一實施例提供一種金屬氧化物半導體裝置，包括半導體基底； 柵極疊層，位于該半導體基底的上方，其中該柵極疊層與該半導體基底之間 具有界面；柵極間隙壁，位于該柵極疊層的側(cè)壁；鍺化硅應激物，位于該半 導體基底之中，其中該鍺化硅應激物具有第一頂部表面，其大體上低于該界 面，并且其中該第一頂部表面的內(nèi)部末端大體上對準該柵極間隙壁的外部的 側(cè)壁；以及接觸蝕刻停止層，位于該鍺化硅應激物、該柵極間隙壁與該柵極 疊層的上方，其中該接觸蝕刻停止層具有固有的壓縮應力。本發(fā)明又一實施例提供一種半導體結(jié)構(gòu)的形成方法，包括提供半導體 基底；形成柵極疊層于該半導體基底的上方，其中該半導體基底與該柵極疊 層之間具有界面；形成第一柵極間隙壁于該柵極疊層的側(cè)壁；形成凹陷部于 該半導體基底之中，其中該凹陷部大體上對準該第一柵極間隙壁的外部邊 緣；形成鍺化硅應激物于該凹陷部之中，其中該鍺化硅應激物的第一頂部表 面大體上低于該界面；以及；在該鍺化硅應激物、該第一柵極間隙壁及該柵 極疊層的上方形成接觸蝕刻停止層，其中該接觸蝕刻停止層具有固有的壓縮 應力。本發(fā)明可以很容易地應用于形成NMOS裝置，并且對應的接觸蝕刻停止層具有高拉伸應力。


圖l顯示傳統(tǒng)的PMOS裝置。 圖2顯示本發(fā)明的實施例。圖3及圖4為鍺化硅應激物的厚度與標準化應力的仿真關(guān)系圖。 圖5至圖10為本發(fā)明第一實施例的中間工藝剖面圖。 圖11為本發(fā)明第二實施例的剖面圖，其中柵極間隙壁分別只包括間隙 壁襯層。圖12至圖15為本發(fā)明第三實施例的中間工藝剖面圖。其中，附圖標記說明如下2 半導體基底4 鍺化硅應激物6-頂部表面10 柵極介電層12 應力接觸蝕刻停止層20 半導體基底24 淺溝槽隔離物區(qū)域26-柵極介電層28 柵極電極30 淺摻雜源極/漏極區(qū)域34 柵極間隙壁34^氮化層342~氧化物襯層36~凹陷部40 鍺化硅應激物44 鍺化硅應激物的頂部表面46~界面50 深源極/漏極區(qū)域 52~金屬硅化物區(qū)域54 接觸蝕刻停止層 58 柵極間隙壁 R 凹陷距離 Dl 凹陷部的深度具體實施方式
本發(fā)明優(yōu)選實施例的制造與使用的說明詳述如下，然而，可以理解的是， 本發(fā)明提供許多可應用的發(fā)明概念并于特定的描述中廣泛地具體說明。這些 實施例僅以特定的附圖闡述本發(fā)明的制造與使用，但不用以限制本發(fā)明的范 圍。圖1顯示傳統(tǒng)的P型金屬氧化物半導體(p-type metal oxide semiconductor; PMOS)裝置，其包括形成于半導體基底2之中的鍺化硅(SiGe) 應激物4。通常，為了增加施加于PMOS裝置的溝道區(qū)域的應力，鍺化硅 應激物4的頂部表面會高于半導體基底2的頂部表面6，頂部表面6也是介 于半導體基底2以及柵極介電層10之間的界面。將應力施加于MOS裝置的溝道區(qū)域的方式例如為，通過例如形成于源 極和漏極區(qū)域(也稱為源極/漏極區(qū)域)的應激物或應力接觸蝕刻停止層 (stressed contact etch stop layer; CESL)。在先前的MOS裝置中，應力接觸蝕 刻停止層具有固有的拉伸應力(inherent tensile stress),因而會施加不當?shù)睦?應力于PMOS裝置的溝道區(qū)域，凸出的鍺化硅應激物4可預防應力接觸蝕刻 停止層12太過于靠近對應的溝道區(qū)域，因此有可能降低由應力接觸蝕刻停 止層12施加的不適當拉伸應力。再者，相較于較薄的鍺化硅應激物，較厚 的鍺化硅應激物4可能會施加較大的應力于溝道區(qū)域。近年來，應力接觸蝕刻停止層也被用來施加想要的應力于MOS裝置的 溝道區(qū)域，其中應力接觸蝕刻停止層之中的應力的形成是通過選擇適當?shù)牟?料或者通過適當?shù)男纬晒に嚕虼?，MOS裝置的其它構(gòu)件必須隨之進行對應 的改變，以進一步改進MOS裝置的性能。發(fā)明人已研究鍺化硅應激物的厚度，來顯示鍺化硅應激物的厚度以及溝 道區(qū)域的應力之間的關(guān)系。圖2顯示PMOS結(jié)構(gòu)的一個例子，也是本發(fā)明的 實施例，發(fā)明人已針對此實施例進行仿真。此示范性的PMOS裝置包括半導體基底20、柵極介電層26以及柵極電極28。鍺化硅應激物40形成于半導 體基底20的凹陷部(recess)之中。此凹陷部的深度Dl大約為700A，鍺化硅 應激物40的厚度為T，接觸蝕刻停止層54形成于鍺化硅應激物40以及柵極 電極28的上方，其中接觸蝕刻停止層54的厚度大約為800A，并且具有固 有的壓縮應力大約為2.8GPa。圖3顯示仿真的結(jié)果，其中標準化的溝道應力(normalized channel stress) 為鍺化硅應激物40的厚度T的函數(shù)。由于凹陷部的深度Dl大約為700A， 當厚度T小于大約700A時，鍺化硅應激物40會凹入半導體基底20的頂部 表面46之下(請參照圖3)，相反地，如果當厚度T大于大約700A時，鍺化 硅應激物40會凸出于半導體基底20的頂部表面46之上，而使最后的PMOS 結(jié)構(gòu)與圖1所示的結(jié)構(gòu)類似。值得注意的是，當厚度T大約等于600A時， 表示鍺化硅應激物40的頂部表面會凹陷且低于頂部表面46大約IOOA的距 離R(請參照圖2)，溝道區(qū)域的壓縮應力具有很大的量值。當厚度T增加時， 溝道的應力會穩(wěn)定地降低，這表示比起具有凹陷的鍺化硅區(qū)域的MOS裝置， 具有凸出的鍺化硅區(qū)域的MOS裝置的溝道區(qū)域?qū)嶋H上具有較低的應力。如圖3所示的結(jié)果可能與應力接觸蝕刻停止層施加的應力有關(guān)。溝道應 力包括由鍺化硅應激物40施加的第一部分以及由接觸蝕刻停止層54施加的 第二部分。第一以及第二部分必須加以平衡以達成最理想的結(jié)果。由于接觸 蝕刻停止層54的應力高達2.8GPa，如果鍺化硅應激物40凹陷時，雖然溝道 應力的第一部分降低時，第二部分會增加，足以補償且大于第一部分所損失 部分，因此，整體的應力會增加?？梢岳斫獾氖牵罾硐氲陌枷菥嚯xR與許多因素有關(guān)，例如鍺化硅應激 物40的固有的應力、接觸蝕刻停止層54的固有的應力以及接觸蝕刻停止層 54的厚度。圖4顯示另一仿真的結(jié)果，其中，除了進行仿真的樣品MOS裝 置的接觸蝕刻停止層54的厚度為500 A之外，其余與圖3所示的PMOS裝 置類似。如本領(lǐng)域技術(shù)人員所知，即使較厚的接觸蝕刻停止層以及較薄的接 觸蝕刻停止層兩者固有的應力相同，較薄的接觸蝕刻停止層對于溝道區(qū)域施 加應力的能力比起較厚的接觸蝕刻停止層還要小。仿真的結(jié)果顯示最大的溝 道應力發(fā)生在厚度T大約700 A與大約750 A之間的范圍，這意謂著鍺化硅 應激物40的頂部表面大體上等高或者略高于半導體基底20的頂部表面46的情況。這有可能是如果鍺化硅應激物40凹入半導體基底20的頂部表面時， 因為接觸蝕刻停止層54施加應力的能力較小，雖然溝道應力的第一部分會 降低，而溝道應力的第二部分會增加，然而第二部分增加的程度無法補償?shù)?一部分降低的程度。這可以解釋為鍺化硅應激物40的頂部表面最理想的位 置與接觸蝕刻停止層54的厚度及固有的應力以及有關(guān)聯(lián)，并且具有較大的 固有應力及/或較大厚度的接觸蝕刻停止層，需要較小的厚度的鍺化硅區(qū)域， 換言之，需要凹陷的鍺化硅區(qū)域。因此，為了決定最理想的凹陷距離R，首 先必須決定接觸蝕刻停止層54的固有的應力及接觸蝕刻停止層的厚度?；谏鲜龅陌l(fā)現(xiàn)，本發(fā)明實施例提供一種用來提升MOS裝置的溝道區(qū) 域應力的方法。圖5至圖IO為本發(fā)明第一實施例的中間工藝剖面圖。以下 描述本發(fā)明各種實施例，在各個實施例之中，相同的符號代表相同的元件。圖5至圖10為本發(fā)明第一實施例的中間工藝剖面圖。請參照圖5，提供 半導體基底20，在實施例中，半導體基底20包括整體硅(bulk silicon),另一 實施例中，半導體基底20包括III族、VI族及/或V族元素。半導體基底20 也可能具有例如絕緣體上覆硅(silicon-on-insulator; SOI)的復合結(jié)構(gòu)。形成淺 溝槽隔離物區(qū)域24于半導體基底20之中以隔離用來形成各種元件的主動區(qū) 域，如本領(lǐng)域技術(shù)人員所知，形成淺溝槽隔離物區(qū)域24的方式法為蝕刻 半導體基底20以形成一凹陷處，接著填入例如高密度等離子體氧化物的介 電材料于此凹陷處之中以形成淺溝槽隔離物區(qū)域24。形成包括柵極介電層26以及柵極電極28的柵極疊層于半導體基底20 的上方，柵極介電層26可包括常用的氧化物、氮化物、氮氧化物或其組合。 柵極電極28可包括摻雜多晶硅、金屬、金屬硅化物、金屬氮化物或其組合。 如本領(lǐng)域技術(shù)人員所知，柵極介電層26以及柵極電極28的形成方式優(yōu)選為， 沉積柵極電極層于柵極介電層上，然后圖案化上述柵極電極層以及上述柵極 介電層。接著，形成淺摻雜源極/漏極區(qū)域30，優(yōu)選為摻雜p型雜質(zhì)，如圖5所 示。上述柵極電極28用來作為掩模，使得淺摻雜源極/漏極區(qū)域30大體上對 準柵極電極28的邊緣。也可以利用摻雜n型雜質(zhì)以形成環(huán)狀(halo)及/或袋狀 (pocket)區(qū)域(圖未顯示)。圖6顯示柵極間隙壁34的形成。如本領(lǐng)域技術(shù)人員所知，為了形成柵極間隙壁34，首先可形成柵極間隙壁層，在實施例中，柵極間隙壁層包括形 成于氧化層上方的氮化層，另一實施例中，柵極間隙壁層可包括單一層或兩 層或超過兩層，每一層分別包括氧化硅層、氮化硅層、氮氧硅化合物層及/ 或其它介電材料。上述柵極間隙壁層可使用一般的方法來形成，例如等離子 體加強式化學氣相沉積法、低壓化學氣相沉積法、次常壓(sub-atmospheric) 化學氣相沉積法或類似的方法。接著圖案化柵極間隙壁層以形成柵極間隙壁34，其中可利用濕蝕刻或干 蝕刻來進行圖案化，以去除柵極間隙壁層水平的部分，而留下的部分形成柵 極間隙壁34。在具體實施例中，柵極間隙壁層包括氮化層位于氧化層上方的 結(jié)構(gòu)，因此柵極間隙壁34各包括氧化物襯層342以及上方的氮化層341Q如圖7所示，通過等向性(isotropically)或非等向性(anisotropically)蝕刻方 式，沿著柵極間隙壁34的邊緣形成凹陷部36，在90納米的技術(shù)中，凹陷部 36優(yōu)選的深度大約介于500A與1000 A之間，優(yōu)選為介于大約700A至900A 之間。本領(lǐng)域技術(shù)人員可理解，說明書中提及用來形成集成電路的尺寸會根 據(jù)元件尺寸的大小而改變。圖8顯示外延區(qū)域40的形成，外延區(qū)域40又稱為鍺化硅應激物40。優(yōu) 選地，鍺化硅應激物40可利用選擇外延生長方式來外延生長于凹陷部36之 中。在具體實施例中，鍺化硅應激物40是利用等離子體加強式化學氣相沉 積法于反應室中形成，形成鍺化硅應激物40的前驅(qū)物(precursor)包括含硅氣 體以及含鍺氣體，分別例如SiH4以及GeHt。在優(yōu)選實施例中，鍺化硅應激物40的頂部表面44凹陷于半導體基底20 與柵極介電層26之間的界面46之下，其中界面46與半導體基底20的頂部 表面等高。也可以在進行鍺化硅應激物40外延生長的同時，摻入例如硼等p 型雜質(zhì)。凹陷距離R可以是大于50A，優(yōu)選為100A，更優(yōu)選為介于50A至 500A之間。可以理解的是，最理想的凹陷距離R與后續(xù)步驟形成的接觸蝕 刻停止層所施加的應力有關(guān)，具有較大的固有應力及/或較大厚度的接觸蝕刻 停止層可能需要較大的凹陷距離R。相反地，為了得到最理想的溝道應力， 如果接觸蝕刻停止層的固有應力小及/或厚度小，則需要調(diào)整鍺化硅應激物 40的頂部表面44，以小的凹陷距離R，或者甚至可能需要凸出于半導體基 底20的頂部表面46。頁如圖9所示，進行離子植入以形成深源極/漏極區(qū)域50，優(yōu)選地，深源 極/漏極區(qū)域50可利用植入p型雜質(zhì)來形成。圖9亦顯示金屬鍺硅化物52的形成，此金屬鍺硅化物52也稱為金屬硅 化物區(qū)域52，如本領(lǐng)域技術(shù)人員所知，金屬硅化物區(qū)域52的形成方式為， 毯覆式沉積方式(blanket depositing)以形成金屬薄層，此金屬薄層例如為鎳、 鉑、鈷或其組合。然后將半導體基底20加熱，使得硅與鍺與金屬接觸的部 分產(chǎn)生反應，而在硅/鍺與金屬之間形成一層金屬硅化物及/或金屬鍺硅化物。 然后，利用可侵蝕金屬但不侵蝕金屬硅化物及/或金屬鍺硅化物的蝕刻液來選 擇性地去除未參予反應的金屬。圖10顯示接觸蝕刻停止層54的形成，上述接觸蝕刻停止層54包括例 如氮化硅、碳化硅、氮氧硅化物、碳氧硅化物或其組合。形成的工藝可調(diào)整 為在接觸蝕刻停止層54會產(chǎn)生高壓縮應力(compressive stress)。優(yōu)選者，壓 縮應力大于大約lGPa，更優(yōu)選大于2 GPa。接觸蝕刻停止層54的厚度優(yōu)選 大于100A，使得接觸蝕刻停止層54對于MOS裝置的溝道區(qū)域能夠施加較 高的應力。圖11顯示本發(fā)明第二實施例的剖面圖，除了在進行圖8或圖9所示的 工藝步驟之后去除柵極間隙壁3+以外，第二實施例與第一實施例類似。比 起圖10所示的PMOS裝置，圖11所示的PMOS裝置的接觸蝕刻停止層54 較接近溝道區(qū)域，因此，圖11所示的PMOS裝置的接觸蝕刻停止層54施加 的壓縮應力會增加。圖12至圖15為本發(fā)明第三實施例的中間工藝剖面圖。第三實施例的起 始步驟與結(jié)構(gòu)大致上與圖5至圖7相同，接下來，請參照圖12，形成鍺化硅 應激物40，優(yōu)選地，鍺化硅應激物40的頂部表面大體上與界面46等高，另 一實施例中，鍺化硅應激物40的頂部表面略高于或略低于界面46。接著， 去除在此實施例中用來作為虛置間隙壁(dummy spacer)的柵極間隙壁34，去 除柵極間隙壁34所形成的結(jié)構(gòu)如圖13所示。優(yōu)選地，柵極間隙壁34為薄 間隙壁，其厚度小于200A。如圖14所示，形成柵極間隙壁58，優(yōu)選地，柵極間隙壁58的厚度大于 去除掉的柵極間隙壁34(請參閱圖14)，雖然厚度的差值會隨著形成的元件尺 寸而改變，但是柵極間隙壁34以及柵極間隙壁58厚度的差值優(yōu)選為介于大ii約20A與大約500A之間。因此，柵極間隙壁58會覆蓋一部分的鍺化硅應 激物40，而在后續(xù)的步驟中，使鍺化硅應激物40露出的部分凹陷于半導體 基底20的頂部表面，其中凹陷距離R大致上與圖9所示的凹陷距離R相同。 然后，形成深源極/漏極區(qū)域50，再形成金屬硅化物區(qū)域52以及接觸蝕刻停 止層54，如圖15所示。本實施例的接觸蝕刻停止層54與第一實施例與第二 實施例的同樣具有高壓縮應力。雖然上述的段落是以在PMOS裝置之中使用鍺化硅應激物為例，但本領(lǐng) 域技術(shù)人員可以理解，本發(fā)明的概念可以很容易地應用于形成NMOS裝置。 除了鍺化硅應激物40具有比半導體基底20還小的晶格常數(shù)的半導體材料(例 如SiC)以夕卜，NMOS裝置的結(jié)構(gòu)與圖10、圖11及圖15所示的MOS裝置類 似。因此，植入例如磷及/或砷的n型雜質(zhì)于半導體基底20,以形成淺摻雜 源極/漏極區(qū)域30及深源極/漏極區(qū)域50，所以，對應的接觸蝕刻停止層54 具有高拉伸應力。雖然本發(fā)明已以優(yōu)選實施例公開如上，然其并非用以限制本發(fā)明，本領(lǐng) 域技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，當可做些許變更與修飾，因 此本發(fā)明的保護范圍當視后附的權(quán)利要求書所界定的范圍為準。
權(quán)利要求
1. 一種金屬氧化物半導體裝置，包括半導體基底，具有頂部表面；柵極疊層，位于該半導體基底上方；以及應激物，位于該半導體基底之中且鄰接于該柵極疊層，其中該應激物至少包括具有第一頂部表面的第一部分，且該第一頂部表面低于該半導體基底的頂部表面。
2. 如權(quán)利要求1所述的金屬氧化物半導體裝置，其中該第一頂部表面低 于該半導體基底的頂部表面超過大約50A。
3. 如權(quán)利要求1所述的金屬氧化物半導體裝置，其中該金屬氧化物半導 體裝置為p型金屬氧化物半導體裝置，且該應激物包括硅鍺。
4. 如權(quán)利要求1所述的金屬氧化物半導體裝置，其中該金屬氧化物半導 體裝置為n型金屬氧化物半導體裝置，且該應激物包括碳化硅。
5. 如權(quán)利要求1所述的金屬氧化物半導體裝置，其中該應激物具有大體 上平坦的頂部表面。
6. 如權(quán)利要求1所述的金屬氧化物半導體裝置，其中該應激物還包括具 有第二頂部表面的第二部分，該第二頂部表面高于該第一頂部表面，并且其 中該第二部分位于該柵極疊層的側(cè)壁的柵極間隙壁的正下方，且該第一頂部 表面與上方的金屬硅化物區(qū)域接觸。
7. 如權(quán)利要求6所述的金屬氧化物半導體裝置，其中該第一頂部表面低 于該第二頂部表面超過大約50A。
8. 如權(quán)利要求1所述的金屬氧化物半導體裝置，還包括接觸蝕刻停止 層，位于該應激物與該柵極疊層的上方，其中該接觸蝕刻停止層的固有的應 力具有大于約lGPa的量值。
9. 如權(quán)利要求8所述的金屬氧化物半導體裝置，其中該接觸蝕刻停止層 的厚度大于約100A。
10. 如權(quán)利要求1所述的金屬氧化物半導體裝置，還包括 間隙壁襯層，位于該柵極疊層的側(cè)壁，其中該間隙壁襯層的部分延伸于該半導體基底的上方；以及接觸蝕刻停止層，位于該間隙壁襯層之上，并直接接觸該間隙壁襯層。
11. 一種金屬氧化物半導體裝置，包括 半導體基底；柵極疊層，位于該半導體基底的上方，其中該柵極疊層與該半導體基底 之間具有界面；柵極間隙壁，位于該柵極疊層的側(cè)壁；鍺化硅應激物，位于該半導體基底之中，其中該鍺化硅應激物具有第一 頂部表面，其大體上低于該界面，并且其中該第一頂部表面的內(nèi)部末端大體 上對準該柵極間隙壁的外部的側(cè)壁；以及接觸蝕刻停止層，位于該鍺化硅應激物、該柵極間隙壁與該柵極疊層的 上方，其中該接觸蝕刻停止層具有固有的壓縮應力。
12. 如權(quán)利要求11所述的金屬氧化物半導體裝置，其中該接觸蝕刻停止 層的固有的壓縮應力大于約lGPa。
13. 如權(quán)利要求11所述的金屬氧化物半導體裝置，其中該接觸蝕刻停止 層的厚度大于約100A。
14. 如權(quán)利要求11所述的金屬氧化物半導體裝置，其中該鍺化硅應激物 的第一頂部表面低于該界面超過大約50A。
15. 如權(quán)利要求11所述的金屬氧化物半導體裝置，其中該間隙壁襯層為 L形。
16. 如權(quán)利要求11所述的金屬氧化物半導體裝置，其中該鍺化硅應激物 還包括額外的部分，位于該柵極間隙壁的正下方，并且其中該額外的部分具 有第二頂部表面，高于該第一頂部表面。
17. 如權(quán)利要求16所述的金屬氧化物半導體裝置，其中該鍺化硅應激物 的第二頂部表面與該界面大體上等高。
18. 如權(quán)利要求16所述的金屬氧化物半導體裝置，其中該第一頂部表面 與金屬硅化物接觸，且該第二頂部表面與該柵極間隙壁接觸。
全文摘要
本發(fā)明提供一種金屬氧化物半導體裝置，包括半導體基底，具有頂部表面；柵極疊層，位于該半導體基底上方；以及應激物，位于該半導體基底之中且鄰接于該柵極疊層，其中該應激物至少包括具有第一頂部表面的第一部分，且該第一頂部表面低于該半導體基底的頂部表面。本發(fā)明可以很容易地應用于形成NMOS裝置，并且對應的接觸蝕刻停止層具有高拉伸應力。
文檔編號H01L29/78GK101241932SQ20071011014
公開日2008年8月13日 申請日期2007年6月18日 優(yōu)先權(quán)日2007年2月5日
發(fā)明者官大明, 李文欽, 柯志欣 申請人:臺灣積體電路制造股份有限公司